CN112652277B - 采样器、显示驱动芯片和显示装置 - Google Patents

Abstract

本发明提供一种采样器、显示驱动芯片和显示装置。采样器包括第一采样控制电路、第二采样控制电路和采样电路，第二采样控制电路包括N个第二采样控制单元；第二采样控制单元包括M个第二采样控制单元电路；第一采样控制电路用于将串行输入数据转换为N个第一串行数据，N和M为正整数；N大于1，和/或，M大于1；第n个第二采样控制单元中的第m个第二采样控制单元电路在采样控制信号的控制下，将第n个第一串行数据转换为第二串行数据；采样电路与第二采样控制单元电路电连接，用于在采样控制时钟信号的控制下，将第二串行数据转换为相应的并行数据；n为小于或等于N的正整数。本发明降低功耗，并降低耗费的峰值电流和平均电流。

Description

采样器、显示驱动芯片和显示装置

技术领域

本发明涉及信号采样技术领域，尤其涉及一种采样器、显示驱动芯片和显示装置。

背景技术

在显示驱动芯片电路中，时钟信号生成电路从高速的串行数据中提取时钟，生成参考时钟信号，以操作显示驱动逻辑。在串行数据转并行数据过程中，一位高速串行数据会转成多位低速并行数据，所以数据缓冲器的负载一般会比较大，通常会增大数据缓冲器的尺寸来保证其正常工作。但是，增大尺寸的同时，功耗和峰值电流也会随之增大，这样也会降低抗电磁干扰性能。

发明内容

本发明的主要目的在于提供一种采样器、显示驱动芯片和显示装置，解决现有的显示驱动芯片的功耗大，并采样器的峰值电流和平均电流大的问题。

为了达到上述目的，本发明提供了一种采样器，包括第一采样控制电路、第二采样控制电路和采样电路，其中，所述第二采样控制电路包括N个第二采样控制单元；所述第二采样控制单元包括M个第二采样控制单元电路；所述第一采样控制电路用于将串行输入数据转换为N个第一串行数据，N和M为正整数；N大于1，和/或，M大于1；

第n个第二采样控制单元中的第m个第二采样控制单元电路用于在相应的采样控制信号的控制下，将第n个第一串行数据转换为相应的第二串行数据；

所述采样电路与所述第二采样控制单元电路电连接，用于在采样控制时钟信号的控制下，将所述第二串行数据转换为相应的并行数据；

n为小于或等于N的正整数。

可选的，所述第一采样控制电路包括N个第一采样控制单元电路，第n个第一采样控制单元电路用于将所述串行输入数据转换为第n个第一串行数据。

可选的，所述第n个第一采样控制单元电路包括第n个第一控制反相器和第n个第二控制反相器；

所述第n个第一控制反相器的输入端接入所述串行输入数据，所述第n个第一控制反相器的输出端与所述第n个第二控制反相器的输入端电连接；

所述第n个第二控制反相器的输出端用于输出所述第n个第一串行数据。

可选的，所述第n个第一采样控制单元电路包括第n个控制与非门和第n个控制反相器；

所述第n个控制与非门的第一输入端接入所述串行输入数据，所述第n个控制与非门的第二输入端接入第n输入控制信号，所述第n个控制与非门的输出端与所述第n个控制反相器的输入端电连接；

所述第n个控制反相器的输出端用于输出所述第n个第一串行数据。

可选的，第n个第二采样控制单元中的第m个第二采样控制单元电路包括采样与非门和采样反相器；

所述采样与非门的第一输入端接入所述第n个第一串行数据，所述采样与非门的第二输入端接入所述相应的采样控制信号，所述采样与非门的输出端与所述采样反相器的输入端电连接，所述采样反相器的输出端与所述采样电路电连接，所述采样反相器用于通过其输出端输出所述相应的第二串行数据至所述采样电路。

可选的，所述采样电路包括多个D触发器；

所述D触发器的输入端接入所述第二串行数据，所述D触发器的控制端接入相应的采样控制时钟信号，所述D触发器的输出端用于输出相应的并行数据。

本发明还提供了一种显示驱动芯片，包括上述的采样器。

可选的，本发明实施例所述的显示驱动芯片还包括时钟信号生成器、延迟电路和延迟锁相环，其中，

所述时钟信号生成器用于提取原始串行输入数据中的时钟边沿信息，以产生响应的输入时钟信号；

所述延迟电路用于控制所述原始串行输入数据延时预定时间，以得到串行输入数据，并将所述串行输入数据提供至所述采样器；

所述延迟锁相环将所述输入时钟信号转换为多个采样控制时钟信号，并将所述采样控制时钟信号提供至所述采样器。

本发明实施例所述的显示装置包括上述的显示驱动芯片。

本发明实施例所述的采样器、显示驱动芯片和显示装置通过第一采样控制电路将串行输入数据转换为N个第一串行数据，第n个第二控制单元中的第m个第二采样控制单元电路用于在相应的采样控制信号的控制下，将第n个第一串行数据转换为相应的第二串行数据，所述采样电路在采样控制时钟信号的控制下，将所述第二串行数据转换为相应的并行数据。在本发明实施例中，各采样控制单元的电路相应的采样控制信号的控制下，以进行数据转换，从而可以在所述采样器工作时，使得在所述采样器的工作时段包括的各个采样时间段，至少一个所述第二采样控制单元电路输出的信号不变，从而能够节省功耗，降低电路的峰值电流和平均电流，提升抗电磁干扰性能。

附图说明

图1是本发明实施例所述的采样器的结构图；

图2是本发明实施例所述的显示驱动芯片的结构图；

图3是本发明实施例所述的显示驱动芯片中采用的时钟信号的时序图；

图4是本发明另一实施例所述的采样器的结构图；

图5是本发明又一实施例所述的采样器的电路图；

图6是本发明图5所示的采样器的实施例的工作时序图；

图7是本发明另一实施例所述的采样器的电路图；

图8是本发明图7所示的采样器的实施例的工作时序图；

图9是本发明另一实施例所述的采样器的结构图；

图10是本发明又一实施例所述的采样器的电路图；

图11是本发明图10所示的采样器的实施例的工作时序图；

图12是本发明另一实施例所述的采样器的电路图；

图13是本发明图12所示的采样器的实施例的工作时序图；

图14是现有的采样器中的数据缓冲器耗费的电流I1、图7所示的采样器的实施例中的数据缓冲器耗费的电流I2，以及，图12所示的采样器的实施例中的数据缓冲器耗费的电流I3的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的采样器包括第一采样控制电路11、第二采样控制电路12和采样电路13，其中，所述第二采样控制电路12包括N个第二采样控制单元；所述第二采样控制单元包括M个第二采样控制单元电路；所述第一采样控制电路11用于将串行输入数据转换为N个第一串行数据，N和M为正整数；N大于1，和/或，M大于1；

第n个第二采样控制单元中的第m个第二采样控制单元电路用于在相应的采样控制信号的控制下，将第n个第一串行数据转换为相应的第二串行数据；

所述采样电路13与所述第二采样控制单元电路电连接，用于在采样控制时钟信号的控制下，将所述第二串行数据转换为相应的并行数据；

n为小于或等于N的正整数。

本发明实施例所述的采样器可以通过第一采样控制电路将串行输入数据转换为N个第一串行数据，第n个第二控制单元中的第m个第二采样控制单元电路用于在相应的采样控制信号的控制下，将第n个第一串行数据转换为相应的第二串行数据，所述采样电路在采样控制时钟信号的控制下，将所述第二串行数据转换为相应的并行数据。在本发明实施例中，各采样控制单元的电路相应的采样控制信号的控制下，以进行数据转换，从而可以在所述采样器工作时，使得在所述采样器的工作时段包括的各个采样时间段，至少一个所述第二采样控制单元电路输出的信号不变，从而能够节省功耗，降低电路的峰值电流和平均电流，提升抗电磁干扰性能。

在本发明实施例中，所述第一采样控制电路11和所述第二采样电路12组成数据缓冲器。

本发明实施例所述的采样器包含于本发明实施例所述的显示驱动芯片，如图2所示，本发明实施例所述的显示驱动芯片可以包括采样器20、时钟信号生成器21、延迟电路23和延迟锁相环24，其中，

所述时钟信号生成器21用于提取原始串行输入数据DIN中的时钟边沿信息，以产生响应的输入时钟信号RCLK；

所述延迟电路用于23控制所述原始串行输入数据DIN延时预定时间，以得到串行输入数据RDAT，并将所述串行输入数据RDAT提供至所述采样器20；

所述延迟锁相环24将所述输入时钟信号RCLK转换为多个采样控制时钟信号，并将所述采样控制时钟信号提供至所述采样器20。

在本发明实施例中，所述原始串行输入数据DIN可以为时钟嵌入式的串行数据，所述时钟信号生成器21提取DIN中的时钟边沿信息，以产生响应的输入时钟信号RCLK；例如，当一个所述原始串行输入数据DIN具有24个上升沿时，所述输入时钟信号RCLK也可以具有24个上升沿；

所述延迟锁相环24将所述输入时钟信号RCLK转换为多个采样控制时钟信号，每个所述采样控制时钟信号的上升沿对应于RCLK的一个上升沿；

所述延迟电路23用于控制所述原始串行输入数据DIN延时预定时间，以得到串行输入数据RDAT；所述预定时间可以根据实际情况选定，以使得RDAT的一个数据的中段与一个采样控制时钟信号的上升沿对应，以使得采样器能够准确的将串行输入数据RDAT转换为相应的并行数据。

如图3所示，假设一个所述原始串行输入数据DIN具有24个上升沿，则延迟锁相环24输出24个采样控制时钟信号；

在图3中，标号为CLK1的为第一采样控制时钟信号，标号为CLK4的为第四采样控制时钟信号，CLK5的为第五采样控制时钟信号，标号为CLK8的为第八采样控制时钟信号，标号为CLK9的为第九采样控制时钟信号，标号为CLK12的为第十二采样控制时钟信号，CLK13的为第十三采样控制时钟信号，标号为CLK16的为第十六采样控制时钟信号，CLK17的为第十七采样控制时钟信号，标号为CLK20的为第二十采样控制时钟信号，标号为CLK21的为第二十一采样控制时钟信号，标号为CLK24的为第二十四采样控制时钟信号；

标号为D1的为RDAT携带的第一个数据，标号为D4的为RDAT携带的第四个数据，标号为D5的为RDAT携带的第五个数据，标号为D8的为RDAT携带的第八个数据，标号为D9的为RDAT携带的第九个数据，标号为D12的为RDAT携带的第十二个数据，标号为D13的为RDAT携带的第十三个数据，标号为D16的为RDAT携带的第十六个数据，标号为D17的为RDAT携带的第十七个数据，标号为D20的为RDAT携带的第二十个数据，标号为D21的为RDAT携带的第二十一个数据，标号为D24的为RDAT携带的第二十四个数据。

如图3所示，RDAT携带的D1的中段与CLK1的上升沿对应,RDAT携带的D4的中段与CLK4的上升沿对应,RDAT携带的D5的中段与CLK5的上升沿对应,RDAT携带的D8的中段与CLK8的上升沿对应,RDAT携带的D9的中段与CLK9的上升沿对应,RDAT携带的D12的中段与CLK12的上升沿对应,RDAT携带的D13的中段与CLK13的上升沿对应,RDAT携带的D16的中段与CLK16的上升沿对应,RDAT携带的D17的中段与CLK17的上升沿对应,RDAT携带的D20的中段与CLK20的上升沿对应,RDAT携带的D21的中段与CLK21的上升沿对应,RDAT携带的D24的中段与CLK24的上升沿对应。

可选的，所述第一采样控制电路可以包括N个第一采样控制单元电路，第n个第一采样控制单元电路用于将所述串行输入数据转换为第n个第一串行数据。

在具体实施时，所述第一采样控制电路可以包括N个第一采样控制单元电路，每个第一采样控制单元电路输出一所述第一串行数据。

根据一种具体实施方式，所述第n个第一采样控制单元电路包括第n个第一控制反相器和第n个第二控制反相器；

所述第n个第一控制反相器的输入端接入所述串行输入数据，所述第n个第一控制反相器的输出端与所述第n个第二控制反相器的输入端电连接；

所述第n个第二控制反相器的输出端用于输出所述第n个第一串行数据。

在本发明实施例中，所述第一采样控制单元电路可以包括两个控制反相器，但不以此为限。

根据另一种具体实施方式，所述第n个第一采样控制单元电路包括第n个控制与非门和第n个控制反相器；

所述第n个控制与非门的第一输入端接入所述串行输入数据，所述第n个控制与非门的第二输入端接入第n输入控制信号，所述第n个控制与非门的输出端与所述第n个控制反相器的输入端电连接；

所述第n个控制反相器的输出端用于输出所述第n个第一串行数据。

在具体实施时，所述第n个第一采样控制单元电路可以包括第n个控制与非门和第n个控制反相器，所述第n个控制与非门的第二输入端接入第n输入控制信号，当所述第n输入控制信号的电位为低电压时，无论所述串行输入数据为高电压还是低电压，所述第n控制与非门都输出高电压，从而可以节省功耗，以及减小峰值电流和平均电流。

可选的，第n个第二采样控制单元中的第m个第二采样控制单元电路可以包括采样与非门和采样反相器；

所述采样与非门的第一输入端接入所述第n个第一串行数据，所述采样与非门的第二输入端接入所述相应的采样控制信号，所述采样与非门的输出端与所述采样反相器的输入端电连接，所述采样反相器的输出端与所述采样电路电连接，所述采样反相器用于通过其输出端输出所述相应的第二串行数据至所述采样电路。

在具体实施时，所述采样与非门的第二输入端接入相应的采样控制信号，这样，当所述采样控制信号的电位为低电压时，所述采用与非门输出的都为高电压，所述控制反相器都输出低电压，从而可以节省功耗。

在具体实施时，所述采样电路可以包括多个D触发器；

所述D触发器的输入端接入所述第二串行数据，所述D触发器的控制端接入相应的采样控制时钟信号，所述D触发器的输出端用于输出相应的并行数据。

如图4所示，在本发明如图1所示的采样器的实施例的基础上，N等于1，M等于3；

所述第一采样控制电路11用于将串行输入数据转换为第一串行数据；

所述第二采样控制电路包括一个第二采样控制单元；

所述第二采样控制单元包括第一个第二采样控制单元电路121、第二个第二采样控制单元电路122和第三个第二采样控制单元电路123；

所述第一个第二采样控制单元电路121用于在第一采样控制信号的控制下，将第一串行数据转换为第一个第二串行数据；

所述第二个第二采样控制单元电路122用于在第二采样控制信号的控制下，将第一串行数据转换为第二个第二串行数据；

所述第三个第二采样控制单元电路123用于在第三采样控制信号的控制下，将第一串行数据转换为第三个第二串行数据；

所述采样电路13分别与所述第一个第二采样控制单元电路121、所述第二个第二采样控制单元电路122和所述第三个第二采样控制单元电路123电连接，用于在采样控制时钟信号的控制下，将所述第一个第二串行数据、所述第二个第二串行数据和所述第三个第二串行数据转换为相应的并行数据。

如图5所示，在图4所示的采样器的实施例的基础上，

所述第一采样控制电路11包括第一反相器F1和第二反相器F2；

所述第一个第二采样控制单元电路121包括第一与非门AF1和第三反相器F3；

所述第二个第二采样控制单元电路122包括第二与非门AF2和第四反相器F4；

所述第三个第二采样控制单元电路123包括第三与非门AF3和第五反相器F5；

F1的输入端接入串行输入数据RDAT，F1的输出端与F2的输入端电连接；

AF1的第一输入端与F2的输出端电连接；AF1的第二输入端接入第一使能时钟信号EN1，AF2的输出端与F3的输入端电连接，F3的输出端用于输出第一个第二串行数据RDAT1；

AF2的第一输入端与F2的输出端电连接，AF2的第二输入端接入第二使能时钟信号EN2，AF2的输出端与F4的输入端电连接，F4的输出端用于输出第二个第二串行数据RDAT2；

AF3的第一输入端与F2的输出端电连接，AF3的第二输入端接入第三是能时钟信号EN3，AF3的输出端与F5的输入端电连接，F5的输出端用于第三个第二串行数据RDAT3；

所述采样电路13分别与F3的输出端、F4的输出端和F5的输出端电连接，用于在采样控制时钟信号的控制下，将所述第一个第二串行数据、所述第二个第二串行数据和所述第三个第二串行数据转换为相应的并行数据。

在图5所示的实施例中，EN1、EN2和EN3为采样控制信号。

在图5和图7中，标号为C1的为第一负载电容，标号为C2的为第二负载电容，标号为C3的为第三负载电容。

如图6所示，本发明如图5所示的采样器在工作时，采样周期包括依次设置的第一采样时间段S1、第二采样时间段S2和第三采样时间段S3；

在第一采样时间段S1，EN1为高电压，EN2和EN3为低电压，所述第一个第二采样控制单元电路121工作，以通过F3的输出端输出第一个第二串行数据RDAT1；

在第二采样时间段S2，EN2为高电压，EN1和EN3为低电压，所述第二个第二采样控制单元电路122工作，以通过F4的输出端输出第二个第二串行数据RDAT2；

在第三采样时间段S3，EN3为高电压，EN1和EN2为低电压，所述第三个第二采样控制单元电路123工作，以通过F5的输出端输出第三个第二串行数据RDAT3。

本发明如图5所示的采样器的实施例在工作时，在第一采样时间段S1，由于EN2和EN3为低电压，因此AF2和AF3持续输出高电压，F4和F5持续输出低电压，可以节省功耗，并减少峰值电流和平均电流；

在第二采样时间段S2，由于EN1和EN3为低电压，因此AF1和AF3持续输出高电压，F3和F5持续输出低电压，可以节省功耗，并减少峰值电流和平均电流；

在第三采样时间段S3，由于EN1和EN2为低电压，因此AF1和AF2持续输出高电压，F3和F4持续输出低电压，可以节省功耗，并减少峰值电流和平均电流。

如图7所示，在图5所示的采样器的实施例的基础上，所述采样电路包括第一采样单元61、第二采样单元62和第三采样单元63；

所述第一采样单元61包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器和第八D触发器；

所述第一D触发器的输入端接入RDAT1，所述第一D触发器的输出端与第一并行数据输出端电连接；所述第一D触发器的控制端接入第一采样控制时钟信号；

所述第二D触发器的输入端接入RDAT1，所述第二D触发器的输出端与第二并行数据输出端电连接；所述第二D触发器的控制端接入第二采样控制时钟信号；

所述第三D触发器的输入端接入RDAT1，所述第三D触发器的输出端与第三并行数据输出端电连接；所述第三D触发器的控制端接入第三采样控制时钟信号；

所述第四D触发器的输入端接入RDAT1，所述第四D触发器的输出端与第四并行数据输出端电连接；所述第四D触发器的控制端接入第四采样控制时钟信号；

所述第五D触发器的输入端接入RDAT1，所述第五D触发器的输出端与第五并行数据输出端电连接；所述第五D触发器的控制端接入第五采样控制时钟信号；

所述第六D触发器的输入端接入RDAT1，所述第六D触发器的输出端与第六并行数据输出端电连接；所述第六D触发器的控制端接入第六采样控制时钟信号；

所述第七D触发器的输入端接入RDAT1，所述第七D触发器的输出端与第七并行数据输出端电连接；所述第七D触发器的控制端接入第七采样控制时钟信号；

所述第八D触发器的输入端接入RDAT1，所述第八D触发器的输出端与第八并行数据输出端电连接；所述第八D触发器的控制端接入第八采样控制时钟信号；

所述第二采样单元62包括第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第十四D触发器、第十五D触发器和第十六D触发器；

所述第九D触发器的输入端接入RDAT2，所述第九D触发器的输出端与第九并行数据输出端电连接；所述第九D触发器的控制端接入第九采样控制时钟信号；

所述第十D触发器的输入端接入RDAT2，所述第十D触发器的输出端与第十并行数据输出端电连接；所述第十D触发器的控制端接入第十采样控制时钟信号；

所述第十一D触发器的输入端接入RDAT2，所述第十一D触发器的输出端与第十一并行数据输出端电连接；所述第十一D触发器的控制端接入第十一采样控制时钟信号；

所述第十二D触发器的输入端接入RDAT2，所述第十二D触发器的输出端与第十二并行数据输出端电连接；所述第十二D触发器的控制端接入第十二采样控制时钟信号；

所述第十三D触发器的输入端接入RDAT2，所述第十三D触发器的输出端与第十三并行数据输出端电连接；所述第十三D触发器的控制端接入第十三采样控制时钟信号；

所述第十四D触发器的输入端接入RDAT2，所述第十四D触发器的输出端与第十四并行数据输出端电连接；所述第十四D触发器的控制端接入第十四采样控制时钟信号；

所述第十五D触发器的输入端接入RDAT2，所述第十五D触发器的输出端与第十五并行数据输出端电连接；所述第十五D触发器的控制端接入第十五采样控制时钟信号；

所述第十六D触发器的输入端接入RDAT2，所述第十六D触发器的输出端与第十六并行数据输出端电连接；所述第十六D触发器的控制端接入第十六采样控制时钟信号；

所述第三采样单元63包括第十七D触发器、第十八D触发器、第十九D触发器、第二十D触发器、第二十一D触发器、第二十二D触发器、第二十三D触发器和第二十四D触发器；

所述第十七D触发器的输入端接入RDAT3，所述第十七D触发器的输出端与第十七并行数据输出端电连接；所述第十七D触发器的控制端接入第十七采样控制时钟信号；

所述第十八D触发器的输入端接入RDAT3，所述第十八D触发器的输出端与第十八并行数据输出端电连接；所述第十八D触发器的控制端接入第十八采样控制时钟信号；

所述第十九D触发器的输入端接入RDAT3，所述第十九D触发器的输出端与第十九并行数据输出端电连接；所述第十九D触发器的控制端接入第十九采样控制时钟信号；

所述第二十D触发器的输入端接入RDAT3，所述第二十D触发器的输出端与第二十并行数据输出端电连接；所述第二十D触发器的控制端接入第二十采样控制时钟信号；

所述第二十一D触发器的输入端接入RDAT3，所述第二十一D触发器的输出端与第二十一并行数据输出端电连接；所述第二十一D触发器的控制端接入第二十一采样控制时钟信号；

所述第二十二D触发器的输入端接入RDAT3，所述第二十二D触发器的输出端与第二十二并行数据输出端电连接；所述第二十二D触发器的控制端接入第二十二采样控制时钟信号；

所述第二十三D触发器的输入端接入RDAT3，所述第二十三D触发器的输出端与第二十三并行数据输出端电连接；所述第二十三触发器的控制端接入第二十三采样控制时钟信号；

所述第二十四D触发器的输入端接入RDAT3，所述第二十四D触发器的输出端与第二十四并行数据输出端电连接；所述第二十四D触发器的控制端接入第二十四采样控制时钟信号。

在本发明实施例中，各D触发器在工作时，当该D触发器的控制端接入的时钟信号处于上升沿时，将该D触发器的输入端的信号传送至该D触发器的输出端，但不以此为限。

在图7中，标号为DOUT[1:8]的为第一并行数据输出端集合，所述第一并行数据输出端集合包括：第一并行数据输出端、第二并行数据输出端、第三并行数据输出端、第四并行数据输出端、第五并行数据输出端、第六并行数据输出端、第七并行数据输出端和第八并行数据输出端；

标号为CLK[1:8]的为第一时钟信号集合，所述第一时钟信号集合包括：第一采样控制时钟信号、第二采样控制时钟信号、第三采样控制时钟信号、第四采样控制时钟信号、第五采样控制时钟信号、第六采样控制时钟信号、第七采样控制时钟信号、第八采样控制时钟信号；

标号为DOUT[9:16]的为第二并行数据输出端集合，所述第二并行数据输出端集合包括：第九并行数据输出端、第十并行数据输出端、第十一并行数据输出端、第十二并行数据输出端、第十三并行数据输出端、第十四并行数据输出端、第十五并行数据输出端和第十六并行数据输出端；

标号为CLK[9:16]的为第二时钟信号集合，所述第二时钟信号集合包括：第九采样控制时钟信号、第十采样控制时钟信号、第十一采样控制时钟信号、第十二采样控制时钟信号、第十三采样控制时钟信号、第十四采样控制时钟信号、第十五采样控制时钟信号、第十六采样控制时钟信号；

标号为DOUT[17:24]的为第三并行数据输出端集合，所述第三并行数据输出端集合包括：第十七并行数据输出端、第十八并行数据输出端、第十九并行数据输出端、第二十并行数据输出端、第二十一并行数据输出端、第二十二并行数据输出端、第二十三并行数据输出端和第二十四并行数据输出端；

标号为CLK[17:24]的为第三时钟信号集合，所述第三时钟信号集合包括：第十七采样控制时钟信号、第十八采样控制时钟信号、第十九采样控制时钟信号、第二十采样控制时钟信号、第二十一采样控制时钟信号、第二十二采样控制时钟信号、第二十三采样控制时钟信号、第二十四采样控制时钟信号。

图8是图7所示的采样器的工作时序图。

如图8所示，标号为CLK1的为第一采样控制时钟信号，标号为CLK4的为第四采样控制时钟信号，CLK5的为第五采样控制时钟信号，标号为CLK8的为第八采样控制时钟信号，标号为CLK9的为第九采样控制时钟信号，标号为CLK12的为第十二采样控制时钟信号，CLK13的为第十三采样控制时钟信号，标号为CLK16的为第十六采样控制时钟信号，CLK17的为第十七采样控制时钟信号，标号为CLK20的为第二十采样控制时钟信号，标号为CLK21的为第二十一采样控制时钟信号，标号为CLK24的为第二十四采样控制时钟信号；

标号为D1的为RDAT携带的第一个数据，标号为D4的为RDAT携带的第四个数据，标号为D5的为RDAT携带的第五个数据，标号为D8的为RDAT携带的第八个数据，标号为D9的为RDAT携带的第九个数据，标号为D12的为RDAT携带的第十二个数据，标号为D13的为RDAT携带的第十三个数据，标号为D16的为RDAT携带的第十六个数据，标号为D17的为RDAT携带的第十七个数据，标号为D20的为RDAT携带的第二十个数据，标号为D21的为RDAT携带的第二十一个数据，标号为D24的为RDAT携带的第二十四个数据；

并如图8所示，当EN1为高电压时，CLK1、CLK4、CLK5和CLK8依次达到上升沿；第一并行数据输出端、第二并行数据输出端、第三并行数据输出端、第四并行数据输出端、第五并行数据输出端、第六并行数据输出端、第七并行数据输出端和第八并行数据输出端依次输出相应的并行数据；

当EN2为高电压时，CLK9、CLK12、CLK13和CLK16依次达到上升沿，第九采样控制时钟信号、第十采样控制时钟信号、第十一采样控制时钟信号、第十二采样控制时钟信号、第十三采样控制时钟信号、第十四采样控制时钟信号、第十五采样控制时钟信号、第十六采样控制时钟信号依次输出相应的并行数据；

当EN3为高电压时，CLK17、CLK20、CLK21和CLK24依次达到上升沿，第十七采样控制时钟信号、第十八采样控制时钟信号、第十九采样控制时钟信号、第二十采样控制时钟信号、第二十一采样控制时钟信号、第二十二采样控制时钟信号、第二十三采样控制时钟信号、第二十四采样控制时钟信号依次输出相应的并行数据。

在图8中，标号为S1的为第一采样时间段，标号S2的为第二采样时间段，标号为S3的为第三采样时间段。

如图9所示，在本发明如图1所示的采样器的实施例的基础上，N等于3，M等于2；

所述第一采样控制电路包括第一个第一采样控制单元电路81、第二个第一采样控制单元电路82和第三个第一采样控制单元电路83；

所述第二采样控制电路包括第一个第二采样控制单元、第二个第二采样控制单元和第三个第二采样控制单元；

所述第一个第二采样控制单元包括第一个第二采样控制单元电路121和第二个第二采样控制单元电路122；

所述第二个第二采样控制单元包括第三个第二采样控制单元电路123和第四个第二采样控制单元电路124；

所述第三个第二采样控制单元包括第五个第二采样控制单元电路125和第六个第二采样控制单元电路126；

所述第一个第二采样控制单元电路121用于在第一采样控制信号的控制下，将第一个第一串行数据转换为第一个第二串行数据；

所述第二个第二采样控制单元电路122用于在第二采样控制信号的控制下，将第一个第一串行数据转换为第二个第二串行数据；

所述第三个第二采样控制单元电路123用于在第三采样控制信号的控制下，将第二个第一串行数据转换为第三个第二串行数据；

所述第四个第二采样控制单元电路124用于在第四采样控制信号的控制下，将第二个第一串行数据转换为第四个第二串行数据；

所述第五个第二采样控制单元电路125用于在第五采样控制信号的控制下，将第三个第一串行数据转换为第五个第二串行数据；

所述第六个第二采样控制单元电路126用于在第六采样控制信号的控制下，将第三个第一串行数据转换为第六个第二串行数据；

所述采样电路13分别与所述第一个第二采样控制单元电路121、所述第二个第二采样控制单元电路122、所述第三个第二采样控制单元电路123、所述第四个第二采样控制单元电路124、所述第五个第二采样控制单元电路125和所述第六个第二采样控制单元电路126电连接，用于在采样控制时钟信号的控制下，将所述第一个第二串行数据、所述第二个第二串行数据、所述第三个第二串行数据、所述第四个第二串行数据、所述第五个第二串行数据、所述第六个第二串行数据转换为相应的并行数据。

如图10所示，在图9所示的采样器的实施例的基础上，

所述第一个第一采样控制单元电路81包括第一与非门AF1和第一反相器F1；

所述第二个第一采样控制单元电路82包括第二与非门AF2和第二反相器F2；

所述第三个第一采样控制单元电路83包括第三与非门AF3和第三反相器F3；

所述第一个第二采样控制单元电路121包括第四与非门AF4和第四反相器F4；

所述第二个第二采样控制单元电路122包括第五与非门AF5和第五反相器F4；

所述第三个第二采样控制单元电路123包括第六与非门AF6和第六反相器F6；

所述第四个第二采样控制单元电路124包括第七与非门AF7和第七反相器F7；

所述第五个第二采样控制单元电路125包括第八与非门AF8和第八反相器F8；

所述第六个第二采样控制单元电路126包括第九与非门AF9和第九反相器F9；

AF1的第一输入端接入RDAT，AF1的第二输入端接入第一使能时钟信号EN1，AF1的输出端与F1的输入端电连接；

AF2的第一输入端接入RDAT，AF2的第二输入端接入第二使能时钟信号EN2，AF2的输出端与F2的输入端电连接；

AF3的第一输入端接入RDAT，AF3的第二输入端接入第三使能时钟信号EN3，AF3的输出端与F3的输入端电连接；

AF4的第一输入端与F4的输出端电连接，AF4的第二输入端接入第四使能时钟信号EN1.1，AF4的输出端与F4的输入端电连接,F4的输出端用于输出第一个第二串行数据RDAT1；

AF5的第一输入端与F5的输出端电连接，AF5的第二输入端接入第五使能时钟信号EN1.2，AF5的输出端与F5的输入端电连接，F5的输出端用于输出第二个第二串行数据RDAT2；

AF6的第一输入端与F6的输出端电连接，AF4的第二输入端接入第六使能时钟信号EN2.1，AF6的输出端与F6的输入端电连接,F6的输出端用于输出第三个第二串行数据RDAT3；

AF7的第一输入端与F7的输出端电连接，AF7的第二输入端接入第七使能时钟信号EN2.2，AF7的输出端与F7的输入端电连接，F7的输出端用于输出第四个第二串行数据RDAT4；

AF8的第一输入端与F8的输出端电连接，AF8的第二输入端接入第八使能时钟信号EN3.1，AF8的输出端与F8的输入端电连接,F8的输出端用于输出第五个第二串行数据RDAT5；

AF9的第一输入端与F9的输出端电连接，AF9的第二输入端接入第九使能时钟信号EN3.2，AF9的输出端与F9的输入端电连接，F9的输出端用于输出第六个第二串行数据RDAT4。

在图10所示的实施例中，EN1，EN2和EN3为输入控制信号，EN1.1、EN1.2、EN2.1、EN2.2、EN3.1和EN3.2采样控制信号。

在图10和图12中，标号为C1的为第一负载电容，标号为C2的为第二负载电容，标号为C3的为第三负载电容，标号为C4的为第四负载电容，标号为C5的为第五负载电容，标号为C6的为第六负载电容。

如图11所示，本发明如图10所示的采样器在工作时，采样周期包括依次设置的第一采样时间段S1、第二采样时间段S2、第三采样时间段S3、第四采样时间段S4、第五采样时间段S5和第六采样时间段S6；

在第一采样时间段S1，EN1为高电压，EN2和EN3为低电压，EN1.1为高电压，EN1.2、EN2.1、EN2.2、EN3.1和EN3.2都为低电压，第一个第一采样控制单元电路81和所述第一个第二采样控制单元电路121工作，以通过F4的输出端输出第一个第二串行数据RDAT1；

在第二采样时间段S2，EN2为高电压，EN1和EN3为低电压，EN1.2为高电压，EN1.1、EN2.1、EN2.2、EN3.1和EN3.2都为低电压，第一个第一采样控制单元电路81和所述第二个第二采样控制单元电路122工作，以通过F5的输出端输出第二个第二串行数据RDAT2；

在第三采样时间段S3，EN2为高电压，EN1和EN3为低电压，EN2.1为高电压，EN1.1、EN1.2、EN2.2、EN3.1和EN3.2都为低电压，第二个第一采样控制单元电路82和所述第三个第二采样控制单元电路123工作，以通过F6的输出端输出第三个第二串行数据RDAT3；

在第四采样时间段S4，EN2为高电压，EN1和EN3为低电压，EN2.2为高电压，EN1.1、EN2.1、EN2.1、EN3.1和EN3.2都为低电压，第二个第一采样控制单元电路81和所述第四个第二采样控制单元电路124工作，以通过F7的输出端输出第四个第二串行数据RDAT4；

在第五采样时间段S5，EN3为高电压，EN1和EN2为低电压，EN3.1为高电压，EN1.1、EN1.2、EN2.1、EN2.2和EN3.2都为低电压，第三个第一采样控制单元电路83和所述第五个第二采样控制单元电路125工作，以通过F8的输出端输出第五个第二串行数据RDAT5；

在第六采样时间段S6，EN3为高电压，EN1和EN2为低电压，EN3.2为高电压，EN1.1、EN2.1、EN2.1、EN2.2和EN3.1都为低电压，第三个第一采样控制单元电路83和所述第六个第二采样控制单元电路126工作，以通过F9的输出端输出第六个第二串行数据RDAT6。

如图12所示，在图10所示的采样器的实施例的基础上，所述采样电路包括第一采样单元61、第二采样单元62、第三采样单元63、第四采样单元64、第五采样单元65和第六采样单元66；

所述第一采样单元61包括第一D触发器、第二D触发器\第三D触发器和第四D触发器；所述第一采样单元62包括第五D触发器、第六D触发器、第七D触发器和第八D触发器；

所述第一D触发器的输入端接入RDAT1，所述第一D触发器的输出端与第一并行数据输出端电连接；所述第一D触发器的控制端接入第一采样控制时钟信号；

所述第二D触发器的输入端接入RDAT1，所述第二D触发器的输出端与第二并行数据输出端电连接；所述第二D触发器的控制端接入第二采样控制时钟信号；

所述第三D触发器的输入端接入RDAT1，所述第三D触发器的输出端与第三并行数据输出端电连接；所述第三D触发器的控制端接入第三采样控制时钟信号；

所述第四D触发器的输入端接入RDAT1，所述第四D触发器的输出端与第四并行数据输出端电连接；所述第四D触发器的控制端接入第四采样控制时钟信号；

所述第五D触发器的输入端接入RDAT2，所述第五D触发器的输出端与第五并行数据输出端电连接；所述第五D触发器的控制端接入第五采样控制时钟信号；

所述第六D触发器的输入端接入RDAT2，所述第六D触发器的输出端与第六并行数据输出端电连接；所述第六D触发器的控制端接入第六采样控制时钟信号；

所述第七D触发器的输入端接入RDAT2，所述第七D触发器的输出端与第七并行数据输出端电连接；所述第七D触发器的控制端接入第七采样控制时钟信号；

所述第八D触发器的输入端接入RDAT2，所述第八D触发器的输出端与第八并行数据输出端电连接；所述第八D触发器的控制端接入第八采样控制时钟信号；

所述第三采样单元63包括第九D触发器、第十D触发器、第十一D触发器和第十二D触发器，所述第四采样单元64包括第十三D触发器、第十四D触发器、第十五D触发器和第十六D触发器；

所述第九D触发器的输入端接入RDAT3，所述第九D触发器的输出端与第九并行数据输出端电连接；所述第九D触发器的控制端接入第九采样控制时钟信号；

所述第十D触发器的输入端接入RDAT3，所述第十D触发器的输出端与第十并行数据输出端电连接；所述第十D触发器的控制端接入第十采样控制时钟信号；

所述第十一D触发器的输入端接入RDAT3，所述第十一D触发器的输出端与第十一并行数据输出端电连接；所述第十一D触发器的控制端接入第十一采样控制时钟信号；

所述第十二D触发器的输入端接入RDAT3，所述第十二D触发器的输出端与第十二并行数据输出端电连接；所述第十二D触发器的控制端接入第十二采样控制时钟信号；

所述第十三D触发器的输入端接入RDAT4，所述第十三D触发器的输出端与第十三并行数据输出端电连接；所述第十三D触发器的控制端接入第十三采样控制时钟信号；

所述第十四D触发器的输入端接入RDAT4，所述第十四D触发器的输出端与第十四并行数据输出端电连接；所述第十四D触发器的控制端接入第十四采样控制时钟信号；

所述第十五D触发器的输入端接入RDAT4，所述第十五D触发器的输出端与第十五并行数据输出端电连接；所述第十五D触发器的控制端接入第十五采样控制时钟信号；

所述第十六D触发器的输入端接入RDAT4，所述第十六D触发器的输出端与第十六并行数据输出端电连接；所述第十六D触发器的控制端接入第十六采样控制时钟信号；

所述第五采样单元65包括第十七D触发器、第十八D触发器、第十九D触发器和第二十D触发器；所述第五采样单元66包括第二十一D触发器、第二十二D触发器、第二十三D触发器和第二十四D触发器；

所述第十七D触发器的输入端接入RDAT5，所述第十七D触发器的输出端与第十七并行数据输出端电连接；所述第十七D触发器的控制端接入第十七采样控制时钟信号；

所述第十八D触发器的输入端接入RDAT5，所述第十八D触发器的输出端与第十八并行数据输出端电连接；所述第十八D触发器的控制端接入第十八采样控制时钟信号；

所述第十九D触发器的输入端接入RDAT5，所述第十九D触发器的输出端与第十九并行数据输出端电连接；所述第十九D触发器的控制端接入第十九采样控制时钟信号；

所述第二十D触发器的输入端接入RDAT5，所述第二十D触发器的输出端与第二十并行数据输出端电连接；所述第二十D触发器的控制端接入第二十采样控制时钟信号；

所述第二十一D触发器的输入端接入RDAT6，所述第二十一D触发器的输出端与第二十一并行数据输出端电连接；所述第二十一D触发器的控制端接入第二十一采样控制时钟信号；

所述第二十二D触发器的输入端接入RDAT6，所述第二十二D触发器的输出端与第二十二并行数据输出端电连接；所述第二十二D触发器的控制端接入第二十二采样控制时钟信号；

所述第二十三D触发器的输入端接入RDAT6，所述第二十三D触发器的输出端与第二十三并行数据输出端电连接；所述第二十三触发器的控制端接入第二十三采样控制时钟信号；

所述第二十四D触发器的输入端接入RDAT6，所述第二十四D触发器的输出端与第二十四并行数据输出端电连接；所述第二十四D触发器的控制端接入第二十四采样控制时钟信号。

在图12中，标号为DOUT[1:4]的为第一并行数据输出端集合，所述第一并行数据输出端集合包括：第一并行数据输出端、第二并行数据输出端、第三并行数据输出端和第四并行数据输出端；

标号为DOUT[5:8]的为第二并行数据输出端集合，所述第二并行数据输出端集合包括：第五并行数据输出端、第六并行数据输出端、第七并行数据输出端和第八并行数据输出端；

标号为CLK[1:4]的为第一时钟信号集合，所述第一时钟信号集合包括：第一采样控制时钟信号、第二采样控制时钟信号、第三采样控制时钟信号和第四采样控制时钟信号；

标号为CLK[5:6]的为第二时钟信号集合，所述第二时钟信号集合包括：第五采样控制时钟信号、第六采样控制时钟信号、第七采样控制时钟信号、第八采样控制时钟信号；

标号为DOUT[9:12]的为第三并行数据输出端集合，所述第三并行数据输出端集合包括：第九并行数据输出端、第十并行数据输出端、第十一并行数据输出端和第十二并行数据输出端；

标号为DOUT[13:16]的为第四并行数据输出端集合，所述第四并行数据输出端集合包括：第十三并行数据输出端、第十四并行数据输出端、第十五并行数据输出端和第十六并行数据输出端；

标号为CLK[9:12]的为第三时钟信号集合，所述第三时钟信号集合包括：第九采样控制时钟信号、第十采样控制时钟信号、第十一采样控制时钟信号和第十二采样控制时钟信号；

标号为CLK[13:16]的为第四时钟信号集合，所述第四时钟信号集合包括：第十三采样控制时钟信号、第十四采样控制时钟信号、第十五采样控制时钟信号、第十六采样控制时钟信号；

标号为DOUT[17:20]的为第五并行数据输出端集合，所述第五并行数据输出端集合包括：第十七并行数据输出端、第十八并行数据输出端、第十九并行数据输出端和第二十并行数据输出端；

标号为DOUT[17:20]的为第六并行数据输出端集合，所述第六并行数据输出端集合包括：第二十一并行数据输出端、第二十二并行数据输出端、第二十三并行数据输出端和第二十四并行数据输出端；

标号为CLK[17:20]的为第五时钟信号集合，所述第五时钟信号集合包括：第十七采样控制时钟信号、第十八采样控制时钟信号、第十九采样控制时钟信号和第二十采样控制时钟信号；

标号为CLK[21:24]的为第六时钟信号集合，所述第六时钟信号集合包括：第二十一采样控制时钟信号、第二十二采样控制时钟信号、第二十三采样控制时钟信号、第二十四采样控制时钟信号。

图13是图12所示的采样器的工作时序图。

如图13所示，标号为CLK1的为第一采样控制时钟信号，标号为CLK4的为第四采样控制时钟信号，CLK5的为第五采样控制时钟信号，标号为CLK8的为第八采样控制时钟信号，标号为CLK9的为第九采样控制时钟信号，标号为CLK12的为第十二采样控制时钟信号，CLK13的为第十三采样控制时钟信号，标号为CLK16的为第十六采样控制时钟信号，CLK17的为第十七采样控制时钟信号，标号为CLK20的为第二十采样控制时钟信号，标号为CLK21的为第二十一采样控制时钟信号，标号为CLK24的为第二十四采样控制时钟信号；

标号为D1的为RDAT携带的第一个数据，标号为D4的为RDAT携带的第四个数据，标号为D5的为RDAT携带的第五个数据，标号为D8的为RDAT携带的第八个数据，标号为D9的为RDAT携带的第九个数据，标号为D12的为RDAT携带的第十二个数据，标号为D13的为RDAT携带的第十三个数据，标号为D16的为RDAT携带的第十六个数据，标号为D17的为RDAT携带的第十七个数据，标号为D20的为RDAT携带的第二十个数据，标号为D21的为RDAT携带的第二十一个数据，标号为D24的为RDAT携带的第二十四个数据；

并如图13所示，当EN1和EN1.1为高电压时，CLK1和CLK4依次达到上升沿；当EN1和EN1.2为高电压时，CLK5和CLK8依次达到上升沿；第一并行数据输出端、第二并行数据输出端、第三并行数据输出端、第四并行数据输出端、第五并行数据输出端、第六并行数据输出端、第七并行数据输出端和第八并行数据输出端依次输出相应的并行数据；

当EN2和EN2.1为高电压时，CLK9和CLK12依次达到上升沿；当EN2和EN2.2为高电压时，CLK13和CLK16依次达到上升沿，第九采样控制时钟信号、第十采样控制时钟信号、第十一采样控制时钟信号、第十二采样控制时钟信号、第十三采样控制时钟信号、第十四采样控制时钟信号、第十五采样控制时钟信号、第十六采样控制时钟信号依次输出相应的并行数据；

当EN3和EN3.1为高电压时，CLK17和CLK20依次达到上升沿；当EN3和EN3.2为高电压时，CLK21和CLK24依次达到上升沿，第十七采样控制时钟信号、第十八采样控制时钟信号、第十九采样控制时钟信号、第二十采样控制时钟信号、第二十一采样控制时钟信号、第二十二采样控制时钟信号、第二十三采样控制时钟信号、第二十四采样控制时钟信号依次输出相应的并行数据。

本发明实施例所述的显示驱动芯片包括上述的采样器。

在本发明实施例中，所述的显示驱动芯片还可以包括时钟信号生成器、延迟电路和延迟锁相环，其中，

所述时钟信号生成器用于提取原始串行输入数据中的时钟边沿信息，以产生响应的输入时钟信号；

所述延迟电路用于控制所述原始串行输入数据延时预定时间，以得到串行输入数据，并将所述串行输入数据提供至所述采样器；

所述延迟锁相环将所述输入时钟信号转换为多个采样控制时钟信号，并将所述采样控制时钟信号提供至所述采样器。

本发明实施例所述的显示装置包括上述的显示驱动芯片。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种采样器，其特征在于，包括第一采样控制电路、第二采样控制电路和采样电路，其中，所述第二采样控制电路包括N个第二采样控制单元；所述第二采样控制单元包括M个第二采样控制单元电路；所述第一采样控制电路用于将串行输入数据转换为N个第一串行数据，N和M为正整数；N大于1，和/或，M大于1；

第n个第二采样控制单元中的第m个第二采样控制单元电路用于在相应的采样控制信号的控制下，将第n个第一串行数据转换为相应的第二串行数据；

所述采样电路与所述第二采样控制单元电路电连接，用于在采样控制时钟信号的控制下，将所述第二串行数据转换为相应的并行数据；

n为小于或等于N的正整数，m为小于或等于M的正整数；

所述第一采样控制电路包括N个第一采样控制单元电路，第n个第一采样控制单元电路用于将所述串行输入数据转换为第n个第一串行数据。

2.如权利要求1所述的采样器，其特征在于，所述第n个第一采样控制单元电路包括第n个第一控制反相器和第n个第二控制反相器；

所述第n个第一控制反相器的输入端接入所述串行输入数据，所述第n个第一控制反相器的输出端与所述第n个第二控制反相器的输入端电连接；

所述第n个第二控制反相器的输出端用于输出所述第n个第一串行数据。

3.如权利要求1所述的采样器，其特征在于，所述第n个第一采样控制单元电路包括第n个控制与非门和第n个控制反相器；

所述第n个控制与非门的第一输入端接入所述串行输入数据，所述第n个控制与非门的第二输入端接入第n输入控制信号，所述第n个控制与非门的输出端与所述第n个控制反相器的输入端电连接；

所述第n个控制反相器的输出端用于输出所述第n个第一串行数据。

4.如权利要求1至3中任一权利要求所述的采样器，其特征在于，第n个第二采样控制单元中的第m个第二采样控制单元电路包括采样与非门和采样反相器；

所述采样与非门的第一输入端接入所述第n个第一串行数据，所述采样与非门的第二输入端接入所述相应的采样控制信号，所述采样与非门的输出端与所述采样反相器的输入端电连接，所述采样反相器的输出端与所述采样电路电连接，所述采样反相器用于通过其输出端输出所述相应的第二串行数据至所述采样电路。

5.如权利要求1至3中任一权利要求所述的采样器，其特征在于，所述采样电路包括多个D触发器；

所述D触发器的输入端接入所述第二串行数据，所述D触发器的控制端接入相应的采样控制时钟信号，所述D触发器的输出端用于输出相应的并行数据。

6.一种显示驱动芯片，其特征在于，包括如权利要求1至5中任一权利要求所述的采样器。

7.如权利要求6所述的显示驱动芯片，其特征在于，还包括时钟信号生成器、延迟电路和延迟锁相环，其中，

所述时钟信号生成器用于提取原始串行输入数据中的时钟边沿信息，以产生响应的输入时钟信号；

所述延迟电路用于控制所述原始串行输入数据延时预定时间，以得到串行输入数据，并将所述串行输入数据提供至所述采样器；

所述延迟锁相环将所述输入时钟信号转换为多个采样控制时钟信号，并将所述采样控制时钟信号提供至所述采样器。

8.一种显示装置，其特征在于，包括如权利要求6或7所述的显示驱动芯片。

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