CN109686839A - 存储器单元和形成半导体器件的方法 - Google Patents
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Abstract
一种存储器单元包括：第一电极；包括一个水平部分和分别耦合至该水平部分的端部的两个垂直部分的电阻材料层；以及第二电极，其中第二电极由U形轮廓的顶部边界部分地围绕，并且第一电极沿着U形轮廓的底部边界的部分延伸。本发明的实施例还涉及形成半导体器件的方法。
Description
技术领域
本发明的实施例涉及存储器单元和形成半导体器件的方法。
背景技术
近年来，出现了诸如铁电随机存取存储器(FRAM)器件、相变随机存取存储器(PRAM)器件、和电阻式随机存取存储器(RRAM)器件等的非常规非易失性存储器(NVM)器件。特别地，在高电阻状态和低电阻状态之间呈现切换行为的RRAM器件具有优于常规NVM器件的各种优点。这些优点包括，例如，与现有互补金属氧化物半导体(CMOS)技术相兼容的制造步骤、低成本制造、紧凑结构、灵活可扩展性、快速切换、高集成度等等。
由于包括这样的RRAM器件的集成电路(IC)变得更加强大，因此期望最大化IC中的RRAM器件的数量。一般而言，RRAM器件包括具有***其间的可变电阻材料层的顶部电极(例如，阳极)和底部电极(例如，阴极)。特别地，可变电阻材料层的有源区域通常分别与顶部电极和底部电极平行地延伸。以使得每层仅可以二维延伸的这样的堆叠配置形成RRAM器件可以在最大化IC中的RRAM器件的数量和保持RRAM器件的最佳性能之间找到折衷。例如，RRAM器件的数量通常与可变电阻材料层的有源区域的数量成比例。这样，在IC的给定区域内，当RRAM器件的数量增加时，每个RRAM器件的有源区域缩小，这可能不利地影响每个RRAM器件的相应性能，这是由于各自的顶部电极和底部电极之间的信号耦合更弱。
因此，现有的RRAM器件及其制造方法并不完全令人满意。
发明内容
本发明的实施例提供了一种存储器单元，包括：第一电极；电阻材料层，具有U形轮廓；以及第二电极，其中，所述第二电极被所述U形轮廓的顶部边界部分地围绕，并且所述第一电极沿着所述U形轮廓的底部边界的部分延伸。
本发明的另一实施例提供了一种存储器单元，包括：第一电极；电阻材料层，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分；以及第二电极，其中，所述第二电极由所述电阻材料层的所述一个水平部分和所述两个垂直部分部分地被围绕，并且所述第一电极在所述电阻材料层的所述一个水平部分的与围绕所述第二电极的另一侧相对的一侧上沿着所述电阻材料层的所述一个水平部分延伸。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：提供包括第一导电结构的第一层；在所述第一层上方形成包括与所述第一导电结构对准的凹进区域的第二层；形成沿着所述凹进区域的至少一个轮廓延伸的电阻材料层，其中，所述电阻材料层耦合至所述第一导电结构；以及在所述凹进区域内形成耦合至所述电阻材料层的第二导电结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该注意，各种部件无需按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸和几何形状可以任意地增大或减小。
图1A和图1B示出根据一些实施例的用于形成半导体器件的示例性方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I和图2J示出根据一些实施例的由图1A和图1B的方法制成的在各个制造阶段期间的示例性半导体器件的截面图。
具体实施方式
以下公开内容描述了用于实现本发明的不同特征的各种示例性实施例。在下面描述组件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本发明提供了RRAM器件的各种实施例以及其形成方法。在一些实施例中，所公开的RRAM器件包括包含U形可变电阻材料层的RRAM电阻器。更具体地，在一些实施例中，U形可变电阻材料层具有分别耦合至底部电极和顶部电极的凸底部边界和凹顶部边界。在RRAM电阻器中形成这样的U形可变电阻材料层可以提供各种优点。例如，当与上述常规RRAM器件相比时，在给定区域内，形成这种U形轮廓的可变电阻材料层可以显著地增加可以耦合至顶部电极和底部电极中至少一个的可变电阻材料层的有源区域。换句话说，当使IC集成多个公开的RRAM器件时，可以有利地消除可以集成的RRAM器件的性能和数量之间的上述折衷。
图1A和图1B示出根据本发明的一个或多个实施例的形成半导体器件的方法100的流程图。应该注意，方法100仅是实例，而不意欲限制本发明。在一些实施例中，半导体器件是RRAM器件的至少一部分。如由本发明所采用的，RRAM器件是指包括可变电阻材料层的任何器件。注意，图1A和图1B的方法100不产生完整的RRAM器件。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的RRAM器件。因此，可以理解，可以在图1A和图1B的方法100之前、期间、和之后提供额外的操作，并且可以仅在此简要地描述一些其他操作。在一些其他实施例中，该方法可以用于形成各种非易失性存储器(NVM)器件中的任一种，诸如铁电随机存取存储器(FRAM)器件、相变随机存取存储器(PRAM)器件、电阻式随机存取存储器(RRAM)器件等，而保持在本发明的范围内。
首先参照图1A，在一些实施例中，方法100从操作102开始，在操作102中提供包括晶体管的衬底。方法100继续到操作104，其中形成包括接触插塞的第一介电层。在一些实施例中，在晶体管上方形成第一介电层，并且接触插塞延伸穿过第一介电层并且耦合至晶体管的导电部件(例如，漏极、源极、栅极等)中的至少一个。方法100继续到操作106，其中在第一介电层上方形成包括第一电极的第二介电层。在一些实施例中，第一电极沿着第二介电层水平延伸并且耦合至接触插塞。方法100继续到操作108，其中，在第二介电层上方形成金属间介电层。在一些实施例中，金属间介电层可以包括堆叠在彼此的顶部上的多个层，这将在下面讨论。方法100继续到操作110，其中使金属间介电层的中间部分凹进。在一些实施例中，凹进的金属间介电层可以暴露出第一电极的顶面的至少一部分以及金属间介电层的内侧壁。因此，在一些实施例中，凹进的金属间介电层可以形成由第一电极的顶面的暴露部分和金属间介电层的内侧壁围绕的U形轮廓。
然后参考图1B，方法100继续到操作112，其中，在凹进的金属间介电层上方形成第一覆盖层。方法100继续到操作114，其中在第一覆盖层上方形成可变电阻材料层。方法100继续到操作116，其中在可变电阻材料层上方形成第二覆盖层。在一些实施例中，在操作112、操作114、和操作116处分别形成的第一覆盖层、可变电阻材料层和第二覆盖层各自基本共形且薄。如此，第一覆盖层、可变电阻材料层和第二覆盖层中的每一个可以遵循U形轮廓，这将在下面进一步详细讨论。方法100继续到操作118，其中，在第二覆盖层上方沉积金属材料。在一些实施例中，沉积的金属材料用第一覆盖层、可变电阻材料层以及设置在第一覆盖层和可变电阻材料层之间的第二覆盖层重新填充U形轮廓。方法100继续到形成第二电极的操作120。在一些实施例中，通过沉积金属材料重新填充U形轮廓形成第二电极。如此，第二电极的侧壁和底面各自耦合至可变电阻材料层的相应部分，如将在下面讨论的。
在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、和图2J中所示的各种制造阶段的半导体器件200的截面图相关联。在一些实施例中，半导体器件200可以是RRAM器件。RRAM器件200可以包括在微处理器、存储器单元、和/或其他集成电路(IC)中。而且，为了更好地理解本发明的概念，图2A至图2J被简化。例如，尽管附图示出RRAM器件200，但是应该理解，出于清楚说明的目的，形成RRAM器件200的IC可以包括包含未在图2A至图2J中示出的电阻器、电容器、电感器、熔丝等的多个其他器件。
对应于图1A的操作102，图2A是根据一些实施例的包括具有在各个制造阶段中的一个处提供的晶体管204的衬底202的RRAM器件200的截面图。尽管图2A的所示实施例中的RRAM器件200仅包括一个晶体管204，但应当理解，图2A的示出的实施例和下面的附图仅仅是为了说明的目的而提供的。因此，RRAM器件200可以包括任何期望数量的晶体管，同时保持在本发明的范围内。
在一些实施例中，该衬底202包括半导体材料衬底，例如硅。可选地，衬底202可以包括诸如例如锗的其它元素半导体材料。衬底202还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底202可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓。在一个实施例中，衬底202包括外延层。例如，衬底可以具有位于块状半导体上面的外延层。此外，衬底202可以包括绝缘体上半导体(SOI)结构。例如，衬底可包括通过诸如注氧隔离(SIMOX)的工艺或其他适当的技术(诸如，晶圆接合和研磨)形成的埋氧(BOX)层。
在一些实施例中，晶体管204包括栅电极204-1、栅极介电层204-2以及源极/漏极部件204-3和204-4。源极/漏极部件204-3和204-4可以使用诸如离子注入的掺杂工艺来形成。栅极介电层204-2可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的电介质和/或其组合的介电材料，其可以使用诸如原子层沉积(ALD)的沉积工艺形成。栅电极204-1可以包括可以使用诸如化学汽相沉积(CVD)的沉积工艺形成的诸如多晶硅或金属的导电材料。如将在下面进一步详细讨论的，晶体管204可以用作RRAM器件200的存取晶体管，其在读取/写入操作期间控制对RRAM器件200的数据存储部件(例如，RRAM电阻器)的存取。
对应于图1A的操作104，图2B是根据一些实施例的包括具有在各个制造阶段中的一个处形成的接触插塞208的第一介电层206的RRAM器件200的截面图。如图所示，在晶体管204上方形成第一介电层206，并且接触插塞208形成为延伸穿过第一介电层206。在一些实施例中，接触插塞208耦合至晶体管204的导电部件中的至少一个。在图2B所示的实施例中，接触插塞208耦合至源极/漏极部件204-3。
在一些实施例中，第一介电层206由介电材料形成。这样介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料、或其组合中的至少一种。低k材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、氧化锶(SrO)、BLACK(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其它未来开发的低k介电材料。在一些实施例中，接触插塞208由诸如例如铜(Cu)、铝(Al)、钨(W)等的导电材料形成。
接触插塞208可以通过以下工艺步骤中的至少一些来形成：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂、和/或其他合适的技术以在衬底202和晶体管204上方沉积第一介电层206的上述的介电材料；执行一个或多个图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洗工艺、软/硬烘焙工艺等)以形成穿过介电材料的开口；使用CVD、PVD、电子枪、和/或其他合适的技术沉积上述导电材料以重新填充开口；并且抛光过量的导电材料以形成接触插塞208。
对应于图1A的操作106，图2C是根据一些实施例的包括具有在各个制造阶段中的一个处形成的第一电极212的第二介电层210的RRAM器件200的截面图。如图所示，第一电极212嵌入在第二介电层210中并且沿着第二介电层210水平延伸。在一些实施例中，第一电极212耦合至接触插塞208，并且如下面将讨论的，第一电极212可以用作RRAM器件200的数据存储组件(例如，RRAM电阻器)的底部电极。
在一些实施例中，第二介电层210由介电材料形成。这样介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或其组合中的至少一种。低k材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、氧化锶(SrO)、BLACK(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其它未来开发的低k介电材料。在一些实施例中，第一电极212由诸如例如铜(Cu)、铝(Al)、钨(W)等的导电材料形成。
第一电极212可以通过以下工艺步骤中的至少一些来形成：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第一介电层206上方沉积第二介电层210的上述的介电材料；执行一个或多个图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洗工艺、软/硬烘焙工艺等)以形成穿过介电材料的开口以暴露出接触插塞208；使用CVD、PVD、电子枪、和/或其他合适的技术沉积上述导电材料以重新填充开口；并且抛光过量的导电材料以形成第一电极212。
在一些实施例中，包括延伸穿过其中的接触插塞208的第一介电层206在本文中被称为“初始层/层0”，并且包括延伸穿过其中的第一电极212的第二介电层210在本文中被称为“第一层(第1层)”。虽然在图2C(以及下面的附图)所示的实施例中，第一层直接在初始层之上，但是注意到在初始层和第一层之间可能存在任何期望数量的层，每个层基本类似于第一层，同时保持在本发明的范围内。
对应于图1A的操作108，图2D是根据一些实施例的包括在各个制造阶段中的一个处形成的金属间介电(IMD)层214的RRAM器件200的截面图。如上所述，在一些实施例中，IMD层214包括在彼此的顶部上堆叠的多个层。例如，在图2D中，IMD层214包括第一堆叠层214-1、第二堆叠层214-2和第三堆叠层214-3。在一些实施例中，第一堆叠层214-1和第三堆叠层214-3也分别被称为蚀刻停止层和抛光停止层，其分别可以由碳化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或碳掺杂的氧化硅形成。在一些实施例中，第一堆叠层214-1/第三堆叠层214-3被选择为具有与第二堆叠层214-2不同的蚀刻选择性。在一些实施例中，第一堆叠层214-1和第三堆叠层214-3各自可以具有大约100埃至300埃的厚度。
在一些实施例中，第二堆叠层214-2由介电材料形成。这样介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或其组合中的至少一种。低k材料可以包括氟化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、碳掺杂氧化硅(SiOxCy)、氧化锶(SrO)、(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其它未来开发的低k介电材料。在一些实施例中，第二堆叠层214-2可具有比第一堆叠层214-1和第三堆叠层214-3相对厚约200埃至400埃的厚度。
在一些实施例中，IMD层214的第一堆叠层、第二堆叠层和第三堆叠层可以通过执行处理步骤的多次迭代而顺序地形成。例如，可以通过使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第二介电层210上方沉积第一堆叠层214-1的上述介电材料来形成第一堆叠层214-1；可以通过使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第一堆叠层214-1上方沉积第二堆叠层214-2的上述介电材料来形成第二堆叠层214-2；以及可以通过使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第二堆叠层214-2上方沉积第三堆叠层214-3的上述介电材料来形成第三堆叠层214-3。
对应于图1A的操作110，图2E是根据一些实施例的在各个制造阶段中的一个处凹进IMD层214的RRAM器件200的截面图。如图所示，使IMD层214的中间部分凹进以暴露出第一电极212的顶面213的一部分和IMD层214的内侧壁215，其在IMD层214中形成U形轮廓216。换句话说，U形轮廓216由暴露出的顶面213和内侧壁215限定
在一些实施例中，U形轮廓216通过执行以下工艺中的至少一些来形成：在IMD层214(图2D)上方形成可选的抗反射涂层(ARC)层；形成具有与第一电极212对准的开口的可图案化层(例如，光刻胶层)；在使用可图案化层作为掩模的同时，执行一个或多个干蚀刻工艺以去除IMD层214的未被可图案化层覆盖的相应部分；以及去除可图案化的层。
对应于图1B的操作112，图2F是根据一些实施例的RRAM器件200的截面图，RRAM器件200包括在各种制造阶段中的一个处的U形轮廓216上方形成的第一覆盖层218。如图所示，第一覆盖层218被形成为上覆U形轮廓216(即，覆盖顶面213并且沿着内部侧壁215延伸)，并且进一步上覆IMD层214的顶面。在一些实施例中，第一覆盖层218基本上是共形的并且是薄的(例如，厚度约为至)，使得第一覆盖层218可以遵循U形轮廓216。因此，在一些实施例中，第一覆盖层218包括耦合至第一电极212的顶面213的至少水平部分218-1和分别耦合至IMD层214的内侧壁215的两个垂直部分218-2和218-3，其中，两个垂直部分218-2和218-3分别耦合至水平部分218-1的两端。应该注意，如本文所使用的术语“垂直部分”不一定意味着这样的垂直部分的表面和相交表面形成绝对直角。例如，垂直部分218-2和垂直部分218-3以及水平部分218-1中的每个可以形成锐角或钝角，同时保持在本发明的范围内。
在一些实施例中，第一覆盖层218可由诸如例如金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、氧化铟锡(ITO)、或这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物的材料形成，诸如TaN、TiN、TiAlN、TiW或它们的组合。尽管在图2F(以及下面的附图)所示的实施例中将第一覆盖层218示出为单层，但是注意到，第一覆盖层218可以包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、TiN等的上述材料中的一种形成。在一些实施例中，第一覆盖层218通过使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在IMD层214上方沉积上述材料中的至少一种来形成。
对应于图1B的操作114，图2G是根据一些实施例的包括在各个制造阶段中的一个处形成的可变电阻材料层220的RRAM器件200的截面图。如图所示，可变电阻材料220被形成为上覆第一覆盖层218。在一些实施例中，可变电阻材料层220基本上是共形的并且是薄的(例如，厚度约为至)，使得可变电阻材料层220可以仍然遵循U形轮廓216。
这样，在一些实施例中，可变电阻材料层220包括通过第一覆盖层218的水平部分218-1耦合至第一电极212的顶面213的至少一个水平部分220-1，以及通过第一覆盖层218的垂直部分218-2和218-3分别耦合至IMD层214的内侧壁215的两个垂直部分220-2和220-3。更具体地，两个垂直部分220-2和220-3分别耦合至水平部分220-1的两端。当透视观看时，可变电阻材料层220可以具有凹顶部边界以及通过第一覆盖层218部分地耦合至第一电极212的凸底部边界。
在一些实施例中，可变电阻材料层220是具有电阻转换特性(例如，可变电阻)的层。换言之，可变电阻材料层220包括根据所施加的电脉冲的极性和/或幅度而表征为可逆电阻变化的材料。可变电阻材料层220包括介电层。基于电信号的极性和/或幅度，可变电阻材料层220可以变成导体或绝缘体。
在一个实施例中，可变电阻层220可以包括过渡金属氧化物。过渡金属氧化物可以表示为MxOy，其中M是过渡金属，O是氧，x是过渡金属成分，以及y是氧成分。在一个实施例中，可变电阻材料层220包括ZrO2。适用于可变电阻材料层220的其他材料的实例包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb掺杂的)和/或现有技术已知的其它材料。在另一实施例中，可变电阻层220可以包括诸如例如Pr0.7Ca0.3、MnO3等的基于巨磁电阻(CMR)的材料。
在又一实施例中，可变电阻层220可以包括诸如例如聚偏二氟乙烯和聚[(偏二氟乙烯-共-三氟乙烯)(P(VDF/TrFE))的聚合物材料。在又另一实施例中，可变电阻层220可以包括诸如例如GeSe中的Ag的导电桥接随机存取存储器(CBRAM)材料。根据一些实施例，可变电阻材料层220可以包括具有电阻转换材料的特性的多层。可变电阻材料层220的设定电压和/或复位电压可以由可变电阻材料层220的成分(包括“x”和“y”的值)、厚度、和/或本领域已知的其他因素确定。
在一些实施例中，可变电阻材料层220可以通过原子层沉积(ALD)技术与包含金属和氧的前体形成。在一些实施例中，可以使用其他化学汽相沉积(CVD)技术。在一些实施例中，可变电阻材料层220可以通过物理汽相沉积(PVD)技术形成，诸如具有金属靶材以及氧气和至PVD腔室的可选的氮的气体供应的溅射工艺。在一些实施例中，可变电阻材料层220可以通过电子束沉积技术来形成。
对应于图1B的操作116，图2H是根据一些实施例的包括在各个制造阶段中的一个处形成的第二覆盖层222的RRAM器件200的截面图。如图所示，第二覆盖层222被形成为上覆可变电阻材料层220。在一些实施例中，第二覆盖层222基本上是共形的并且是薄的(例如，厚度约为至)，使得第二覆盖层222可以仍然遵循U形轮廓216。
这样，在一些实施例中，第二覆盖层222包括通过第一覆盖层218的水平部分218-1和可变电阻材料层220的水平部分220-1耦合至第一电极212的顶面213的至少一个水平部分222-1，以及通过第一覆盖层218的垂直部分218-2和垂直部分218-3和可变电阻材料层220的垂直部分220-2和垂直部分220-3分别耦合至IMD层214的内侧壁215的两个垂直部分222-2和222-3。更具体地，两个垂直部分222-2和222-3分别耦合至水平部分222-1的两端。当透视观看时，第二覆盖层222可以接触可变电阻材料层220的凹顶部边界。
在一些实施例中，第二覆盖层222可以由与第一覆盖层218基本相似的材料形成。因此，第二覆盖层222可由诸如例如金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、氧化铟锡(ITO)、或这些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物的材料形成，诸如TaN、TiN、TiAlN、TiW、或它们的组合的。尽管在图2H(以及下面的附图)所示的实施例中将第二覆盖层222示出为单层，但是注意到，第二覆盖层222可以包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、TiN等的上述材料中的一种形成。在一些实施例中，第二覆盖层222通过使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂、和/或其他合适的技术以在可变电阻材料层220上方沉积上述材料中的至少一种来形成。
对应于图1B的操作118，图2I是根据一些实施例的包括在各个制造阶段中的一个处沉积的金属材料223的RRAM器件200的截面图。如图所示，包括铜(Cu)、铝(Al)、和钨(W)中的至少一种的金属材料223沉积在第二覆盖层222上方。因此，U形轮廓216可以由金属材料223填充。在一些实施例中，可以使用CVD、PVD、电子枪和/或其他合适的技术以沉积上述金属材料来填充U形轮廓216。
对应于图1B的操作120，图2J是根据一些实施例的包括在各个制造阶段中的一个处形成的第二电极224的RRAM器件200的截面图。如图所示，第二电极224包括耦合至水平部分222-1、水平部分220-1和水平部分218-1的底面224-1以及分别耦合至垂直部分222-2/222-3、垂直部分220-2/220-3和垂直部分218-2/218-3的两个侧壁224-2和224-3。也就是说，第二电极224的底面224-1以及侧壁224-2和侧壁224-3被第二覆盖层222、可变电阻材料层220和第一覆盖层218的相应水平部分和垂直部分围绕。当透视观看时，第二电极224可以通过第二覆盖层222耦合至可变电阻材料层220的凹顶部边界。换句话说，在一些实施例中，第二电极224被可变电阻材料层200的水平部分220-1和两个垂直部分220-2/220-3部分地围绕，而第一电极212在水平部分220-1的与围绕第二电极224的另一侧相对的一侧上沿可变电阻材料层220的水平部分220-1延伸。
如此，可变电阻材料层220的有源区域可以包括水平部分220-1和垂直部分220-2和垂直部分220-3的相应区域。与仅具有一个水平延伸的有源区域的常规RRAM器件相比，所公开的RRAM器件200中的有源区域通过添加垂直部分(例如，220-2和220-3)的至少两个有源区域而基本上被增加同时保持占用的水平面积不变。此外，如上所述，第二电极224在没有任何附加的图案化工艺(例如，光刻工艺)的情况下形成，这可以有利地降低制造RRAM器件200的成本/复杂性。
在一些实施例中，IMD层214、第一电极212、第一覆盖层218、可变电阻材料层220、第二覆盖层222和第二电极224可统称为“第二层。根据一些实施例，可以通过对金属材料223(图2I)、对第二覆盖层222、可变电阻材料层222以及上覆IMD层214的顶面的第一覆盖层218的部分以及对IMD层214的第三堆叠层214-3(图2I)进行化学机械抛光(CMP)工艺来形成第二层处的第二电极224，直到第二堆叠层214-2的顶面214-2T被暴露出。在一些实施例中，与第二堆叠层214-2的顶面214-2T同时被暴露，如图2J所示，第一覆盖层218的垂直部分218-2和垂直部分218-3、可变电阻材料层220的垂直部分220-2和垂直部分220-3以及第二覆盖层222的垂直部分222-2和垂直部分222-3的相应顶面也被暴露。
在一些实施例中，第一电极212、第一覆盖层218、可变电阻材料层220、第二覆盖层222和第二电极224可以形成RRAM电阻器，其中，分别地，第一电极212用作底部电极，而第二电极224用作RRAM电阻器的顶部电极。在一些实施例中，这种RRAM电阻器通过接触插塞208耦合至晶体管204，以形成1-晶体管-1-电阻器(1T1R)RRAM位单元，其中，RRAM电阻器用作数据存储组件并且晶体管204用作1T1R RRAM位单元的存取晶体管。如上所述，所公开的RRAM器件200的RRAM电阻器的相应有源区域基本上增加，同时保持占用的水平区域不变。这样，在公开的RRAM器件200的给定区域内，可以基本增加可以集成至RRAM器件200中的RRAM电阻器的数量，而不牺牲每个RRAM电阻器的性能(因为相应的有源区域不收缩)。
在一个实施例中，一种存储器单元包括：第一电极；具有U形轮廓的电阻材料层；以及第二电极，其中，第二电极被U形轮廓的顶部边界部分地围绕并且第一电极沿着U形轮廓的底部边界的部分延伸。
在上述存储器单元中，其中，所述电阻材料层呈现可变电阻值。
在上述存储器单元中，其中，在第一层处设置所述第一电极，并且在所述第一层之上的第二层处设置所述第二电极。
在上述存储器单元中，其中，在第一层处设置所述第一电极，并且在所述第一层之上的第二层处设置所述第二电极，其中，在所述第二层处设置所述电阻材料层。
在上述存储器单元中，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分。
在上述存储器单元中，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分，其中，所述第一电极耦合至所述一个水平部分。
在上述存储器单元中，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分，其中，所述第二电极耦合至所述一个水平部分和所述两个垂直部分。
在上述存储器单元中，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分，存储器单元还包括：第一覆盖层，所述第一覆盖层包括在所述第一电极和所述电阻材料层的所述一个水平部分之间耦合的水平部分。
在上述存储器单元中，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分，存储器单元还包括：第二覆盖层，所述第二覆盖层包括在所述电阻材料层的所述一个水平部分与所述第二电极之间耦合的水平部分，以及均在所述电阻材料层的所述两个垂直部分中的一个与所述第二电极之间耦合的两个垂直部分。
在上述存储器单元中，还包括：晶体管，耦合至所述第一电极。
在另一实施例中，一种存储器器件包括：第一电极；包括一个水平部分和分别耦合至该水平部分的端部的两个垂直部分的电阻材料层；以及第二电极，其中，该第一电极耦合至电阻材料层的一个水平部分，并且第二电极耦合至电阻材料层的一个水平部分和两个垂直部分。
在上述存储器单元中，还包括：第一覆盖层，所述第一覆盖层包括在所述第一电极和所述电阻材料层的所述一个水平部分之间耦合的水平部分。
在上述存储器单元中，还包括：第二覆盖层，所述第二覆盖层包括在所述电阻材料层的所述一个水平部分与所述第二电极之间耦合的水平部分，以及均在所述电阻材料层的所述两个垂直部分中的一个与所述第二电极之间耦合的两个垂直部分。
在上述存储器单元中，其中，所述电阻材料层呈现可变电阻值。
在上述存储器单元中，还包括：晶体管，耦合至所述第一电极。
在上述存储器单元中，其中，在第一层处设置所述第一电极，并且在所述第一层之上的第二层处设置所述电阻材料层和所述第二电极。
在又一实施例中，一种方法包括：提供包括第一导电结构的第一层；在第一层上方形成包括与第一导电结构对准的凹进区域的第二层；形成沿着该凹进区域的至少一个轮廓延伸的电阻材料层，其中，该第二电极由该电阻材料层的一个水平部分和两个垂直部分部分地围绕，并且该第一电极在电阻材料层的一个水平部分的与围绕第二电极的另一侧相对的一侧上沿着可变电阻材料层的一个水平部分延伸。
在上述方法中，其中，所述电阻材料层呈现可变电阻值。
在上述方法中，其中，在形成沿着所述凹进区域的至少一个轮廓延伸的电阻材料层之前，所述方法还包括：形成沿着所述凹进区域的轮廓和所述第二层的顶面延伸的第一覆盖层。
在上述方法中，其中，在形成沿着所述凹进区域的至少一个轮廓延伸的电阻材料层之前，所述方法还包括：形成沿着所述凹进区域的轮廓和所述第二层的顶面延伸的第一覆盖层，其中，在形成沿着所述凹进区域的至少一个轮廓延伸的电阻材料层之后，所述方法还包括：在所述电阻材料层上方形成第二覆盖层，其中，所述第二覆盖层沿着所述凹进区域的轮廓和所述第二层的所述顶面延伸；在所述第二覆盖层上方形成金属层；以及抛光所述金属层，从而在所述凹进区域内形成所述第二导电结构。
上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种存储器单元，包括：
第一电极；
电阻材料层，具有U形轮廓；以及
第二电极，
其中，所述第二电极被所述U形轮廓的顶部边界部分地围绕，并且所述第一电极沿着所述U形轮廓的底部边界的部分延伸。
2.根据权利要求1所述的存储器单元，其中，所述电阻材料层呈现可变电阻值。
3.根据权利要求1所述的存储器单元，其中，在第一层处设置所述第一电极，并且在所述第一层之上的第二层处设置所述第二电极。
4.根据权利要求3所述的存储器单元，其中，在所述第二层处设置所述电阻材料层。
5.根据权利要求1所述的存储器单元，其中，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分。
6.根据权利要求5所述的存储器单元，其中，所述第一电极耦合至所述一个水平部分。
7.根据权利要求5所述的存储器单元，其中，所述第二电极耦合至所述一个水平部分和所述两个垂直部分。
8.根据权利要求5所述的存储器单元，还包括：
第一覆盖层，所述第一覆盖层包括在所述第一电极和所述电阻材料层的所述一个水平部分之间耦合的水平部分。
9.一种存储器单元，包括：
第一电极；
电阻材料层，所述电阻材料层包括一个水平部分和分别耦合至所述水平部分的端部的两个垂直部分；以及
第二电极，
其中，所述第二电极由所述电阻材料层的所述一个水平部分和所述两个垂直部分部分地被围绕，并且所述第一电极在所述电阻材料层的所述一个水平部分的与围绕所述第二电极的另一侧相对的一侧上沿着所述电阻材料层的所述一个水平部分延伸。
10.一种形成半导体器件的方法，包括：
提供包括第一导电结构的第一层；
在所述第一层上方形成包括与所述第一导电结构对准的凹进区域的第二层；
形成沿着所述凹进区域的至少一个轮廓延伸的电阻材料层，其中，所述电阻材料层耦合至所述第一导电结构；以及
在所述凹进区域内形成耦合至所述电阻材料层的第二导电结构。
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