CN113809119A - 电子器件及其制造方法 - Google Patents

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Abstract

本申请公开了电子器件及其制造方法。电子器件包括半导体存储器，半导体存储器包括：衬底，其包括单元区域、设置在单元区域两侧的第一***电路区域和第二***电路区域；第一线路，其延伸穿越单元区域和第一***电路区域；第二线路，其设置在第一线路之上并且延伸穿越单元区域和第二***电路区域；接触插塞，其在第二***电路区域中并且连接到第二线路；第三线路，其设置在第二线路之上并且分别与第二线路交叠；以及第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间，其中第三线路的位于单元区域中并且在接触插塞之上的部分接触第二线路，并且第三线路的部分剩余部分与第二线路隔开。

Description

电子器件及其制造方法
相关申请的交叉引用
本申请要求于2020年6月12日提交的韩国申请第10-2020-0071434号的优先权，其整体内容通过引用合并于此。
技术领域
本专利文件涉及存储器电路或器件以及它们在电子器件或***中的应用。
背景技术
近来，随着电子设备趋向于微型化、低功耗、高性能、以及多功能等，目前本领域中需要能够在诸如计算机、以及便携式通信装置等的各种电子设备中存储信息的半导体器件，并且已进行了关于所述半导体器件的研究。这些半导体器件包括能够使用它们根据所施加的电压或电流在不同的阻抗状态之间切换的特性来存储数据的半导体器件，例如，电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电子熔丝(E-fuse)等。
发明内容
本专利文件中的公开技术包括能够改善半导体存储器的操作特性并且简化工艺的电子器件及其制造方法的各实施方式。
在一实施方式中，一种电子器件包括半导体存储器，该半导体存储器包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；接触插塞，其设置在第二***电路区域中并且具有耦接到第二线路的上表面；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第三线路的位于单元区域中的第一部分以及第三线路的位于接触插塞之上的第二部分接触第二线路，并且第三线路的剩余部分的至少部分与第二线路隔开。
在另一实施方式中，一种电子器件包括半导体存储器，该半导体存储器包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠，第三线路局部地接触第二***电路区域中的第二线路；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第二线路的上表面和下表面中的每个在第二***电路区域中包括凸出部分和凹入部分，并且第三线路接触第二线路的上表面的凸出部分。
在另一实施方式中，一种用于制造包括半导体存储器的电子器件的方法包括：提供衬底，衬底包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；在衬底之上形成多个堆叠结构，堆叠结构在第一方向上延伸穿越第一区域和第一***电路区域，每个堆叠结构包括第一线路和初始第一存储单元；形成填充在堆叠结构之间的层间绝缘层和穿过第二***电路区域中的层间绝缘层的接触插塞，第二***电路区域中的层间绝缘层具有凹入部分，凹入部分的上表面凹入而低于初始第一存储单元的上表面，并且接触插塞的上表面的高度等于或高于初始第一存储单元的上表面的高度；形成多个第二线路，第二线路在第二方向上延伸穿越单元区域和第二***电路区域，并且在初始第一存储单元、层间绝缘层和接触插塞之上延伸，其中第二线路中的一个接触接触插塞的上表面；通过刻蚀经由第二线路露出的初始第一存储单元来形成第一存储单元；以及形成分别与第二线路交叠的多个第三线路，其中多个第三线路中的一个第三线路的位于单元区域中的第一部分和该第三线路的位于接触插塞之上的第二部分接触第二线路，并且该第三线路的剩余部分的至少部分与第二线路隔开。
在附图、说明书和权利要求书中更详细地描述了这些和其他方面、实施方式和相关联的优点。
附图说明
图1、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是示出根据本公开内容的一实施方式的半导体存储器及其制造方法的视图。
图12、图13、图14和图15是示出根据本公开内容的另一实施方式的半导体存储器及其制造方法的视图。
图16是实现基于所公开的技术的存储器电路的微处理器的配置示图的示例。
图17是实现基于所公开的技术的存储器电路的处理器的配置示图的示例。
图18是实现基于所公开的技术的存储器电路的***的配置示图的示例。
图19是实现基于所公开的技术的存储器电路的存储***的配置示图的示例。
具体实施方式
下文参照附图详细描述了所公开的技术的各个示例和实施方式。
附图不一定依照比例并且在一些情况下，图中至少一些结构的比例可被放大以便于清楚地示出所描述的示例或实施方式的某些特征。在附图或说明书中呈现具有多层结构中的两个层或更多个层的具体示例时，如所示出的这些层的相对位置关系或者层的排列顺序反映了关于所描述的或所示出的示例的特定实施方式，并且这些层的不同的相对位置关系或排列顺序也是可行的。此外，所描述的或所示出的多层结构的示例可以没有反映出该特定的多层结构中存在的所有层(例如，在两个所示出的层之间可以存在一个或更多个另外的层)。作为具体示例，当所描述的或所示出的多层结构中的第一层被称为在第二层“上方”或“之上”或者在衬底“上方”或“之上”时，第一层可以直接形成在第二层或者衬底上方，但是也可以表示其中在第一层和第二层或衬底之间存在一个或更多个其他中间层的结构。
在描述本实施方式之前，将简要描述可被应用本实施方式的半导体存储器。
半导体存储器可以具有交叉点结构，其中存储单元位于在一个方向上延伸的下线路和在与下线路交叉的另一方向上延伸的上线路之间的相交处。在该结构中，存储单元可以根据施加到下线路和上线路的电压或电流存储不同的数据。作为示例，存储单元可以是通过根据施加到下线路和上线路的电压或电流在不同的电阻状态之间切换来存储不同的数据的可变电阻元件。
在下文中，将描述包括具有交叉点结构的半导体存储器的实施方式。
图1至图11B是示出根据本公开内容的一实施方式的半导体存储器及其制造方法的视图。图1是示出根据本公开内容的一实施方式的半导体存储器的平面视图，图11A是沿图1的线A-A'截取的剖面视图，并且图11B是沿图1的线B-B'截取的剖面视图。图2A至图10B是示出用于制造图1、图11A和图11B的半导体存储器的中间工艺的剖面视图。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A是基于沿图1的线A-A'截取的剖面而示出的。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B是基于沿图1的线B-B'截取的剖面而示出的。
首先，将描述制造方法。
参照图1、图2A和图2B，可以提供衬底100。衬底100可以包括诸如硅的半导体材料。在衬底100中，可以形成预定的下结构(未示出)。例如，在衬底100中可以形成下文将描述的用于驱动线路(参见图1中的120、220A、160A和260)的集成电路。
在衬底100中可以限定单元区域CA和***电路区域PA1和PA2。单元区域CA可以是其中布置多个存储单元的区域，并且***电路区域PA1和PA2可以是其中设置构成***电路的各种部件的区域。在本实施方式中，四个单元区域CA可被布置成在沿第一方向和第二方向的2×2阵列中彼此隔开。***电路区域PA1和PA2可以位于这些单元区域CA之间。为了便于描述，布置在第一方向上的两个单元区域CA之间的区域可被称为第一***电路区域PA1，并且布置在第二方向上的两个单元区域CA之间的区域可被称为第二***电路区域PA2。在本实施方式中，第二***电路区域PA2的面积可以大于第一***电路区域PA1的面积。然而，本公开内容不限于此，并且单元区域CA和***电路区域PA1和PA2的数目、布置或面积可以进行各种修改。
随后，可以在衬底100之上形成第一层间绝缘层105。第一层间绝缘层105可以包括各种绝缘材料，诸如硅氧化物、硅氮化物或者它们的组合。
随后，可以在第一层间绝缘层105中形成第一接触插塞110。第一接触插塞110可以穿透第一层间绝缘层105，并且可以连接到衬底100的一部分。第一接触插塞110可以设置在第一***电路区域PA1中。第一接触插塞110的下端可以连接到在衬底100中形成并且用于向下文将描述的第一线路120供给电压或电流的电路(未示出)的一端。第一接触插塞110的上端可以连接到第一线路120。在本实施方式中，多个第一接触插塞110可以以一对一的对应关系连接到多个第一线路120。第一接触插塞110可以沿第二方向排列成锯齿形式以提供在第二方向上相邻的第一接触插塞110之间的间隙。然而，本公开内容不限于该实施方式，并且第一接触插塞110的数目或布置可以进行各种修改。通过选择性地刻蚀第一层间绝缘层105来形成使衬底110的一部分露出的接触孔，并且使用导电材料填充接触孔，可以形成第一接触插塞110。第一接触插塞110可以由各种导电材料形成，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。
随后，可以在其中形成有第一接触插塞110的第一层间绝缘层105之上形成第一线路120和初始第一存储单元130。通过沉积用于形成第一线路120的导电层和用于形成初始第一存储单元130的材料层、并且使用具有在第一方向上延伸的线形的掩模图案(未示出)作为刻蚀阻挡物来刻蚀导电层和材料层，可以形成第一线路120和初始第一存储单元130。因此，在平面视图中，第一线路120和初始第一存储单元130可以具有在第一方向上延伸的线形，并且可以与排列在第一方向上的两个单元区域CA以及它们之间的第一***电路区域PA1交叉。
第一线路120可以连接到相应的第一接触插塞110。第一线路120可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。
线形的初始第一存储单元130可以在后续工艺中被图案化以转变为岛形的第一存储单元(参见图1中的130A)。初始第一存储单元130可以具有多层结构。作为示例，初始第一存储单元130可以具有下电极层131、选择元件层133、中间电极层135、可变电阻层137和上电极层139。
下电极层131和上电极层139可被分别定位在初始第一存储单元100的下端和上端处，并且可以用于施加第一存储单元130A的操作所需的电压或电流。中间电极层135可以将选择元件层133和可变电阻层137物理分离，但是电连接它们。下电极层131、中间电极层135或上电极层139可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。替选地，下电极层131、中间电极层135或上电极层139可以是碳电极。
选择元件层133可以防止共享第一线路120或下文将描述的第二线路(参见图1中的160A)的第一存储单元130A之间的电流泄漏。为此，选择元件层133可以具有用于在所施加的电压的幅值小于预定阈值时阻挡或极大地限制电流以及用于允许电流突然增大高于阈值的阈值开关特性。阈值可被称为阈值电压，并且选择元件层133可以基于阈值电压被实现为导通状态或关断状态。选择元件层133可以包括二极管，诸如硫族化物材料的双向阈值开关(OTS)材料，诸如含有硫族化物材料的金属的混合离子电子导电(MIEC)材料，诸如NbO2、或VO2等的金属绝缘体转变(MIT)材料，或者诸如SiO2、或Al2O3等的具有相对宽的带隙的隧穿绝缘材料。
可变电阻层137可以是用于在第一存储单元130A中存储数据的部分。为此，可变电阻层137可以具有根据所施加的电压或电流在不同的电阻状态之间切换的可变电阻特性。可变电阻层137可以具有包括用于RRAM、PRAM、MRAM、或FRAM等的材料中的至少一种材料的单层结构或多层结构，即，诸如钙钛矿基氧化物、或过渡金属氧化物等的金属氧化物，诸如硫族化物基材料的相变材料，铁磁材料，或铁电材料等。
然而，初始第一存储单元130的分层结构不限于这些示例。当初始第一存储单元130是可变电阻元件并且包括数据存储所必需的可变电阻层137时，堆叠的层的堆叠顺序可以改变或者堆叠的层中的至少一个层可被省略。作为示例，下电极层131、选择元件层133、中间电极层135和上电极层139中的一个或更多个层可被省略。替选地，选择元件层133和可变电阻层137的位置可以颠倒。替选地，可以将一个或更多个层(未示出)添加到初始第一存储单元130以改善第一存储单元130A的性质或工艺。
参照图1、图3A和图3B，可以在图2A和图2B的结构之上形成第二层间绝缘层140。第二层间绝缘层140可以覆盖第一线路120和初始第一存储单元130。第二层间绝缘层140可以包括各种绝缘材料，诸如硅氧化物、硅氮化物或者它们的组合。第二层间绝缘层140的上表面可被定位在初始第一存储单元130的上表面上方，并且可以是基本上平坦的表面。为此，通过在图2A和图2B的结构之上沉积厚度大于第二层间绝缘层140的厚度的绝缘材料，并且对该绝缘材料执行平坦化工艺，可以形成具有目标厚度和/或目标上表面高度的第二层间绝缘层140。平坦化工艺可以包括抛光工艺，诸如化学机械抛光(CMP)或回刻工艺。
随后，可以形成穿过第二层间绝缘层140和第一层间绝缘层105的接触孔145以使衬底100的部分露出。接触孔145可以设置在第二***电路区域PA2中。接触孔145可以提供其中将形成第二接触插塞(参见图1中的150B)的空间。通过在第二层间绝缘层140之上形成使其中将形成接触孔145的区域露出的掩模图案(未示出)，并且随后使用该掩模图案作为刻蚀阻挡物来刻蚀第二层间绝缘层140和第一层间绝缘层105，可以形成接触孔145。然而，在另一实施方式中，接触插塞(未示出)可以预先形成在第一层间绝缘层105中的与接触孔145相同的位置。该接触插塞可以在形成第一接触插塞110的工艺中与第一接触插塞110一起形成。在该情况下，接触孔145可被形成为穿透第二层间绝缘层140以使第一层间绝缘层105中的接触插塞露出。
随后，可以形成填充接触孔145的导电层150。导电层150可被形成为具有足以填充接触孔145的厚度。因此，导电层150可以以预定厚度呈现在第二层间绝缘层140之上。导电层150可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。
参照图1、图4A和图4B，可以对导电层150执行平坦化工艺以使第二层间绝缘层140的上表面露出。结果，导电层150可以位于接触孔145中。在一实施方式中，导电层150仅保留在接触孔145中。接触孔145中的导电层150将被称为初始第二接触插塞150A。此时，初始第二接触插塞150A的上表面的高度可以取决于执行平坦化工艺的时间量。也就是说，随着对导电层150的平坦化工艺的时间增大，导电层150的去除度可以增大，并且因此初始第二接触插塞150A的上表面可以降低。然而，如下文将描述的，在本实施方式中，第二接触插塞150B的上表面的高度等于或高于初始第一存储单元130的上表面的高度。因此，考虑到该约束，导电层150的平坦化工艺可被调整，使得初始第二接触插塞150A的上表面的高度高于初始第一存储单元130的上表面的高度。作为示例，如果平坦化工艺在第二层间绝缘层140的上表面露出时停止，则初始第二接触插塞150A的上表面可被定位在与第二层间绝缘层140的上表面相同的高度，同时被定位成高于初始第一存储单元130的上表面。
参照图1、图5A和图5B，可以对第二层间绝缘层140执行平坦化工艺，使得初始第一存储单元130的上表面露出。已被执行平坦化工艺的第二层间绝缘层140将被称为第二层间绝缘层图案140A。
然而，在单元区域CA中，第一线路120和初始第一存储单元130的堆叠结构可被密集排列，并且因此图案密度可以是高的。另一方面，在第二***电路区域PA2中，可以存在初始第二接触插塞150A，并且因此图案密度可以是低的。由于图案密度的差异，在第二层间绝缘层140平坦化工艺期间，第二***电路区域PA2中的第二层间绝缘层140的去除度可以大于单元区域CA中的去除度。因此，单元区域CA中的第二层间绝缘层图案140A的上表面的高度可以与初始第一存储单元130的上表面的高度相同或相似。另一方面，第二***电路区域PA2中的第二层间绝缘层图案140A的上表面可以凹入。也就是说，在第二***电路区域PA2中会出现凹陷现象(dishing phenomenon)。其中第二***电路区域PA2中的第二层间绝缘层图案140A的上表面凹入的部分将被称为凹入部分D。随着距单元区域CA和第二接触插塞150B的距离增大，第二层间绝缘层图案140A凹入的程度可以增大。在一实施方式中，随着凹入部分D变得更接近第二接触插塞150B，第二层间绝缘层图案140A凹入的程度随着距单元区域CA的距离在第一距离上增大而增大、以及在第二距离上增大而减小。因此，如图5A中所示，凹入部分D的与单元区域CA和第二接触插塞150B相邻的边缘可以高于凹入部分D的中心。
同时，在针对第二层间绝缘层140的平坦化工艺已被执行的状态下的初始第二接触插塞150A将被称为第二接触插塞150B。由于使用对于第二层间绝缘层140具有高的抛光速率或刻蚀速率的气体、液体或者它们的组合来执行第二层间绝缘层140的平坦化工艺，因此初始第二接触插塞150A可以不受平坦化工艺的影响，或者仅受平坦化工艺的最小的影响。因此，第二接触插塞150B的上表面的高度可以基本上与初始第二接触插塞150A的上表面的高度相同，或者可以略微低于初始第二接触插塞150A的上表面的高度。尽管第二接触插塞150B的上表面的高度低于初始第二接触插塞150A的上表面的高度，但是其仍可以等于或高于初始第一存储单元130的上表面的高度。
结果，第二***电路区域PA2中的第二接触插塞150B可以具有在第二层间绝缘层图案140A的凹入部分D上方凸出的形状。此外，第二接触插塞150B的上表面的高度可以等于或高于初始第一存储单元130的上表面的高度。
第二接触插塞150B的下端可以连接到形成在衬底100中以及用于向第二线路(参见图1中的160A)供给电压或电流的电路(未示出)的一端。第二接触插塞150B的上端可以连接到第二线路160A。在本实施方式中，多个第二接触插塞150B可以以一对一的对应关系连接到第二线路160A。第二接触插塞150B可以沿第一方向排列成锯齿形式。这提供在第一方向上相邻的第二接触插塞150B之间的间隙。然而，本公开内容不限于此，并且第二接触插塞150B的数目或布置可以进行各种修改。
参照图1、图6A和图6B，可以在图5A和图5B的结构之上形成用于形成第二线路160A的导电层160。
导电层160可以沿位于导电层160下面的结构的轮廓形成。也就是说，导电层160可以沿第二层间绝缘层图案140A的上表面、初始第一存储单元130的上表面和第二接触插塞150B的上表面形成。此外，导电层160可被形成为具有基本上恒定的厚度。结果，导电层160可以在单元区域CA中具有基本上平坦的上表面和下表面。另一方面，在第二***电路区域PA2中，导电层160的上表面和下表面可以在凹入部分D之上凹入，并且可以在第二接触插塞150B之上凸出。导电层160可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。
参照图1、图7A和图7B，通过使用具有在第二方向上延伸的线形的掩模图案(未示出)作为刻蚀阻挡物，可以刻蚀导电层160和初始第一存储单元130，并且因此可以形成第二线路160A和第一存储单元130A。
第二线路160A可以具有在平面视图中在第二方向上延伸的线形，并且可以与在第二方向上排列的两个单元区域CA以及它们之间的第二***电路区域PA2交叉。第二线路160A可以连接到相应的第二接触插塞150B。由于导电层160沿下轮廓形成，因此单元区域CA中的第二线路160A的上表面和下表面可以是基本上平坦的，而第二***电路区域PA2中的第二线路160A的上表面和下表面在凹入部分D之上凹入并且在第二接触插塞150B之上凸出。
第一存储单元130A可以在平面视图中具有岛形，同时位于第一线路120和第二线路160A的每个相交处。由于第一线路120和第二线路160A仅在单元区域CA中相交，因此第一存储单元130A可以仅在单元区域CA中沿第一方向和第二方向排列成矩阵形式。第一存储单元130A在第一方向上的两侧可以与第二线路160A的两侧对准，并且第一存储单元130A在第二方向上的两侧可以与第一线路120的两侧对准。第一存储单元130A可以包括下电极131A、选择元件133A、中间电极135A、可变电阻元件137A和上电极139A的堆叠结构。
结果，可以形成具有其中第一存储单元130A位于第一线路120和第二线路160A的相交处的交叉点结构的第一堆叠ST1。
参照图1、图8A和图8B，可以形成填充第二线路160A之间和第一存储单元130A之间的空间的第三层间绝缘层170。通过形成具有足以填充第二线路160A之间和第一存储单元130A之间的空间的厚度的绝缘材料、并且随后执行平坦化工艺直到第二线路160A的上表面露出，可以形成第三层间绝缘层170。第三层间绝缘层170可以包括各种绝缘材料，诸如硅氧化物、硅氮化物或者它们的组合。
此时，第二线路160A的上表面在单元区域CA中可以是基本上平坦的，但是在第二***电路区域PA2中可以具有不规则。具体地，在第二***电路区域PA2中，第二线路160A的上表面可以在凹入部分D之上凹入而具有比单元区域CA中的第二线路160A的上表面的高度低的高度。此外，在第二***电路区域PA2中，第二线路160A的上表面可以在第二接触插塞150B之上凸出而具有比单元区域CA中的第二线路160A的上表面的高度高的高度。由于第三层间绝缘层170的上表面被定位在与单元区域CA中的第二线路160A的上表面相同的高度处，因此第三层间绝缘层170可以嵌入在第二***电路区域PA2中的第二线路160A中形成的凹入部分中。此外，第三层间绝缘层170的上表面的高度可以等于或低于第二接触插塞150B的上表面的高度。
结果，除了位于第二接触插塞150B之上的部分之外，图8A和图8B的结构可以在单元区域CA和第二***电路区域PA2中提供基本上平坦的上表面。此外，在另一实施方式中，当第二接触插塞150B的上表面的高度与初始第一存储单元130的高度基本上相同时，图8A和图8B的结构可以提供遍及单元区域CA和第二***电路区域PA2的基本上平坦的上表面。
参照图1、图9A和图9B，可以在图8A和图8B的结构之上形成第三线路260和初始第二存储单元230。在平面视图中，第三线路260和初始第二存储单元230可以具有在第二方向上延伸的线形，并且可以与在第二方向上排列的两个单元区域CA和它们之间的第二***电路区域PA2交叉。此外，在平面视图中，第三线路260和初始第二存储单元230可以以一对一的对应关系与第二线路160A交叠并且对应。
在单元区域CA中，第三线路260的下表面可以接触第二线路160A的上表面。此外，在第二***电路区域PA2中，第三线路260的下表面的定位在第二接触插塞150B之上的部分可以接触第二线路160A的上表面。另一方面，第二***电路区域PA2中的第三线路260的剩余的下表面，即第三线路260的位于凹入部分D之上的部分，可以与第二线路160A的上表面隔开。这是因为第三层间绝缘层170被置于第二线路160A的具有凹入部分D之上的凹入的上表面的部分和第三线路260之间。第三线路260的下表面可以具有与图8A和图8B的结构提供的上表面相同的轮廓。也就是说，第三线路260的下表面除了被定位在第二接触插塞150B之上的部分之外在单元区域CA和第二***电路区域PA2中可以是基本上平坦的。替选地，第三线路260的下表面在单元区域CA和第二***电路区域PA2中可以是基本上平坦的。
第三线路260的上表面可以是基本上平坦的，这有助于后续工艺。当第三线路260的下表面平坦时，第三线路260可以通过具有基本上均匀的厚度而具有基本上平坦的上表面。然而，当第三线路260的下表面不平坦时，可以额外执行平坦化工艺以使第三线路260具有平坦的上表面，这将在后面的工艺中被更详细地描述。
通过沉积用于形成第三线路260的导电层和用于形成初始第二存储单元230的材料层、并且随后使用具有在第二方向上延伸的线形的掩模图案作为刻蚀阻挡物来刻蚀该导电层和该材料层，可以形成如上文所述的第三线路260和初始第二存储单元230。第三线路260可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。当沉积用于形成第三线路260的导电层时，该导电层可以沿下轮廓形成而具有不平坦的上表面。换言之，当下轮廓具有不规则形状时，该形状反映在下轮廓之上形成的层的上表面上。在该情况下，在沉积用于形成第三线路260的导电层之后并且在沉积用于形成初始第二存储单元230的材料层之前，可以对导电层额外执行平坦化工艺。
由于第三线路260与第二线路160A交叠和接触，因此第二线路160A和第三线路260可以用作单个线路。也就是说，第二线路160A和第三线路260可以用于向第一堆叠ST1的第一存储单元130A的一端以及向下文将描述的第二堆叠的第二存储单元(参见图11A和图11B中的ST2和230A)的一端传输电压或电流。也就是说，第二线路160A和第三线路260可以用作第一堆叠ST1和第二堆叠ST2的公共线路。
线形的初始第二存储单元230可以在后续工艺中被图案化以转变为岛形的第二存储单元(参见图1的230A)。初始第二存储单元230可以具有多层结构。作为一个示例，初始第二存储单元230可以具有与初始第一存储单元130基本上相同的结构。也就是说，在初始第二存储单元230中，可以从底部到顶部顺次堆叠下电极层231、选择元件层233、中间电极层235、可变电阻层237和上电极层239。然而，本公开内容不限于该实施方式。在另一实施方式中，初始第二存储单元230可以具有与初始第一存储单元130对称的结构，第二线路160A和第三线路260置于它们之间。也就是说，在初始第二存储单元230中，可以从顶部到底部顺次堆叠下电极层231、选择元件层233、中间电极层235、可变电阻层237和上电极层239。
随后，可以形成填充在第三线路260之间和初始第二存储单元230之间的第四层间绝缘层270。通过沉积具有足以填充第三线路260之间和初始第二存储单元230之间的空间的厚度的绝缘材料、并且随后执行平坦化工艺以使初始第二存储单元230的上表面露出，可以形成第四层间绝缘层270。
参照图1、图10A和图10B，可以在图9A和图9B的结构之上形成用于形成第四线路的导电层220。导电层220可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)和钽(Ta)的金属，诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物，或者它们的组合。
参照图1、图11A和图11B，通过使用具有在第一方向上延伸的线形的掩模图案(未示出)作为刻蚀阻挡物来刻蚀导电层220和初始第二存储单元230，可以形成第四线路220A和第二存储单元230A。
第四线路220A可以具有在第一方向上延伸的线形，并且在平面视图中与在第一方向上排列的两个单元区域CA和它们之间的第一***电路区域PA1交叉。第四线路220A可以在平面视图中分别与第一线路120交叠。
第二存储单元230A可以具有岛形，并且可以在平面视图中被定位在第三线路260和第四线路220A的每个相交处。再者，第二存储单元230A可以在平面视图中分别与第一存储单元130A交叠。因此，第二存储单元230A可以仅在单元区域CA中沿第一方向和第二方向排列成矩阵形式。第二存储单元230A在第一方向上的两侧可以与第三线路260的两侧对准，并且第二存储单元230A在第二方向上的两侧可以与第四线路220A的两侧对准。第二存储单元230A可以包括下电极231A、选择元件233A、中间电极235A、可变电阻元件237A和上电极239A的堆叠结构。
因此，可以形成具有其中第二存储单元230A位于第三线路260和第四线路220A的相交处的交叉点结构的第二堆叠ST2。
通过上述工艺可以制造本实施方式的半导体存储器。
回来参照图1、图11A和图11B，本实施方式的半导体存储器可以包括：衬底100，其包括单元区域CA、第一***电路区域PA1和第二***电路区域PA2；第一线路120，其设置在衬底100之上并且在第一方向上延伸穿越单元区域CA和第一***电路区域PA1；第二线路160A，其设置在第一线路120之上以与第一线路120隔开并且在第二方向上延伸穿越单元区域CA和第二***电路区域PA2；第一存储单元130A，其定位在其中第一线路120和第二线路160A彼此相交的单元区域CA中的第一线路120和第二线路160A之间的相交处；第三线路260，其设置在第二线路160A之上并且分别与第二线路160A交叠；第四线路220A，其设置在第三线路260之上以与第三线路260隔开并且分别与第一线路120交叠；以及第二存储单元230A，其定位在其中第三线路260和第四线路220A彼此相交的单元区域CA中的第三线路260和第四线路220A之间的相交处。第一线路120可以通过设置在第一***电路区域PA1中并且连接到第一线路120的第一接触插塞110连接到第一线路120下面的衬底100的一部分。此外，第二线路160A可以通过设置在第二***电路区域PA2中并且连接到第二线路160A的第二接触插塞150B连接到第二线路160A下面的衬底100的一部分。
第二线路160A可以沿下轮廓形成。也就是说，第二线路160A可以接触单元区域CA中的第一存储单元130A和第二层间绝缘层图案140A的上表面，并且可以接触第二***电路区域PA2中的第二层间绝缘层图案140A和第二接触插塞150B的上表面。这里，在第二线路160A下面，单元区域CA中的第一存储单元130A和第二层间绝缘层图案140A的上表面可以是基本上平坦的，而第二***电路区域PA2中的第二层间绝缘层图案140A的上表面可以具有低于平坦部分的凹入部分D。第二接触插塞150B的上表面的高度可以等于或高于单元区域CA中的第二层间绝缘层图案140A和第一存储单元130A的上表面的高度。因此，第二线路160A的下表面和/或上表面在单元区域CA中可以是基本上平坦的，而第二线路160A的上表面在第二***电路区域PA2中在第二层间绝缘层图案140A之上可以是凹入的，并且可以在第二***电路区域PA2中在第二接触插塞150B之上凸出。
第三线路260的定位在单元区域CA和第二接触插塞150B之上的部分可以接触第二线路160A的上表面。另一方面，第三线路260的剩余部分，即定位在第二***电路区域PA2中的在第二接触插塞150B和单元区域CA之间的第二层间绝缘层图案140A之上的部分，可以与第二线路160A的上表面隔开。第三层间绝缘层170可以埋入在第三线路260和第二线路160A之间的空间中以防止第三线路260降低。在本实施方式中，第二接触插塞150B和单元区域CA之间的第三线路260的整个部分可以与第二线路160A隔开。然而，在另一实施方式中，第二接触插塞150B和单元区域CA之间的第三线路260的仅一部分可以与第二线路160A隔开。
第二线路160A和第三线路260可以是第一堆叠ST1和第二堆叠ST2的公共线路。例如，当第一线路120和第四线路220A用作字线时，第二线路160A和第三线路260可以用作公共位线。相反，当第一线路120和第四线路220A用作位线时，第二线路160A和第三线路260可以用作公共字线。
如上文所述的半导体存储器及其制造方法可以具有如下优点。
首先，由于单元区域CA和第二***电路区域PA2之间的图案密度的差异可能出现第二***电路区域PA2中的凹陷现象。如果在该状态下形成第二线路160A和第三线路260，则第二线路160A和第三线路260在第二***电路区域PA2中可以彼此隔开。然而，在本实施方式中，通过增大第二接触插塞150B的高度，第二线路160A和第三线路260的设置在第二***电路区域PA2的第二接触插塞150B之上的部分可以彼此接触。在该情况下，由于第二线路160A和第三线路260的薄层电阻降低，并且通过第二线路160A和第三线路260的电流递送平滑，因此可以改善半导体存储器的操作特性。
此外，通过使用如上文所述的增大第二接触插塞150B的高度的方法，可以促进第二***电路区域PA2中的第二线路160A和第三线路260之间的接触。如果执行关于第二线路160A的附加的抛光工艺以提供第二***电路区域PA2中的第二线路160A和第三线路260之间的接触，则工艺时间/成本会增大，并且第二线路160A的高度会降低，这可能引起第二线路160A和第三线路260的电阻的增大。
总之，通过根据本实施方式的半导体存储器及其制造方法，可以改善半导体存储器的操作特性并且简化半导体存储器的制造工艺。
图12至图15是示出根据本公开内容的另一实施方式的半导体存储器及其制造方法的视图。图12至图15是基于沿图1的线A-A'截取的剖面而示出的。在下文中，描述将集中于与上述实施方式的差异。此外，与上述实施方式基本上相同的部件由相同的附图标记表示。
首先，可以执行图2A和图2B的工艺。结果，可以在衬底100之上形成第一层间绝缘层105，并且可以在第一层间绝缘层105之上形成其中第一线路120和初始第一存储单元130堆叠的结构。
随后，可以在单元区域CA中形成填充在第一线路120和初始第一存储单元130的堆叠结构之间的单元绝缘层142。单元绝缘层142可以由具有低热导率的材料(即低K材料)形成。当在第一存储单元130A的操作期间生成或使用热时，例如当可变电阻层137包括相变材料时，单元绝缘层142可以防止热损耗或者传输到相邻的第一存储单元130A。当热损耗增大时，可能需要第一存储单元130A的操作期间的更多的热以提供相变。此外，当传输到相邻的第一存储单元130A的热增大时，相邻的第一存储单元130A中存储的数据，即相邻的第一存储单元130A的相，可能意外地改变。因此，低K材料可以用作单元绝缘层142。单元绝缘层142的热导率可以低于第一层间绝缘层105或者下文将描述的***电路绝缘层(参见图13的144)的热导率。作为一个示例，单元绝缘层142可以具有低于硅氧化物的热导率。此外，作为一个示例，单元绝缘层142可以包括含有硅和碳的绝缘材料，例如SiOC、SiOCH、SiOCHN、SiC、SiCON或SiCN。该绝缘材料可以是在后续工艺中被固化的可流动材料。
单元绝缘层142可以通过如下工艺形成。首先，可以在第一层间绝缘层105之上将绝缘材料形成至足以覆盖第一线路120和初始第一存储单元130的堆叠结构的厚度，并且随后可以执行平坦化工艺，诸如化学机械抛光(CMP)。在本实施方式中，可以执行平坦化工艺以使初始第一存储单元130的上表面露出。随后，可以使用覆盖单元区域CA并且开放第一***电路区域PA1和第二***电路区域PA2的掩模(未示出)来去除第一***电路区域PA1和第二***电路区域PA2的绝缘材料。结果，可以仅在单元区域CA中形成填充在第一线路120之间和初始第一存储单元130之间的单元绝缘层142。
由于用作单元绝缘层142的低K材料因其高吸湿性而易于损耗，并且固化期间的高收缩度引起应力，因此可以执行以上去除第一***电路区域PA1和第二***电路区域PA2的单元绝缘层142的工艺。因此，单元绝缘层142可以仅存在于用于改善操作特性的单元区域CA中，而在其他区域中可以被去除。
参照图13，可以将***电路绝缘层144形成至足以填充第一***电路区域PA1和第二***电路区域PA2的厚度。***电路绝缘层144可被形成为具有覆盖单元绝缘层142的厚度。***电路绝缘层144可以包括各种绝缘材料，诸如硅氧化物、硅氮化物或者它们的组合。特别地，***电路绝缘层144可以由具有高于单元绝缘层142的热导率的绝缘材料形成。
随后，在第二***电路区域PA2中，可以形成穿透***电路绝缘层144和第一层间绝缘层105的接触孔145以使衬底100的一部分露出，并且随后可以形成具有足以填充接触孔145的厚度的导电层150。
参照图14，通过对导电层150执行平坦化工艺，使得***电路绝缘层144的上表面露出，可以形成埋入在接触孔145中的初始第二接触插塞150A。
参照图15，可以对***电路绝缘层144执行平坦化工艺。可以执行该平坦化工艺，使得初始第一存储单元130的上表面露出。结果，***电路绝缘层144可被从单元区域CA去除，并且可以仅保留在第一***电路区域PA1和第二***电路区域PA2中。
在单元区域CA中，单元绝缘层142的上表面可以位于等于或者类似于初始第一存储单元130的上表面的高度的高度处。另一方面，在第二***电路区域PA2中，***电路绝缘层144的上表面可以凹入以形成凹入部分D。当执行***电路绝缘层144的平坦化工艺时，可以获得具有位于与初始第二接触插塞150A的上表面相同的高度或者略微低于初始第二接触插塞150A的上表面的高度处的上表面的第二接触插塞150B
由于后续工艺可以与上述实施方式基本上相同，因此将省略其详细描述。尽管没有示出，但是具有与单元绝缘层142基本上相同的低热导率的材料可以在第二堆叠(参见图11A和图11B中的ST2)的单元区域CA中形成。
基于所公开的技术的以上和其他存储器电路或者半导体器件可以用在广泛的器件或***中。图16至图19提供了能够实现本文公开的存储器电路的器件或***的一些示例。
图16是实现基于所公开的技术的存储器电路的微处理器的配置示图的示例。
参照图16，微处理器1000可以执行用于控制和调节从各种外部装置接收数据、处理数据和将处理结果输出到外部装置的一系列处理的任务。微处理器1000可以包括存储部1010、运算部1020、控制部1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储部1010是微处理器1000中存储数据的部件，作为处理器寄存器、或寄存器等。存储部1010可以包括各种寄存器，诸如数据寄存器、地址寄存器、和浮点寄存器等。存储部1010可以执行临时存储要被运算部1020执行运算的数据、执行运算的结果数据以及其中存储用于执行运算的数据的地址的功能。
存储部1010可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储部1010可以包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；接触插塞，其设置在第二***电路区域中并且具有耦接到第二线路的上表面；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第三线路的位于单元区域中的第一部分以及第三线路的位于接触插塞之上的第二部分接触第二线路，并且第三线路的剩余部分的至少部分与第二线路隔开。藉此，在存储部1010中，可以改善操作特性和制造工艺。因此，可以改善微处理器1000的操作特性。
运算部1020可以根据控制部1030对命令解码的结果执行四则算术运算或逻辑运算。运算部1020可以包括至少一个算术逻辑单元(ALU)等。
控制部1030可以从存储部1010、运算部1020和微处理器1000的外部装置接收信号，执行提取、命令解码以及微处理器1000的信号输入和输出的控制，并且执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外包括缓存(cache)存储部1040，其可以临时存储要从不同于存储部1010的外部装置输入或者要输出到外部装置的数据。在该情况下，缓存存储部1040可以通过总线接口1050与存储部1010、运算部1020和控制部1030交换数据。
图17是实现基于所公开的技术的存储器电路的处理器的配置示图的示例。
参照图17，处理器1100可以通过包括不用于上述微处理器1000的功能的各种功能来改善性能和实现多功能。处理器1100可以包括用作微处理器的核心部1110、用于临时存储数据的缓存存储部1120和用于在内部装置和外部装置之间传输数据的总线接口1130。处理器1100可以包括各种芯片上***(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心部1110是执行从外部装置输入的数据的算术逻辑运算的部件，并且可以包括存储部1111、运算部1112和控制部1113。存储部1111、运算部1112和控制部1113可以与存储部1010、运算部1020和控制部1030基本上相同。
缓存存储部1120是临时存储数据以补偿以高速操作的核心部1110和以低速操作的外部装置之间的数据处理速度的差异的部件。缓存存储部1120可以包括初级存储区1121和二级存储区1122。此外，缓存存储部1120可以在需要高存储容量的情况下包括三级存储区1123。作为偶发需求，缓存存储部1120可以包括数目增加的存储区。即是说，缓存存储部1120中包括的存储区的数目可以根据设计改变。初级存储区1121、二级存储区1122和三级存储区1123存储和辨别数据的速度可以相同或不同。在各个初级存储区1121、二级存储区1122和三级存储区1123的速度不同的情况下，初级存储区1121的速度可以最大。缓存存储部1120的初级存储区1121、二级存储区1122和三级存储区1123中的至少一个存储区可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，缓存存储部1120可以包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；接触插塞，其设置在第二***电路区域中并且具有耦接到第二线路的上表面；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第三线路的位于单元区域中的第一部分以及第三线路的位于接触插塞之上的第二部分接触第二线路，并且第三线路的剩余部分的至少部分与第二线路隔开。藉此，在缓存存储部1120中可以改善操作特性和制造工艺。因此，可以改善处理器1100的操作特性。
尽管在该实施方式中示出了所有初级存储区1121、二级存储区1122和三级存储区1123均配置在缓存存储部1120内部，但是缓存存储部1120的初级存储区1121、二级存储区1122和三级存储区1123中的至少一个可以配置在核心部1110外部，并且可以补偿核心部1110和外部装置之间的数据处理速度的差异。
总线接口1130是连接核心部1110、缓存存储部1120和外部装置并且允许高效地传送数据的部件。
根据本实施方式的处理器1100可以包括多个核心部1110，并且多个核心部1110可以共享缓存存储部1120。多个核心部1110和缓存存储部1120可以直接连接或者通过总线接口1130连接。多个核心部1110可以按照与核心部1110的上述配置相同的方式配置。每个核心部1110中的存储区可被配置成通过总线接口1130而与核心部110外部的存储区共享。
根据本实施方式的处理器1100还可以包括存储数据的嵌入存储部1140、能够以有线方式或无线方式向外部装置传送数据和从外部装置接收数据的通信模块部1150、驱动外部存储器件的存储器控制部1160、以及处理在处理器1100中处理的数据或者从外部输入装置输入的数据并且将经处理的数据输出到外部接口装置等的媒体处理部1170。此外，处理器1100可以包括多个各种模块和器件。在该情况下，所添加的多个模块可以通过总线接口1130与核心部1110和缓存存储部1120交换数据以及彼此交换数据。
嵌入存储部1140不仅可以包括易失性存储器，而且可以包括非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)和具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括只读存储器(ROM)、NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块部1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块或者此二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、诸如通过传送线路发送和接收数据的各种器件的电力线通信(PLC)等。无线网络模块可以包括红外数据协会(IrDA)。码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、ZigBee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、以及诸如通过传送线路发送和接收数据的各种器件的超宽带(UWB)等。
存储器控制部1160管理和处理在处理器1100和根据不同的通信标准操作的外部存储器件之间传送的数据。存储器控制部1160可以包括各种存储器控制器，例如可以控制集成设备电子器件(IDE)、串行高级技术附连(SATA)、小型计算机***接口(SCSI)、独立硬盘冗余阵列(RAID)、固态硬盘(SSD)、外部SATA(eSATA)、个人计算机存储器卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、存储器棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入MMC(eMMC)、以及紧凑闪速(CF)卡等的器件。
媒体处理部1170可以处理在处理器1100中处理的数据或者以图像、语音的形式或者其他形式从外部输入装置输入的数据，并且将数据输出到外部接口装置。媒体处理部1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高分辨率音频装置(HD音频)、以及高分辨率多媒体接口(HDMI)控制器等。
图18是实现基于所公开的技术的存储器电路的***的配置示图的示例。
参照图18，作为用于处理数据的设备的***1200可以执行输入、处理、输出、通信、存储等以执行一系列数据操纵。***1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的***1200可以是使用处理器操作的各种电子***，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、摄像装置、全球定位***(GPS)、视频相机、录音机、远程信息处理装置、音频视觉(AV)***、以及智能电视等。
处理器1210可以对输入命令解码并且处理关于***1200中存储的数据的运算、比较等，并且控制这些运算。处理器1210可以与上述微处理器1000或上述处理器1100基本上相同。
主存储器件1220是在执行程序时能够临时存储、调用和执行来自辅助存储器件1230的程序代码或者数据，并且即使在供电被切断时仍能够保存所记忆的内容的存储器件。辅助存储器件1230是用于存储程序代码或数据的存储器件。在辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以存储更大量的数据。主存储器件1220或辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220或辅助存储器件1230可以包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；接触插塞，其设置在第二***电路区域中并且具有耦接到第二线路的上表面；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第三线路的位于单元区域中的第一部分以及第三线路的位于接触插塞之上的第二部分接触第二线路，并且第三线路的剩余部分的至少部分与第二线路隔开。藉此，在主存储器件1220或辅助存储器件1230中可以改善操作特性和制造工艺。因此，可以改善***1200的操作特性。
再者，除了包括上述半导体器件之外或者在不包括上述半导体器件的情况下，主存储器件1220或辅助存储器件1230还可以包括存储***(参见图19的附图标记1300)。
接口器件1240可以执行本实施方式的***1200和外部装置之间的命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口器件(HID)、通信装置等。通信装置可以与上述通信模块部1150基本上相同。
图19是实现基于所公开的技术的存储器电路的存储***的配置示图的示例。
参照图19，存储***1300可以包括作为用于存储数据的部件的具有非易失特性的存储器1310、控制存储器1310的控制器1320、用于与外部装置连接的接口1330、以及用于临时存储数据以高效地在接口1330和存储器1310之间传输数据的缓冲存储器1340。存储***1300可以简单地意指用于存储数据的存储器，并且还可以意指用于长期保存所存储的数据的数据存储器件。存储***1300可以是诸如固态硬盘(SSD)等的硬盘类型，以及诸如通用串行总线存储器(USB存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)卡、存储器棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入MMC(eMMC)、以及紧凑闪速(CF)卡等的卡类型。
存储器1310或缓冲存储器1340可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1310或缓冲存储器1340可以包括：衬底，其包括单元区域、在第一方向上设置在单元区域的第一侧的第一***电路区域和在与第一方向交叉的第二方向上设置在单元区域的第二侧的第二***电路区域；多个第一线路，其设置在衬底之上并且在第一方向上延伸穿越单元区域和第一***电路区域；多个第二线路，其设置在第一线路之上并且在第二方向上延伸穿越单元区域和第二***电路区域；接触插塞，其设置在第二***电路区域中并且具有耦接到第二线路的上表面；多个第三线路，其设置在第二线路之上并且分别与第二线路交叠；多个第四线路，其设置在第三线路之上并且分别与第一线路交叠；多个第一存储单元，其设置在单元区域中并且位于第一线路和第二线路的相交处在第一线路和第二线路之间；以及多个第二存储单元，其设置在单元区域中并且位于第三线路和第四线路的相交处在第三线路和第四线路之间，其中第三线路的位于单元区域中的第一部分以及第三线路的位于接触插塞之上的第二部分接触第二线路，并且第三线路的剩余部分的至少部分与第二线路隔开。藉此，在存储器1310或缓冲存储器1340中，可以改善操作特性和制造工艺。因此，可以改善存储***1300的操作特性。
除了包括上述半导体器件之外或者在不包括上述半导体器件的情况下，存储器1310或缓冲存储器1340还可以包括诸如非易失性存储器或易失性存储器的各种存储器。
控制器1320可以控制存储器1310和接口1330之间的数据交换。为此，控制器1320可以包括用于执行处理通过接口1330从存储***1300的外部输入的命令的操作等的处理器1321。
接口1330执行存储***1300和外部装置之间的命令和数据交换。在存储***1300是卡类型或硬盘类型的情况下，接口1330可以与具有卡类型或硬盘类型的器件中使用的接口兼容，或者可以与上述器件的相似的器件中使用的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。
基于本文中公开的存储器件的图16至图19中的电子器件或***的以上示例中的特征可以在各种装置、***或应用中实现。一些示例包括移动电话或其他便携式通信装置、平板计算机、笔记型或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字摄像装置、具有或不具有无线通信能力的腕表或其他可穿戴装置。
尽管本专利文件包含许多细节，但是这些细节不应被解释为对任何发明范围或者要求保护的范围的限制，而是相反应被解释为特定于具体发明的具体实施方式的特征的描述。在本专利文件中在分立的实施方式的背景下描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的背景下描述的各种特征也可以分立地在多个实施方式中实现或者以任何适当的子组合实现。此外，尽管在上文中特征可被描述为以某些组合起作用，甚至在最初时也是如此要求权利的，但是来自要求保护的组合的一个或更多个特征在一些情况下可以从该组合脱离，并且要求保护的组合可被描述为子组合或者子组合的变型。
相似地，尽管在附图中以特定顺序示出了操作，但是这不应被理解为需要以所示出的特定顺序或者以顺次的顺序来执行这些操作，或者需要执行所有所示出的操作，以实现所期望的结果。此外，本专利文件中描述的实施方式中的各种***部件的分划不应被理解为在所有的实施方式中都需要这样的分划。
仅描述了若干实施方式和示例。基于本专利文件中描述和示出的内容可以获得其他实施方式、增强方案和变型方案。

Claims (33)

1.一种电子器件，包括半导体存储器，所述半导体存储器包括：
衬底，其包括单元区域、在第一方向上设置在所述单元区域的第一侧的第一***电路区域和在与所述第一方向交叉的第二方向上设置在所述单元区域的第二侧的第二***电路区域；
多个第一线路，其设置在所述衬底之上并且在所述第一方向上延伸穿越所述单元区域和所述第一***电路区域；
多个第二线路，其设置在所述第一线路之上并且在所述第二方向上延伸穿越所述单元区域和所述第二***电路区域；
接触插塞，其设置在所述第二***电路区域中并且具有耦接到所述第二线路的上表面；
多个第三线路，其设置在所述第二线路之上并且分别与所述第二线路交叠；
多个第四线路，其设置在所述第三线路之上并且分别与所述第一线路交叠；
多个第一存储单元，其设置在所述单元区域中并且位于所述第一线路和所述第二线路的相交处在所述第一线路和所述第二线路之间；以及
多个第二存储单元，其设置在所述单元区域中并且位于所述第三线路和所述第四线路的相交处在所述第三线路和所述第四线路之间，
其中，所述第三线路的位于所述单元区域中的第一部分以及所述第三线路的位于所述接触插塞之上的第二部分接触所述第二线路，以及
所述第三线路的剩余部分的至少部分与所述第二线路隔开。
2.如权利要求1所述的电子器件，其中，所述第二线路与所述第三线路的剩余部分的所述至少部分之间的空间填充有绝缘材料。
3.如权利要求1所述的电子器件，其中，所述接触插塞的上表面的高度等于或高于所述第一存储单元的上表面的高度。
4.如权利要求3所述的电子器件，其中，所述半导体存储器还包括：
层间绝缘层，其设置在所述第二线路之下，以及
其中，所述层间绝缘层的在所述第二***电路区域中的部分包括凹入部分，所述凹入部分低于所述第一存储单元的上表面和所述接触插塞的上表面。
5.如权利要求4所述的电子器件，其中，所述单元区域中的所述层间绝缘层具有与所述第一存储单元的上表面实质上共面的上表面。
6.如权利要求4所述的电子器件，其中，所述凹入部分的高度随着距所述单元区域的距离在第一距离上增大而减小并且随着距所述单元区域的距离在第二距离上增大而增大。
7.如权利要求4所述的电子器件，其中，所述第二线路沿所述第一存储单元的上表面、所述接触插塞的上表面和所述层间绝缘层的上表面形成。
8.如权利要求7所述的电子器件，其中，所述第二线路在所述凹入部分之上具有凹入的下表面和凹入的上表面。
9.如权利要求8所述的电子器件，其中，所述半导体存储器还包括：
绝缘材料，其设置在所述第二线路的凹入的上表面之上，所述绝缘材料具有高度与所述单元区域中的所述第二线路的上表面实质上相同的上表面。
10.如权利要求9所述的电子器件，其中，所述第三线路的下表面接触所述单元区域中的所述第二线路的上表面、所述绝缘材料的上表面和所述接触插塞之上的所述第二线路的上表面。
11.如权利要求1所述的电子器件，其中，除了所述第三线路的剩余部分的所述至少部分之外，所述第三线路具有平坦的下表面。
12.如权利要求1所述的电子器件，其中，所述第三线路在所述单元区域和所述第二***电路区域中具有平坦的下表面。
13.如权利要求1所述的电子器件，其中，所述第三线路在所述单元区域和所述第二***电路区域中具有平坦的上表面。
14.如权利要求4所述的电子器件，其中，所述层间绝缘层包括：
单元绝缘层，其填充在所述单元区域中的所述第一存储单元之间；以及
***电路绝缘层，其填充在所述第二***电路区域中，
其中，所述单元绝缘层的热导率低于所述***电路绝缘层的热导率。
15.如权利要求14所述的电子器件，其中，所述第一存储单元包括相变材料。
16.如权利要求1所述的电子器件，还包括微处理器，所述微处理器包括：
控制部，其被配置成从所述微处理器外部接收包括命令的信号，以及执行所述命令的提取、解码或者控制所述微处理器的信号的输入或输出；
运算部，其被配置成基于所述控制部对所述命令解码的结果来执行运算；以及
存储部，其被配置成存储：用于执行所述运算的数据、与执行所述运算的结果对应的数据、或者被执行所述运算的数据的地址，
其中，所述半导体存储器是所述微处理器中的存储部的部分。
17.如权利要求1所述的电子器件，还包括处理器，所述处理器包括：
核心部，其被配置成：基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令对应的操作；
缓存存储部，其被配置成存储：用于执行所述操作的数据、与执行所述操作的结果对应的数据、或者被执行所述操作的数据的地址；以及
总线接口，其连接在所述核心部和所述缓存存储部之间，并且被配置成在所述核心部和所述缓存存储部之间传送数据，
其中，所述半导体存储器是所述处理器中的缓存存储部的部分。
18.如权利要求1所述的电子器件，还包括处理***，所述处理***包括：
处理器，其被配置成对所述处理器接收到的命令解码以及基于对所述命令解码的结果来控制对信息的操作；
辅助存储器件，其被配置成存储用于对所述命令解码的程序和所述信息；
主存储器件，其被配置成从所述辅助存储器件调用和存储所述程序和所述信息，使得所述处理器在执行所述程序时使用所述程序和所述信息执行所述操作；以及
接口器件，其被配置成执行所述处理器、所述辅助存储器件和所述主存储器件中的至少一种与外部之间的通信，
其中，所述半导体存储器是所述处理***中的所述辅助存储器件或所述主存储器件的部分。
19.如权利要求1所述的电子器件，还包括存储***，所述存储***包括：
存储器，其被配置成存储数据并且不管供电与否都保持所存储的数据；
存储器控制器，其被配置成根据从外部输入的命令而控制向所述存储器的数据输入和从所述存储器的数据输出；
缓冲存储器，其被配置成缓冲在所述存储器和外部之间交换的数据；以及
接口，其被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一种与外部之间的通信，
其中，所述半导体存储器是所述存储***中的所述存储器或所述缓冲存储器的部分。
20.一种电子器件，包括半导体存储器，所述半导体存储器包括：
衬底，其包括单元区域、在第一方向上设置在所述单元区域的第一侧的第一***电路区域和在与所述第一方向交叉的第二方向上设置在所述单元区域的第二侧的第二***电路区域；
多个第一线路，其设置在所述衬底之上并且在所述第一方向上延伸穿越所述单元区域和所述第一***电路区域；
多个第二线路，其设置在所述第一线路之上并且在所述第二方向上延伸穿越所述单元区域和所述第二***电路区域；
多个第三线路，其设置在所述第二线路之上并且分别与所述第二线路交叠，所述第三线路局部地接触所述第二***电路区域中的所述第二线路；
多个第四线路，其设置在所述第三线路之上并且分别与所述第一线路交叠；
多个第一存储单元，其设置在所述单元区域中并且位于所述第一线路和所述第二线路的相交处在所述第一线路和所述第二线路之间；以及
多个第二存储单元，其设置在所述单元区域中并且位于所述第三线路和所述第四线路的相交处在所述第三线路和所述第四线路之间，
其中，所述第二线路的上表面和下表面在所述第二***电路区域中均包括凸出部分和凹入部分，并且所述第三线路接触所述第二线路的上表面的凸出部分。
21.一种用于制造包括半导体存储器的电子器件的方法，所述方法包括：
提供衬底，所述衬底包括单元区域、在第一方向上设置在所述单元区域的第一侧的第一***电路区域和在与所述第一方向交叉的第二方向上设置在所述单元区域的第二侧的第二***电路区域；
在所述衬底之上形成多个堆叠结构，所述堆叠结构在所述第一方向上延伸穿越所述第一区域和所述第一***电路区域，每个堆叠结构包括第一线路和初始第一存储单元；
形成填充在所述堆叠结构之间的层间绝缘层和穿过所述第二***电路区域中的所述层间绝缘层的接触插塞，所述第二***电路区域中的所述层间绝缘层具有凹入部分，所述凹入部分的上表面凹入而低于所述初始第一存储单元的上表面，并且所述接触插塞的上表面的高度等于或高于所述初始第一存储单元的上表面的高度；
形成多个第二线路，所述第二线路在所述第二方向上延伸穿越所述单元区域和所述第二***电路区域，并且在所述初始第一存储单元、所述层间绝缘层和所述接触插塞之上延伸，其中所述第二线路中的一个接触所述接触插塞的上表面；
通过刻蚀经由所述第二线路露出的所述初始第一存储单元来形成第一存储单元；以及
形成分别与所述第二线路交叠的多个第三线路，
其中，所述多个第三线路中的一个第三线路的位于所述单元区域中的第一部分和所述一个第三线路的位于所述接触插塞之上的第二部分接触所述第二线路，以及
所述一个第三线路的剩余部分的至少部分与所述第二线路隔开。
22.如权利要求21所述的方法，其中，形成所述层间绝缘层和所述接触插塞包括：
在所述衬底之上形成覆盖所述堆叠结构的绝缘层；
通过选择性地刻蚀所述绝缘层而形成接触孔，所述接触孔提供在其中形成所述接触插塞的空间；
在所述绝缘层之上形成导电层，所述导电层填充所述接触孔并且具有预定厚度；
通过对所述导电层执行第一平坦化工艺使得所述绝缘层露出来形成初始接触插塞；以及
通过对所述绝缘层执行第二平坦化工艺使得所述初始第一存储单元露出来形成所述接触插塞。
23.如权利要求22所述的方法，其中，所述初始接触插塞的上表面的高度高于所述初始第一存储单元的上表面的高度。
24.如权利要求21所述的方法，其中，所述第二线路沿所述初始第一存储单元的上表面、所述层间绝缘层的上表面和所述接触插塞的上表面形成。
25.如权利要求24所述的方法，其中，所述第二线路在所述凹入部分之上具有凹入的下表面和凹入的上表面。
26.如权利要求24所述的方法，其中，在形成所述第三线路之前，所述方法还包括：
形成覆盖所述第一存储单元和所述第二线路的绝缘层；以及
执行平坦化工艺以使所述单元区域中的所述第二线路的上表面露出。
27.如权利要求26所述的方法，其中，所述第三线路的形成被执行成使得所述第三线路的剩余部分的所述至少部分接触所述绝缘层的上表面。
28.如权利要求27所述的方法，其中，除了所述第三线路的剩余部分的所述至少部分之外，所述第三线路具有平坦的下表面。
29.如权利要求27所述的方法，其中，所述第三线路在所述单元区域和所述第二***电路区域中具有平坦的下表面。
30.如权利要求27所述的方法，其中，所述第三线路在所述单元区域和所述第二***电路区域中具有平坦的上表面。
31.如权利要求21所述的方法，其中，所述层间绝缘层包括在所述单元区域中的单元绝缘层以及在所述第二***电路区域中的***电路绝缘层，以及
所述单元绝缘层的热导率低于所述***电路绝缘层的热导率。
32.如权利要求31所述的方法，其中，所述第一存储单元包括相变材料。
33.如权利要求21所述的方法，还包括：
形成与每个所述第三线路交叠的初始第二存储单元；
形成与每个所述第一线路和所述初始第二存储单元交叠的第四线路；以及
通过刻蚀所述初始第二存储单元的经由所述第四线路露出的部分来形成第二存储单元。
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