CN109564544A - 可变页面大小架构 - Google Patents

可变页面大小架构 Download PDF

Info

Publication number
CN109564544A
CN109564544A CN201780047192.3A CN201780047192A CN109564544A CN 109564544 A CN109564544 A CN 109564544A CN 201780047192 A CN201780047192 A CN 201780047192A CN 109564544 A CN109564544 A CN 109564544A
Authority
CN
China
Prior art keywords
memory
size
page
section
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780047192.3A
Other languages
English (en)
Other versions
CN109564544B (zh
Inventor
科拉多·维拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN202410170299.9A priority Critical patent/CN117931687A/zh
Publication of CN109564544A publication Critical patent/CN109564544A/zh
Application granted granted Critical
Publication of CN109564544B publication Critical patent/CN109564544B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C2029/1804—Manipulation of word size
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Lock And Its Accessories (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Computer Security & Cryptography (AREA)

Abstract

本发明描述用于操作具有可变页面大小的存储器阵列的方法、***及装置。可动态地改变所述页面大小，且可并行地存取所述存储器阵列的多个行以形成所要页面大小。所述阵列的存储器库可含有多个存储器区段，且每一存储器区段可具有其自身的一组感测组件(例如，感测放大器)，所述组感测组件用以读取存储器单元或将所述存储器单元编程。因此，可并行地存取多个存储器区段以从多行存储器单元形成存储器页面。可基于所述页面大小而修改寻址方案。逻辑行地址可识别待并行存取的所述存储器区段。所述存储器区段还可被链接，且存取一个区段中的行可自动地存取第二存储器区段中的行。

Description

可变页面大小架构
交叉参考
本专利申请案主张对维拉(Villa)的2016年7月29日提出申请的标题为“可变页面大小架构”的第15/223,753号美国专利申请案的优先权，所述美国专利申请案让与本发明的受让人。
背景技术
以下内容大体来说涉及存储器装置，且更具体来说涉及具有可变页面大小架构的存储器装置。
存储器装置广泛用于在各种电子装置(例如计算机、无线通信装置、相机、数字显示器等等)中存储信息。信息是通过将存储器装置的不同状态编程而存储。举例来说，二进制装置具有两种状态，所述两种状态通常是由逻辑“1”或逻辑“0”来标示。在其它***中，可存储多于两种状态。为了存取所存储信息，电子装置可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置可将状态写入于存储器装置中或将所述状态编程。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电性RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器及其它存储器。存储器装置可为易失性的一或非易失性的。非易失性存储器(例如，快闪存储器)可存储数据达延长的时间周期，甚至在缺少外部电源的情况下也如此。易失性存储器装置(例如，DRAM)可随时间推移丢失其所存储状态，除非其通过外部电源而被周期性地刷新。举例来说，二进制存储器装置可包含充电式或放电式电容器。然而，充电式电容器可通过泄漏电流而随时间推移被放电，这导致所存储信息丢失。易失性存储器的特定特征可提供性能优点，例如较快读取或写入速度；而例如无需周期性刷新而存储数据的能力等非易失性存储器特征可为有利的。
一些非易失性的存储器装置可使用类似于易失性存储器的装置架构。与其它非易失性及易失性存储器装置相比，此些装置可具有经改善性能。由于信息通常是以多个二进制位(存储器单元)来表示，因此在读取或写入操作期间一次可存取许多存储器单元。此基于存储器页面的存取还可改善存储器阵列的性能。然而，如果存储器页面是大的，那么其可含有许多起初并不需要的位。存取那些未使用的存储器单元可浪费能量且可需要不必要组件，而此些不必要组件会占用裸片空间。
附图说明
本文中的揭示内容是指且包含以下各图：
图1图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性存储器阵列；
图2图解说明根据本发明的各种实施例的支持可变页面大小架构的存储器单元的实例性电路；
图3图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性存储器阵列；
图4图解说明根据本发明的各种实施例的支持可变页面大小架构的存储器阵列的实例性电路；
图5图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性存储器阵列的框图；
图6图解说明根据本发明的各种实施例的包含支持可变页面大小架构的存储器阵列的***；且
图7到11是图解说明根据本发明的各种实施例的用于操作存储器阵列的一或多种方法的流程图，所述存储器阵列具有可变页面大小架构。
具体实施方式
可通过存取存储器阵列的多个行而动态地改变所述存储器阵列的页面大小。存储器阵列可由多个存储器库构成，其中每一库含有数个存储器区段。每一存储器区段可具有存储器单元阵列及一组感测组件(例如，感测放大器)，所述组感测组件用以读取存储器单元或将存储器单元编程。为了打开存储器页面，可存取存储器区段内的行且可感测并缓冲所述行内的存储器单元的子组。由于每一存储器区段具有其自身的一组感测组件，因此可与存取存储器库的多个行并行地存取多个存储器区段，因此实现可变大小的页面大小。
可基于页面大小而修改寻址方案。存储器控制器可将逻辑行地址传递到存储器阵列以打开存储器页面。如果并行地存取多个存储器区段，那么逻辑行地址可识别所述存储器区段。在某实例中，存储器区段可被链接，且存取一个区段中的行可自动地存取第二存储器区段中的行。一旦打开存储器页面，存储器控制器就可发送列存取命令，所述列存取命令选择存储器页面的子组来发送到处理器。子组可具有固定长度，且因此列存取命令可随页面大小改变而变化。因此存储器控制器可基于页面大小而修改逻辑行地址及列地址。
本文中所描述的动态页面大小操作可提供若干个益处。举例来说，可因使用较少感测组件而减小裸片大小—即，一次仅读取一行内的存储器单元的子组或将一行内的存储器单元的子组编程。这还可在操作期间减少电力消耗。此外，如果期望提升性能(例如，用以存取存储器阵列中的所存储数据的总体时间)，那么可通过并行地存取多个存储器行而增大页面大小。
在一些实例中，可在将含有存储器阵列的装置通电之后即刻确定页面大小。在其它实例中，可通过接收命令而改变页面大小。举例来说，软件应用程序可基于各种因子而确定优选页面大小且然后指令存储器阵列使用此页面大小。
下文在存储器阵列的上下文中进一步描述上文所引入的本发明的特征。然后，针对支持可变页面大小及其操作的存储器阵列描述特定实例。通过与可变页面大小架构有关的设备图、***图及流程图进一步图解说明且参考与可变页面大小架构有关的设备图、***图及流程图描述本发明的这些特征及其它特征。本发明可涉及任何非易失性存储器。尽管参考铁电性电容器论述一些实例，但本发明并不限于铁电性存储器。举例来说，本发明可涉及交叉点存储器、电阻式存储器、基于硫族化物的存储器、磁性存储器、快闪存储器、薄膜存储器以及其它存储器类型。
图1图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性存储器阵列100。存储器阵列100还可被称为电子存储器设备。存储器阵列100包含可编程以存储不同逻辑状态的存储器单元105。每一存储器单元105可为可编程以存储被标示为逻辑0及逻辑1的两种状态。在一些情形中，存储器单元105经配置以存储多于两种逻辑状态。存储器单元105可为各种逻辑存储装置中的一者，例如铁电性电容器、自旋扭矩转移装置、磁性隧道结、相变装置、存储器晶体管及其它装置。
可通过激活或选择适当存取线110及数字线115来对存储器单元105执行例如读取及写入等操作。存取线110可被称为字线110，且数字线115可被称为位线115。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115是由导电材料制成。举例来说，字线110及数字线115可由金属(例如铜、铝、金、钨等)、金属合金、经掺杂半导体、其它导电材料等等制成。根据图1的实例，每一行存储器单元105连接到单个字线110，且每一列存储器单元105连接到单个数字线115。通过激活一个字线110及一个数字线115(例如，将电压施加到字线110或数字线115)，可在字线与数字线的相交点处存取单个存储器单元105。存取存储器单元105可包含对存储器单元105进行读取或写入。字线110与数字线115的相交点可被称为存储器单元的地址。
存储器阵列100可表示存储器阵列、存储器库或存储器区段。存储器阵列可被***成若干存储器库以改善单个存储器组件(例如芯片)内的并行操作。存储器库可为跨越多个存储器组件(例如，芯片)的多个行及列。存储器库、存储器区段或存储器页面可为2D或3D存储器阵列(例如，存储器阵列100可为2D或3D)的部分。在存储器库内一次可执行单个读取或写入操作。因此，可并行地操作多个存储器库以便增加总体存储器阵列的吞吐量。
每一存储器库可被划分成若干存储器区段，其中每一存储器区段具有其自身的一组感测组件125。举例来说，存储器库可被划分成32个单独存储器区段。通过将库划分成若干区段，所述存储器区段内的每一位线115的总长度与未经分段库相比被减小。这些较短位线115可改善存储器阵列的操作速度。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件与数字线电隔离。字线110可连接到且可控制选择组件。举例来说，选择组件可为晶体管且字线110可连接到所述晶体管的栅极。激活字线110会形成存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。然后可存取数字线以对存储器单元105进行读取或写入。对于易失性存储器来说，激活字线110可破坏与字线110进行电子通信的每一存储器单元105的所存储逻辑状态，因此需要感测行的每一存储器单元105且可写回其逻辑状态。对于非易失性存储器来说，情形可并非如此—激活字线110可使存储器单元105与其数字线115进行电子通信，但可不破坏每一存储器单元105的逻辑状态。如此，可激活字线110，但仅可由感测组件125感测行中的存储器单元105的子组。
可通过行解码器120及列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所接收行地址而激活适当字线110，所述行地址可为一串二进制位。举例来说，存储器阵列100可包含标记为WL_1到WL_M的多个字线110，且行地址可激活字线110中的一者。然后可由感测组件125感测行内的一些或全部存储器单元105以确定存储器单元105的所存储状态。可将所检测逻辑状态锁存或存储于可为列解码器130的部分的缓冲器中。此过程可被称为打开存储器页面。然后可重复地存取存储器页面的数据(例如，发送到处理器)而不必每次激活字线110及感测组件125。这可改善存储器阵列100的存取时间。在一些情形中，在存储器单元105、字线110或存储器区段之间可存在链接关系，如下文更详细地论述。在此些情形中，可在第一行处引导行地址，但行解码器120可基于链接而存取第一行及第二行。换句话说，行解码器120可激活第一字线110及第二字线110。第二行可与另一组感测组件125在另一存储器区段中。
然后可通过列解码器130输出存储器页面中所含有的数据以作为输出135。举例来说，可将列地址发送到列解码器130以选择一个或一子组逻辑值以输出到总线。此列地址可为用以选择所述子组逻辑值的一串二进制位。由于页面大小可动态地改变，因此列地址中的位的数目也可改变。举例来说，如果页面大小翻倍，那么现在两倍多的子组是可用的，且列地址中的位的数目可增加。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的所存储状态。在存储器单元105包含铁电性电容器的实例中，在存取存储器单元105之后，其可放电到其对应数字线115上。由于铁电性电容器的非易失性质，可基于使铁电性电容器偏置或将电压施加到铁电性电容器而使铁电性电容器放电。针对其它非易失性存储器的其它方案可为可能的。放电可致使数字线115的电压发生改变，感测组件125可将数字线115的电压与参考电压(未展示)进行比较以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压高的电压，那么感测组件125可确定存储器单元105中的所存储状态是逻辑1且反之亦然。感测组件125可包含各种晶体管或放大器以便检测并放大信号差。
可通过激活相关字线110及数字线115而设定存储器单元105或向所述存储器单元写入。如上文所论述，激活字线110会将存储器单元105的对应行电连接到其相应数字线115。在激活字线110时通过控制相关数字线115，可向存储器单元105写入—即，可将逻辑值存储于存储器单元105中。列解码器130可接受数据(举例来说，输入135)以将所述数据写入到存储器单元105。在一些实例中，可通过将电压施加到逻辑存储组件(举例来说，跨越铁电性电容器施加电压)而向存储器单元105写入。
在一些实例中，存储器页面大小是可配置的。存储器阵列100可表示存储器库内的多个存储器区段中的一个存储器区段。页面大小可由多个基础存储器页面构成，其中基础页面是单个行内的存储器单元105的子组。举例来说，感测组件125的数目可小于数字线115的数目。然后并行地存取多个行以通过缓冲多个基础页面而形成较大页面大小。在一些情形中，不同行可在不同存储器区段中，其中每一区段具有其自身的一组感测组件125。
在一些存储器架构中，存取存储器单元105可使所存储逻辑状态降级或破坏所存储逻辑状态，且可执行重新写入或刷新操作以将原始逻辑状态传回到存储器单元105。举例来说，在DRAM中，在感测操作期间电容器可部分地或完全地被放电，这损毁所存储逻辑状态。因此，在感测操作之后逻辑状态可被重新写入。另外，激活单个字线110可致使行中的所有存储器单元放电；因此，可需要向所述行中的数个或所有存储器单元105重新写入。然而，非易失性存储器单元105可在连接到其数字线115之后不会即刻放电。这可使得能够感测行内的存储器单元105的子组而不会破坏未被感测的存储器单元105的所存储逻辑状态。
包含DRAM在内的一些存储器架构可随时间推移而丢失其所存储状态，除非其等通过外部电源周期性地刷新。举例来说，充电式电容器可随时间推移而通过泄漏电流被放电，这导致所存储信息丢失。这些所谓的易失性存储器装置的刷新速率可为相对高的，例如，针对DRAM阵列每秒进行数十次刷新操作，这可导致巨大电力消耗。随着存储器阵列日益增大，经增加电力消耗可阻碍存储器阵列的部署或操作(例如，电力供应、热量产生、材料限制等)，对于依赖例如电池等有限电源的移动装置来说尤其如此。然而，相对于其它存储器架构来说，非易失性存储器单元105可具有实现经改善性能的有益性质。举例来说，可存取行内的存储器单元105的子组，从而使得能够在操作期间使用较小页面大小。通过并行地存取多个存储器区段，可动态地改变页面大小以将使用存储器阵列100的装置的性能优化。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器阵列100的操作(例如，读取、写入、重新写入、刷新、页面大小确定等)。存储器控制器140可产生行地址信号及列地址信号以激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压电位。通常，本文中所论述的所施加电压的振幅、形状或持续时间可经调整或变化且对于用于操作存储器阵列100的各种操作来说可为不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；举例来说，可在复位操作期间同时存取存储器阵列100的多个或所有单元，在所述复位操作中所有存储器单元105或存储器单元105的群组被设定为单个逻辑状态。或者可打开各种大小的存储器页面。
图2图解说明根据本发明的各种实施例的包含存储器单元105且支持可变页面大小架构的实例性电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其等可分别是如参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储装置205，举例来说，电极通过定位于其之间的铁电性材料电容性耦合的电容器。逻辑存储装置205可表示如上文所描述的其它存储器装置。电路200还包含选择组件220及参考信号225。在图2的实例中，可经由板线210及数字线115-a存取逻辑存储装置205。在一些实例中，板线210可不存在。如上文所描述，可使用逻辑存储装置205存储各种状态。
可通过操作电路200中所表示的各种元件而读取或感测逻辑存储装置205的所存储状态。逻辑存储装置205可与数字线115-a进行电子通信。举例来说，当将选择组件220解除激活时，逻辑存储装置205可与数字线115-a隔离，且当激活选择组件220时，逻辑存储装置205可电子地连接到数字线115-a。激活选择组件220可被称为选择存储器单元105-a。在一些情形中，选择组件220是晶体管且其操作是通过将电压施加到晶体管栅极来控制，其中电压量值大于晶体管的阈值电压量值。字线110-a可激活选择组件220；举例来说，将施加到字线110-a的电压施加到晶体管栅极，从而连接逻辑存储装置205与数字线115-a。
如先前所描述，逻辑存储装置205可在连接到数字线115-a之后不会即刻放电。在一些实例中，可将电压施加到逻辑存储装置205以感测其所存储逻辑状态。在一个方案中，字线110-a可经偏置以选择存储器单元105-a且可将电压施加到板线210。在一些情形中，使数字线115-a虚拟接地且然后在使板线210及字线110-a偏置之前将数字线115-a与虚拟接地隔离。使板线210偏置可导致跨越逻辑存储装置205的电压差(例如，板线210电压减去数字线115-a电压)。在电容器的实例中，电压差可产生逻辑存储装置205上的所存储电荷的改变，其中所存储电荷的改变量值可取决于逻辑存储装置205的初始状态—例如，初始状态存储逻辑1还是逻辑0。这可致使数字线115-a的电压基于逻辑存储装置205上所存储的电荷而发生改变。在其它方案中，可将板线210保持在恒定电位下且可替代地控制数字线115-a的电压。
数字线115-a的电压的改变可取决于其固有电容–在电荷流动通过数字线115-a时，一些有限电荷可存储于数字线115-a中且所得电压取决于固有电容。固有电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有导致不可忽略的电容(例如，大约若干微微法拉(pF))的长度。然后可通过感测组件125-a将数字线115-a的所得电压与参考(例如，参考信号225的电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。
感测组件125-a可包含用以检测及放大信号差的各种晶体管或放大器。感测组件125-a可包含感测放大器，所述感测放大器接收数字线115-a的电压并将数字线115-a的电压与可为参考电压的参考信号225进行比较。可基于所述比较而将感测放大器输出驱动到较高(例如，正)或较低(例如，负或接地)供应电压。举例来说，如果数字线115-a具有比参考信号225高的电压，那么可将感测放大器输出驱动到正供应电压。另外，在一些情形中，感测放大器可将数字线115-a驱动到供应电压。感测组件125-a然后可锁存感测放大器的输出或数字线115-a的电压，其可用于确定存储器单元105-a中的所存储状态，例如，逻辑1。替代地，如果数字线115-a具有比参考信号225低的电压，那么可将感测放大器输出驱动到负电压或接地电压。类似地，感测组件125-a可锁存感测放大器输出以确定存储器单元105-a中的所存储状态，例如，逻辑0。然后可(举例来说)通过列解码器130输出存储器单元105-a的经锁存逻辑状态以作为输出135(参考图1)。
为了向存储器单元105-a写入，可跨越逻辑存储装置205施加电压。举例来说，板线210或数字线115-a或者所述两者可经供能以跨越逻辑存储装置205施加电压。另外或替代地，可使用用于读取或写入操作的其它存取方案。举例来说，如果采用其它技术(即，除FeRAM之外)，那么可根据存储器类型调适存取方案。
图3图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性存储器阵列100-a。存储器阵列100-a包含存储器库305，存储器库305包含存储器区段310、310-a及310-b。每一存储器区段310与一组感测组件125(举例来说，感测组件125-b、125-c及125-d)相关联，感测组件125-b、125-c及125-d可为参考图1到2的感测组件125的实例。存储器区段310可由存储器单元行及存储器单元列构成，如参考图1所描述。每一存储器区段310与行解码器120-a进行电子通信，行解码器120-a可为参考图1的行解码器120的实例。存储器阵列100-a还包含：存储器控制器140-a，其可为参考图1的存储器控制器140的实例；及寄存器320，其可存储存储器区段310当中的链接关系。举例来说，链接关系315可表示存储器区段310与310-b之间的链接关系。
一些易失性存储器技术具有相对大的页面大小，例如，2到4千字节(kB)，此可等于阵列或库的行中的存储器单元的数目。存取含有易失性存储器单元的行(例如，激活字线110)可破坏其所存储逻辑状态。因此，可感测且在一些情形中缓冲所述行中的每一存储器单元来作为存储器页面。一旦(举例来说)利用激活命令打开页面，就可读取整个页面且其内容是可用的。列地址选择哪一数据突发(例如，存储器页面的子组)将被输出。后续列地址可选择存储器页面的其余部分。
在非易失性存储器的情形中，当存取行时，可无需感测所述行的每一存储器单元。举例来说，在非易失性存储器(例如，铁电性存储器或自旋扭矩转移存储器)中，对特定字线110的选择可不会致使整个行的内容丢失，如在DRAM中。因此对于存储器阵列100-a中的非易失性存储器单元来说，可存取列的子组(即，行内的存储器单元105的子组)且因此可能通过为存储器库305的每一存储器区段310提供比列(位线115)的数目少的感测组件125而减小裸片大小。相比来说，易失性存储器阵列(例如DRAM)每列使用一个感测放大器。因此，存储器阵列100-a可具有高密度的存储器单元，同时具有小于行中的存储器单元105的总数目的页面大小。因此存储器阵列100-a可将电力消耗及裸片大小最小化。
存储器库305可被划分成多个存储器区段(例如，8、16、32等)，每一区段具有其自身的一组感测组件125。每一存储器区段310可具有小于单个行内的存储器单元105的总数目的基础页面大小。举例来说，存储器库305的大小可为1千兆位(Gb)且可被划分成八个存储器区段310。每一存储器区段310可含有128兆位(Mb)且包含4096行存储器单元105及32768列存储器单元105(即，每一行中4kB)。然而，基础页面大小可小于4kB。举例来说，其可为128个字节(1024个位或存储器单元)。换句话说，每四个列存取线(位线115)可存在一个感测组件。在一些实例中，基础页面大小可为固定的且取决于每一存储器区段310中的感测组件125的数目。这些实例是许多可能配置中的一些且其它大小是可能的。
用于存取存储器库305的页面大小(即，有效页面大小)可被动态地改变。即，有效页面大小可由多个基础页面构成。可并行地操作多个存储器区段310以形成较大页面大小。举例来说，存储器区段310及存储器区段310-b可具有基础页面大小(例如，128个字节)，且可通过同时存取存储器区段310及310-b两者而形成较大有效页面大小(例如，256个字节)。可同时存取更多存储器区段310以形成甚至更大页面大小。因此，一个激活命令可从存储器库305提取较大数据量，这可增加速度且提升性能。举例来说，可在与实施物理较大页面相同的时序考虑情况下发出读取命令。
对存储器库305的操作可包含：确定存储器库305的第一行中的第一多个逻辑值，确定存储器库305的第二行中的第二多个逻辑值，及缓冲包含所述第一多个逻辑值及所述第二多个逻辑值的存储器页面。然后可将存储器页面的子组发送到总线。举例来说，感测组件125-b、125-c及125-d可包含用以锁存所确定逻辑值的行缓冲器且缓冲存储器页面可包含锁存所述第一多个逻辑值及所述第二多个逻辑值。在一些情形中，确定第一行中的所述第一多个逻辑值包含确定所述第一行中的存储器单元子组中的每一存储器单元105的逻辑状态。在一些实例中，存储器库305包含多个存储器区段310(例如，存储器区段310、310-a及310-b)，并且第一存储器区段310含有第一行且第二存储器区段310-b含有第二行。
在一些实例中，基础存储器页面大小包括所述第一多个逻辑值或所述第二多个逻辑值，且操作存储器库305可包含：确定存储器页面的大小包括基础存储器页面大小的两倍；及配置命令产生器以基于存储器页面的大小而发出激活命令。举例来说，存储器控制器140-a可包含命令产生器且可产生命令以激活与第一及第二行相关联的字线110。
在一些实例中，可在将含有存储器阵列100-a的装置通电之后即刻配置有效页面大小。这可提供使用同一裸片来解决关于页面大小的不同需要的优势。举例来说，存储器阵列可用于其中一个页面大小可最佳的应用，且另一用户可具有可较佳地利用不同页面大小来执行的不同应用。此可变页面大小架构可适应具有单个存储器装置的两种情境。
在其它实例中，可动态地设定有效页面大小。举例来说，存储器控制器140-a可从软件应用程序接收命令以使用特定页面大小。或者存储器阵列100-a可达到预定温度且使用较小页面大小以减少热量产生。在动态页面大小情况下，可能最优地使用存储器阵列100-a。举例来说，当需要短突发时或当执行代码且页面改变在高速率下发生时，可将电力使用最小化。或者，可使用较大页面大小以便改善性能(例如，增加每激活命令存取的数据量)。
可基于有效页面大小而调整寻址方案。举例来说，一些地址位既可用作列地址也可用作行地址，且存储器控制器140-a可知晓每一打开页面的大小。存储器控制器140-a还可基于有效页面大小而修改寻址方案。举例来说，逻辑行地址可识别存储器区段310、存储器区段310内的行(例如，字线110)及所述行内的一组列(例如，一组位线115)。在并行存取的存储器区段的数目随页面大小的改变而变化时，存储器控制器140-a可修改寻址方案。
在激活命令期间，可将逻辑行地址发送到行解码器120-a。逻辑行地址是识别存储器库305内的特定位置的一串位。举例来说，关于先前所论述的1Gb存储器库实例，在使用等于1kB的基础页面大小的有效页面大小的情况下，逻辑行地址可含有20个位(即，220可等于基础页面的总数目：1Gb/1024个位/页面)。逻辑行地址的三个位可识别八个存储器区段310中的一者。这些位可为逻辑行地址的最低有效位。12个位可识别所识别存储器区段310内的4096行中的一行。这些位可为最高有效位。其余五个位可识别存储器页面的物理列。举例来说，五个位可选择存储器区段310的32768列内的一组1024列。所述组列可被分组在一起或被间隔开(包含沿着行等距地间隔开)。通常，逻辑行地址的位数目可针对不同大小的存储器阵列而改变。
在本发明实例中，在感测存储器单元105之后，可将数据从存储器阵列100-a发送到处理器(举例来说)。数据可以突发形式来发送，其中在每一突发中发送存储器页面的子组。出于说明性目的，读取突发长度可为256个位(或16个字)。因此，128个字节页面含有四个读取突发长度。因此，存储器控制器140-a可发送两个位的列地址以选择四个可能读取突发长度中的一者。举例来说，存储器控制器140-a可与感测组件125-b、125-c及125-d进行电子通信(所述感测组件可包含行缓冲器或列解码器(例如，参考图1的列解码器130))，且可将列地址发送到列解码器。
如果有效页面大小改变，那么地址方案可改变。举例来说，有效页面大小可为基础页面大小的两倍且两个存储器区段(例如，存储器区段310及310-b)可被同时存取。逻辑行地址可从20个位减少到19个位。举例来说，存储器区段310与310-b可通过链接关系315链接，且逻辑行地址可无需在全部八个存储器区段310当中进行区分。然而，页面大小中的位的总数目可已从1024增加到2048。因此，读取突发长度的数目可从四个增加到八个，且因此列地址可从两个增加到三个位以便选择八个读取突发长度中的一者。因此，可将一个位从逻辑行地址移动到列地址，使得逻辑行地址及列地址的位的和可始终是常数。在其它实例中，可将两个逻辑行地址发送到行解码器120-a以打开两个基础存储器页面以形成较大有效页面大小。
如所提及，本文中所描述的技术可应用到各种页面大小及各种大小的存储器阵列、库或区段。有效页面大小可由四个、八个、十六个等基础页面构成。存储器库305可小于或大于1Gb，且可使用较小或较大数目个存储器区段310。
因此，对存储器库305的操作可包含：识别与使得存储器阵列100-a可存取的存储器库305的存储器单元的数目相关联的基础页面大小；及选择是基础页面大小的整数倍的有效页面大小。操作可包含：基于有效页面大小而针对存储器库305配置地址方案；及使用地址方案且根据有效页面大小而发送存取命令。基础页面大小可为存储器阵列100-a的所述多个存储器区段中的每一存储器区段310的页面大小。
在一些实例中，配置地址方案包含对逻辑行地址进行配置以识别存储器阵列100-a的多个存储器区段中的存储器区段310、存储器区段310内的物理行及物理行的物理列区段。举例来说，物理列区段可包含等于基础页面大小的多个存储器单元。物理列区段可包含一邻近物理列群组、数个邻近物理列群组、彼此分离的物理列或者沿着物理行而等距地间隔开的物理列。
在一些实例中，配置地址方案包含对列地址进行配置以识别有效页面大小的区段，其中所述有效页面大小包括多个区段。举例来说，有效页面大小的区段可为读取突发长度。
配置地址方案可进一步包含基于有效页面大小而确定逻辑行地址及列地址的位数目。在一些实例中，行地址的位数目与列地址的位数目的和可为独立于有效页面大小的恒定值。恒定值可基于存储器库305的大小及读取突发长度。举例来说，存储器库305中的读取突发长度的总数目可为存储器库305的大小(例如，1Gb)除以读取突发长度(例如，256个位)。
对存储器库305的操作可进一步包含确定多个存储器区段中的第一存储器区段与所述多个存储器区段中的第二存储器区段之间的链接关系。举例来说，存储器区段310与310-b可为链接的，如通过链接关系315所展示。在此情形中，有效页面大小可为基础页面大小的两倍，且对存储器阵列100-a的操作可进一步包含将逻辑行地址发送到行解码器120-a以打开存储器页面，其中所述逻辑行地址识别第一存储器区段310。行解码器120-a可基于逻辑行地址而打开第一存储器区段310的第一基础存储器页面且基于链接关系315而打开第二存储器区段310-b的第二基础存储器页面。因此，存储器页面可包含第一基础存储器页面及第二基础存储器页面。
在一些实例中，第二基础存储器页面在第二存储器区段310-b内可具有与第一基础存储器页面在第一存储器区段310内相同的相对地址。即，第一与第二基础存储器页面可在其相应存储器区段的相同相对行及列区段中。
在一些实例中，不同存储器区段310当中的链接关系可存储于寄存器320中。这些链接关系可指示可并行地存取哪些存储器区段310以实现较大有效页面大小。在一些情形中，链接关系是可配置的。举例来说，用户或软件应用程序可对链接关系进行配置以便将对存储器阵列100-a的操作优化。
选择有效页面大小可包含在将装置通电之后即刻选择有效页面大小，其中存储器阵列包括装置的元件。或者，选择有效页面大小可包含接收使用特定页面大小的指示及将有效页面大小设定为等于所述特定页面大小。举例来说，存储器控制器140-a可接收此指示且设定有效页面大小并且相应地对存储器寻址方案进行配置。在一些实例中，可从软件应用程序接收指示。
可同时利用不同页面大小来操作存储器库305。举例来说，可使用第一页面大小将存储器单元105编程且可使用第二页面大小来读取或感测存储器库305的存储器单元105。因此，可使用有效页面大小将存储器库305的第一多个存储器单元编程，且可使用是基础页面大小的不同整数倍的另一有效页面大小读取存储器库305的第二多个存储器单元。举例来说，读取操作可使用是用于写入操作的页面大小的约数(可小于用于写入操作的页面大小)的页面大小。或者用于写入操作的页面大小可大于用于读取操作的页面大小。
在其它实例中，存储器阵列100-a可包含多个存储器库305且每一存储器库305可被独立操作。举例来说，可使用第一存储器页面大小来存取所述多个存储器库中的第一存储器库305，且可使用不同于第一存储器页面大小的第二存储器页面大小来存取所述多个存储器库中的第二存储器库。每一存储器库305可使用不同寻址方案。举例来说，存取第一存储器库305可包含使用基于第一存储器页面大小的第一寻址方案，且存取第二存储器库可包含使用基于第二存储器页面大小的第二寻址方案。
在一些实例中，存储器库305包含多个存储器区段310且每一存储器区段310可具有多个存储器单元物理行。操作存储器库305可包含：接收对存储器库中的存储器单元105的存取请求；识别所述存储器库的所述多个存储器区段中的存储器单元105位于其中的存储器区段310；在存储器区段310中识别所述多个存储器单元物理行中的含有存储器单元105的物理行；在所述物理行中识别含有所述存储器单元的存储器页面；及产生逻辑行地址以打开所述存储器页面。
在一些情形中，存储器单元可位于第二存储器区段310-b中，且第二存储器区段310-b链接到第一存储器区段310。在此些情形中，产生逻辑行地址可包含：产生识别第一存储器区段的逻辑行地址，及将所述逻辑行地址发送到行解码器120-a，其中第二存储器区段的物理行可由行解码器120-a基于识别第一存储器区段的所述逻辑行地址及第一存储器区段与第二存储器区段之间的链接而存取。
图4图解说明根据本发明的各种实施例的支持可变页面大小架构的实例性电路400。电路400包含存储器区段310-c，存储器区段310-c可为参考图3的存储器区段310的实例。电路400还包含感测组件125-e及125-f，其等可为参考图1到3的感测组件125的实例。感测组件125可与存储器区段310-c的多个列(例如，数字线115)进行电子通信，且开关405可控制在存取操作期间哪一列连接到感测组件125。也是电路400的部分的缓冲器410可缓冲存储器区段310-c内的存储器单元105的所感测逻辑值。
存储器区段310-c可包含存储器单元105的多个行及列。如上文所描述，当存取行时，可不感测所述行的每一存储器单元105。因此，可选择列的子组(即，所述行内的存储器单元105的子组)且因此可能通过仅提供比存储器库305的每一存储器区段310中的列的数目少的感测放大器而减小裸片大小。开关405可在存取操作期间控制选择哪一列子组。在一些实例中，开关405可为晶体管(例如n型或p型场效应晶体管)，且可通过将阈值电压施加到开关405来激活。
因此，电路400可包含：多个行存取线，其中所述多个行存取线中的每一行存取线与存储器单元行进行电子通信；及多个列存取线，其中所述多个列存取线中的每一列存取线与存储器单元列进行电子通信。电路400还可包含多个感测组件125，其中感测组件的数目小于列存取线的数目。举例来说，感测组件125-e与至少两个列存取线进行电子通信。在一些实例中，存储器控制器可经配置以从多个存储器页面大小选择存储器页面大小，其中所述多个页面大小中的最小页面大小基于感测组件125的数目。举例来说，最小页面大小可等于存储器区段310-c中所含有的感测组件125的数目。
电路400可包含多个开关，且所述多个开关中的每一开关可将所述多个列存取线中的列存取线与所述多个感测组件中的感测组件电分离。举例来说，开关405-a将列存取线与感测组件125-e分离，且开关405-b将另一列存取线与感测组件125-f分离。电路400还包含行缓冲器，所述行缓冲器可包含多个锁存器，且所述多个锁存器中的每一锁存器与所述多个感测组件中的感测组件进行电子通信。
存储器区段310-c可为存储器库305内的多个存储器区段310中的一者。即，多个存储器区段310可构成存储器库305，且所述多个存储器区段中的每一存储器区段310与一组感测组件125相关联。在一些实例中，电路400可包含可配置以基于存储器页面大小而发出逻辑行地址的命令产生器。举例来说，所述命令产生器可为存储器控制器140的部分。
对电路400的操作可包含：从多个页面大小识别其中可存取存储器阵列(例如，存储器阵列100，存储器区段310-c是其一部分)的页面大小；及基于所识别页面大小而存取存储器阵列的至少一行。在一些实例中，识别页面大小可包含识别存储器阵列的两行或多于两行。对电路400的操作可进一步包含存取所述行，这可包含将所述行的每一存储器单元105电子地耦合到存取线(例如，数字线115)。举例来说，可存取字线110，其中与字线110进行电子通信的每一存储器单元105电子地耦合到数字线115。换句话说，存取存储器阵列中的所述行可包含激活多个选择组件220，其中所述行的每一存储器单元与多个选择组件220中的选择组件220进行电子通信。对电路400的操作可进一步包含经由存取线子组选择所述行的存储器单元105的子组，且可确定存储器单元105的所述子组中的每一存储器单元105的逻辑值。
在一些实例中，经由所述存取线子组选择所述行的存储器单元105的所述子组包含激活第一多个开关405以将所述存取线子组中的每一存取线电子地耦合到多个感测组件125中的感测组件。举例来说，可激活开关405-a及405-b以将一个列存取线分别电子地耦合到感测组件125-e及125-f。存取线的其余部分可经由第二多个开关(即，除了405-a及405-b之外的开关)与所述多个感测组件电隔离。在一些实例中，可接收识别所述存储器单元子组的逻辑行地址且可基于所述逻辑行地址而激活所述第一多个开关。
图5展示根据本发明的各种实施例的支持可变页面大小架构的存储器阵列100-b的框图500。存储器阵列100-b可被称为电子存储器设备，且包含存储器控制器140-b及存储器区段310-d，其等可为如参考图1到4所描述的存储器控制器140及存储器区段310的实例。存储器控制器140-b可包含偏置组件510、时序组件515及命令产生器530且可如图1到4中所描述地操作存储器阵列100-b。存储器控制器140-b可与字线110-b、数字线115-b、感测组件125-g及板线210-a进行电子通信，其等可为参考图1或2所描述的字线110、数字线115、感测组件125及板线210的实例。存储器阵列100-b可包含开关405-c，开关405-c可为参考图4的开关405的实例。存储器阵列100-b还包含参考组件520及锁存器525。存储器阵列100-b的所述组件可彼此进行电子通信且可执行参考图1到4所描述的功能。在一些情形中，参考组件520、感测组件125-g及锁存器525可为存储器控制器140-b的组件。
存储器控制器140-b可经配置以通过将电压施加到字线110-b、板线210-a或数字线115-b来激活那些各种节点。举例来说，偏置组件510可经配置以施加电压以对上文所描述的存储器区段310-d内的存储器单元105进行读取或写入。在一些情形中，存储器控制器140-b可包含行解码器、列解码器或两者，如参考图1或3所描述。这可使存储器控制器140-b能够存取一或多个存储器单元105。举例来说，行解码器可基于接收逻辑行地址而存取两行存储器单元。偏置组件510还可将电压电位提供到参考组件520以便产生用于感测组件125-g的参考信号。另外，偏置组件510可提供电压电位以操作感测组件125-g。存储器控制器140-b还可激活开关405-c以便将存储器区段310-d的列存取线连接到感测组件125-g。
在一些情形中，存储器控制器140-b可使用时序组件515来执行其操作。举例来说，时序组件515可控制各种字线选择或板偏置的时序(包含用于切换及电压施加的时序)以执行存储器功能，例如本文中所论述的读取及写入。在一些情形中，时序组件515可控制偏置组件510的操作。命令产生器530可产生各种命令以操作存储器阵列100-b。举例来说，命令产生器530可产生逻辑行地址，如参考图1及3所描述。
参考组件520可包含用以产生用于感测组件125-g的参考信号的各种组件。参考组件520可包含经配置以产生参考信号的电路。在一些情形中，参考组件520可为其它存储器单元105。在一些实例中，参考组件520可经配置以输出具有介于如上文所描述的两个感测电压之间的值的电压。或者参考组件520可经设计以输出虚拟接地电压(即，大约0V)。
感测组件125-g可将来自存储器单元105(通过数字线115-b)的信号与来自参考组件520的参考信号进行比较。在确定出逻辑状态之后，然后感测组件可即刻将输出存储于锁存器525中，其中可根据存储器阵列100-b是其一部分的电子装置的操作而使用所述输出。举例来说，存储器阵列100-b可接收列地址且可将锁存器525中所存储的逻辑状态从存储器阵列100-b发送(举例来说)到总线。
在一些实例中，存储器阵列100-b可包含用于从多个存储器页面大小选择存储器页面大小的构件。在其它实例中，存储器阵列100-b可包含用于从多个存储器页面大小选择存储器页面大小的构件，其中所述多个存储器页面大小中的最小页面大小至少部分地基于感测组件125-g的数目。
图6图解说明根据本发明的各种实施例的支持具有可变页面大小架构的存储器装置的***600。***600包含装置605，装置605可为或包含用以连接或物理支撑各种组件的印刷电路板。装置605包含存储器阵列100-c，存储器阵列100-c可为参考图1、3及5所描述的存储器阵列100的实例。存储器阵列100-c可含有存储器控制器140-c及存储器库305-a，其等可为参考图1、3及5所描述的存储器控制器140及参考图3所描述的存储器库305的实例。装置605还可包含处理器610、BIOS组件615、***组件620及输入/输出控制组件625。装置605的所述组件可通过总线630彼此进行电子通信。
处理器610可经配置以通过存储器控制器140-c操作存储器阵列100-c。在一些情形中，处理器610可执行参考图1、3及5所描述的存储器控制器140的功能。在其它情形中，存储器控制器140-c可被集成到处理器610中。处理器610可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者其可为这些类型的组件的组合，且处理器610可执行本文中所描述的各种功能，包含选择有效页面大小、对寻址方案进行配置及打开存储器页面。来自存储器页面的数据可通过总线630被发送到处理器610。举例来说，读取突发可将存储器页面的子组发送到处理器610。举例来说，处理器610可经配置以执行存储器阵列100-c中所存储的计算机可读指令以致使装置605执行各种功能或任务。
BIOS组件615可为包含作为固件操作的基本输入/输出***(BIOS)的软件组件，BIOS可初始化并运行***600的各种硬件组件。BIOS组件615还可管理处理器610与各种组件(例如，***组件620、输入/输出控制组件625等)之间的数据流。BIOS组件615可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
***组件620可为集成到装置605中的任何输入或输出装置，或是用于此些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或***卡插槽，例如***组件互连(PCI)或加速图形端口(AGP)插槽。
输入/输出控制组件625可管理处理器610与***组件620、输入635装置或输出640装置之间的数据通信。输入/输出控制组件625还可管理未集成到装置605中的***装置。在一些情形中，输入/输出控制组件625可表示与外部***装置的物理连接或端口。
输入635可表示将输入提供到装置605或其组件的在装置605外部的装置或信号。这可包含用户接口或者与其它装置的接口或在其它装置之间的接口。在一些情形中，输入635可为经由***组件620与装置605介接的***装置或可由输入/输出控制组件625管理。输入635可包含使存储器阵列100-c使用特定页面大小的指示。
输出640可表示经配置以从装置605或其组件中的任一者接收输出的在装置605外部的装置或信号。输出640的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情形中，输出640可为经由***组件620与装置605介接的***装置或可由输入/输出控制组件625管理。
存储器控制器140-c、装置605及存储器阵列100-c的组件可由经设计以实施其功能的电路构成。这可包含经配置以实施本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
图7展示图解说明根据本发明的各种实施例的用于操作具有可变页面大小架构的存储器阵列的方法700的流程图。方法700的操作可由如参考图1、3或5所描述的存储器阵列100或存储器库305实施。举例来说，方法700的操作可由如参考图1、3、5或6所描述的存储器控制器140执行。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件来执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的特征、功能。
在框705处，所述方法可包含选择是基础页面大小的整数倍的有效页面大小，所述基础页面大小与使得存储器阵列可存取的存储器库的存储器单元的数目相关联，如参考图1、3及4所描述。在一些实例中，所述方法可包含识别基础页面大小。在一些实例中，所述基础页面大小是存储器阵列的多个存储器区段中的每一存储器区段的页面大小。在特定实例中，框705的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框710处，所述方法可包含基于所述有效页面大小而针对所述存储器库配置地址方案，如参考图1及3所描述。在特定实例中，框710的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框715处，所述方法可包含使用地址方案且根据所述有效页面大小而发送存取命令，如参考图1及3所描述。在特定实例中，框715的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在一些方法实例中，配置地址方案包含对逻辑行地址进行配置以识别存储器阵列的多个存储器区段中的存储器区段、所述存储器区段内的物理行及所述物理行的物理列区段。在一些情形中，物理列区段包括等于基础页面大小的多个存储器单元。所述物理列区段还可包含沿着物理行等距地间隔开的多个物理列。配置地址方案还可包含对列地址进行配置以识别有效页面大小的区段，其中所述有效页面大小包括多个区段。在一些实例中，所述有效页面大小的区段包括读取突发长度。
在一些实例中，配置地址方案包含：基于所述有效页面大小而确定逻辑行地址的位数目及基于所述有效页面大小而确定列地址的位数目。在一些情形中，行地址的位数目与列地址的位数目的和是独立于有效页面大小的恒定值。在一些实例中，所述恒定值可基于存储器库的大小及读取突发长度。
所述方法还可包含确定所述多个存储器区段中的第一存储器区段与所述多个存储器区段中的第二存储器区段之间的链接关系。在一些实例中，第一存储器区段可链接到第二存储器区段，且有效页面大小可为基础页面大小的两倍。在此些实例中，所述方法可包含将逻辑行地址发送到行解码器以打开存储器页面，其中所述逻辑行地址识别所述第一存储器区段，从而基于所述逻辑行地址而打开第一存储器区段的第一基础存储器页面，且基于第一存储器区段与第二存储器区段之间的链接而打开第二存储器区段的第二基础存储器页面，其中所述存储器页面包括所述第一基础存储器页面及所述第二基础存储器页面。在一些实例中，第二基础存储器页面在第二存储器区段内具有与第一基础存储器页面在第一存储器区段内相同的相对地址。在一些方法实例中，链接关系存储于寄存器中且还可为可配置的。
在一些方法实例中，选择有效页面大小可包含在将装置通电之后即刻选择有效页面大小，其中存储器阵列包括所述装置的元件。或者，选择有效页面大小可包含接收使用特定页面大小的指示及将有效页面大小设定为等于所述特定页面大小。在一些情形中，使用所述特定页面大小的指示是从软件应用程序接收。在一些情形中，页面大小可为基础页面大小的2的幂倍。
所述方法还可包含：使用所述有效页面大小来将存储器库的第一多个存储器单元编程；及使用另一有效页面大小来读取存储器库的第二多个存储器单元，所述另一有效页面大小是基础页面大小的不同整数倍或约数。举例来说，可在写入操作期间使用是基础页面大小的不同约数的另一有效页面大小，且在写入操作期间使用的另一页面大小可大于读取操作所使用的有效页面大小。
图8展示图解说明根据本发明的各种实施例的用于操作具有可变页面大小架构的存储器阵列的方法800的流程图。方法800的操作可由如参考图1、3或5所描述的存储器阵列100或存储器库305实施。举例来说，方法800的操作可由如参考图1、3、5或6所描述的存储器控制器140执行。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件来执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的特征、功能。
在框805处，所述方法可包含从多个页面大小识别其中可存取存储器阵列的页面大小，如参考图1及3所描述。在一些实例中，识别页面大小包括识别包含存储器阵列的两行或多于两行的页面大小。在特定实例中，框805的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框810处，所述方法可包含基于所识别页面大小而存取存储器阵列的至少一行，其中所述存取包含将所述行的每一存储器单元电子地耦合到存取线，如参考图1、3及4所描述。在一些实例中，存取存储器阵列的所述行包含激活多个选择组件，其中所述行的每一存储器单元与所述多个选择组件中的选择组件进行电子通信。在特定实例中，框810的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框815处，所述方法可包含经由存取线子组选择所述行的存储器单元子组，如参考图1、3及4所描述。在一些实例中，经由所述存取线子组选择所述行的所述存储器单元子组可包含激活第一多个开关以将所述存取线子组中的每一存取线电子地耦合到多个感测组件中的感测组件。在一些情形中，存取线的其余部分经由第二多个开关与所述多个感测组件电隔离。在特定实例中，框815的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框820处，所述方法可包含确定所述存储器单元子组中的每一存储器单元的逻辑值，如参考图1、3及4所描述。在特定实例中，框820的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
一些方法实例可包含接收识别所述存储器单元子组的逻辑行地址及基于所述逻辑行地址而激活所述第一多个开关。
图9展示图解说明根据本发明的各种实施例的用于操作具有可变页面大小架构的存储器阵列的方法900的流程图。方法900的操作可由如参考图1、3或5所描述的存储器阵列100或存储器库305实施。举例来说，方法900的操作可由如参考图1、3、5或6所描述的存储器控制器140执行。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件来执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的特征、功能。
在框905处，所述方法可包含确定存储器库的第一行中的第一多个逻辑值，如参考图1、3及4所描述。在一些实例中，确定所述第一行中的所述第一多个逻辑值包含确定所述第一行中的存储器单元子组中的每一存储器单元的逻辑状态。在特定实例中，框905的操作可由如参考图1、3、5或6所描述的存储器控制器140、如参考图1到5所描述的感测组件125或如参考图4所描述的开关405执行或促进。
在框910处，所述方法可包含确定存储器库的第二行中的第二多个逻辑值，如参考图1、3及4所描述。在一些实例中，确定所述第二行中的所述第二多个逻辑值包含确定所述第二行中的存储器单元子组中的每一存储器单元的逻辑状态。在特定实例中，框910的操作可由如参考图1、3、5或6所描述的存储器控制器140、如参考图1到5所描述的感测组件125或如参考图4所描述的开关405执行或促进。
在框915处，所述方法可包含缓冲包含所述第一多个逻辑值及所述第二多个逻辑值的存储器页面，如参考图1、3及4所描述。在一些实例中，缓冲所述存储器页面包含锁存所述第一多个逻辑值及所述第二多个逻辑值。在特定实例中，框915的操作可由如参考图1、3、5或6所描述的存储器控制器140或如参考图4所描述的缓冲器410执行或促进。
在框920处，所述方法可包含将存储器页面的子组发送到总线，如参考图1、3、4及6所描述。在特定实例中，框920的操作可由如参考图1、3、5或6所描述的存储器控制器140或如参考图6所描述的总线630执行或促进。
在一些方法实例中，存储器库包含多个存储器区段，并且第一存储器区段包括第一行且第二存储器区段包括第二行。
在其中基础存储器页面大小包括所述第一多个逻辑值或所述第二多个逻辑值的一些方法实例中，所述方法可包含：确定所述存储器页面的大小包括基础存储器页面大小的两倍，及配置命令产生器以基于所述存储器页面的所述大小而发出激活命令。
图10展示图解说明根据本发明的各种实施例的用于操作具有可变页面大小架构的存储器阵列的方法1000的流程图。方法1000的操作可由如参考图1、3或5所描述存储器阵列100或存储器库305实施。举例来说，方法1000的操作可由如参考图1、3、5或6所描述的存储器控制器140执行。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件来执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的特征、功能。
在框1005处，所述方法可包含使用第一存储器页面大小来存取所述多个存储器库中的第一存储器库，如参考图1及3所描述。在特定实例中，框1005的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框1010处，所述方法可包含使用不同于第一存储器页面大小的第二存储器页面大小来存取所述多个存储器库中的第二存储器库，如参考图1及3所描述。在特定实例中，框1010的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在一些实例中，所述方法可包含：使用基于第一存储器页面大小的第一寻址方案来存取第一存储器库，及使用基于第二存储器页面大小的第二寻址方案来存取第二存储器库。
图11展示图解说明根据本发明的各种实施例的用于操作具有可变页面大小架构的存储器阵列的方法1100的流程图。方法1100的操作可由如参考图1、3或5所描述的存储器阵列100或存储器库305实施。举例来说，方法1100的操作可由如参考图1、3、5或6所描述的存储器控制器140执行。在一些实例中，存储器控制器140可执行一组代码以控制存储器阵列100的功能元件来执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的特征、功能。方法1100可包含操作包含多个存储器区段的存储器阵列的存储器库，每一存储器区段具有多个存储器单元物理行。
在框1105处，所述方法可包含接收对存储器库中的存储器单元的存取请求，如参考图1、3及4所描述。在特定实例中，框1105的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框1110处，所述方法可包含识别存储器库的所述多个存储器区段中的存储器单元位于其中的存储器区段，如参考图1、3及4所描述。在特定实例中，框1110的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框1115处，所述方法可包含在存储器区段中识别所述多个存储器单元物理行中的包括所述存储器单元的物理行，如参考图1、3及4所描述。在特定实例中，框1115的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框1120处，所述方法可包含在所述物理行中识别包括所述存储器单元的存储器页面，如参考图1、3及4所描述。在特定实例中，框1120的操作可由如参考图1、3、5或6所描述的存储器控制器140执行或促进。
在框1125处，所述方法可包含产生逻辑行地址以打开所述存储器页面，如参考图1、3及4所描述。在特定实例中，框1125的操作可由如参考图1、3、5或6所描述的存储器控制器140或如参考图5所描述的命令产生器执行或促进。
在一些方法实例中，所述存储器单元可位于第二存储器区段中且所述第二存储器区段链接到第一存储器区段。在此些情形中，产生逻辑行地址可包含产生识别第一存储器区段的逻辑行地址及将所述逻辑行地址发送到行解码器，其中所述第二存储器区段的物理行可由行解码器基于识别所述第一存储器区段的所述逻辑行地址及所述第一存储器区段与所述第二存储器区段之间的链接而存取。
因此，方法700、800、900、1000及1100可用于操作具有可变页面架构的存储器阵列。应注意，方法700、800、900、1000及1100描述可能实施方案，且操作及步骤可经重新布置或者以其它方式修改使得其它实施方案是可能的。在一些实例中，可组合来自方法700、800、900、1000及1100中的两者或多于两者的特征。
本文中的说明提供实例，且并不限制权利要求书中所陈述的范围、适用性或实例。可在不脱离本发明的范围的情况下对所论述元件的功能及布置做出改变。各种实例可在适当情况下省略、替代或添加各种过程或组件。此外，可在其它实例中组合关于一些实例所描述的特征。
本文中结合附图所陈述的说明描述实例性配置，且并不表示可被实施或在权利要求书的范围内的所有实例。如本文中所使用的术语“实例”、“示范性”及“实施例”意味着“用作实例、例子或图解说明”，且并不意味着“优选”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细说明包含特定细节。然而，可在不具有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，相同类型的各种组件可通过在参考标签后加虚线及在类似组件当中进行区分的第二标签来区分。当在说明书中使用第一参考标签时，说明适用于具有相同第一参考标签的类似组件中的任一者，无论第二参考标签如何。
可使用各种不同技术及技法中的任一者来表示本文中所描述的信息及信号。举例来说，可在以上说明通篇提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或上述各项的任何组合来表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号的总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持在大约0伏特(0V)的电压处但未与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时地波动且在稳定状态下返回到大约0V。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意指连接到大约0V。
术语“电子通信”是指支持电子在组件之间流动的所述组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。处于电子通信中的组件可主动地交换电子或信号(例如，在供能电路中)，或者可不主动地交换电子或信号(例如，在去能电路中)但可经配置且可操作以在电路被供能之后交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件是电子通信的，无论开关的状态如何(即，断开或闭合)。
术语“隔离”是指其中电子目前不能在组件之间流动的所述组件之间的关系；如果在组件之间存在断开电路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在所述开关断开时彼此隔离。
术语“耦合”是指经连接组件之间的关系。耦合的组件彼此连接且可在彼此之间传递或传送信号。举例来说，当开关形成闭合电路时，所述开关可耦合组件使得电流可在所述组件之间流动。
本文中所论述的存储器装置可包含由自发电极化(即，其在不存在电场的情况下维持非0电极化)表征的铁电性材料。实例性铁电性材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。铁电性电容器内的电极化在铁电性材料表面处产生净电荷且通过电容器端子吸引相反电荷。因此，电荷存储于铁电性材料与电容器端子的界面处。由于可在不存在外部施加电场的情况下维持电极化达相对长时间甚至是无限期地，因此与(举例来说)DRAM阵列中所采用的电容器相比可显著减少电荷泄漏。这可减小针对一些DRAM架构执行如上文所描述的刷新操作的需要。
本文中所论述的装置(包含存储器阵列100)可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情形中，所述衬底是半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料外延层。衬底或衬底子区的导电性可使用各种化学物种(包含但不限于磷、硼或砷)通过掺杂来控制。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行掺杂。
本文中所论述的一或多个晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可导电且可包括重度掺杂(例如，退化)半导体区。源极与漏极可由轻度掺杂半导体区或沟道分离。如果沟道是n型的(即，大多数载流子是电子)，那么FET可被称为n型FET。如果所述沟道是p型的(即，大多数载流子是空穴)，那么FET可被称为p型FET。所述沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加到栅极来控制。举例来说，将正电压或负电压分别施加到n型FET或p型FET可致使沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“被激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可为“关断”或“被解除激活”。
可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或上述各项的任何组合来实施或执行结合本文中的揭示内容所描述的各种说明性块、组件及模块。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、联合DSP核心的一或多个微处理器或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件，或上述各项的任何组合来实施。如果以由处理器执行的软件实施，那么所述功能可作为一或多个指令或者代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施。实施功能的特征还可物理地位于各种位置处，包含经分布使得功能的部分实施于不同物理位置处。此外，如本文中包含在权利要求书中所使用，如在一系列物项(举例来说，由短语(例如“至少一者”或“一或多者”)开头的一系列物项)中所使用的“或”指示包含性列举，举例来说，使得A、B或C中的至少一者的列举意指A或B或C或者AB或AC或BC或者ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举例来说但不具限制性，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置，磁盘存储装置或其它磁性存储装置，或可用于以指令或数据结构形式载运或存储所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。
此外，任何连接均可适当地称为计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么所述同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电及微波)包含在媒体定义中。如本文中所使用，磁盘及光盘包含：CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式重新产生数据，而光盘借助激光以光学方式重新产生数据。上述各项的组合也包含于计算机可读媒体的范围内。
提供本文中的说明以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所界定的通用原理可在不背离本发明的范围的情况下应用于其它变化形式。因此，本发明并不限于本文中所描述的实例及设计，而是被授予与本文中所揭示的原理及新颖特征相一致的最宽泛范围。

Claims (39)

1.一种方法，其包括：
选择是基础页面大小的整数倍的有效页面大小，所述基础页面大小与使得存储器阵列可存取的存储器库的存储器单元的数目相关联；
至少部分地基于所述有效页面大小而针对所述存储器库来配置地址方案；及
使用所述地址方案且根据所述有效页面大小而发送存取命令。
2.根据权利要求1所述的方法，其中配置所述地址方案包括：
配置逻辑行地址以识别所述存储器阵列的多个存储器区段中的存储器区段、所述存储器区段内的物理行及所述物理行的物理列区段。
3.根据权利要求2所述的方法，其中所述物理列区段包括等于所述基础页面大小的多个存储器单元。
4.根据权利要求2所述的方法，其中所述物理列区段包括沿着所述物理行等距地间隔开的多个物理列。
5.根据权利要求1所述的方法，其中配置所述地址方案包括：
配置列地址以识别所述有效页面大小的区段，其中所述有效页面大小包括多个区段。
6.根据权利要求5所述的方法，其中所述有效页面大小的所述区段包括读取突发长度。
7.根据权利要求1所述的方法，其中配置所述地址方案包括：
至少部分地基于所述有效页面大小而确定逻辑行地址的位数目；及
至少部分地基于所述有效页面大小而确定列地址的位数目。
8.根据权利要求7所述的方法，其中所述逻辑行地址的所述位数目与所述列地址的所述位数目的和是独立于所述有效页面大小的恒定值。
9.根据权利要求8所述的方法，其中所述恒定值至少部分地基于所述存储器库的大小或读取突发长度或者上述两者。
10.根据权利要求1所述的方法，其进一步包括：
确定多个存储器区段中的第一存储器区段与所述多个存储器区段中的第二存储器区段之间的链接关系。
11.根据权利要求10所述的方法，其中所述第一存储器区段链接到所述第二存储器区段，所述有效页面大小是所述基础页面大小的两倍，且所述方法包括：
将逻辑行地址发送到行解码器以打开存储器页面，其中所述逻辑行地址识别所述第一存储器区段；
至少部分地基于所述逻辑行地址而打开所述第一存储器区段的第一基础存储器页面；及
至少部分地基于所述第一存储器区段与所述第二存储器区段之间的链接而打开所述第二存储器区段的第二基础存储器页面，其中所述存储器页面包括所述第一基础存储器页面及所述第二基础存储器页面。
12.根据权利要求11所述的方法，其中所述第二基础存储器页面在所述第二存储器区段内具有与所述第一基础存储器页面在所述第一存储器区段内相同的相对地址。
13.根据权利要求10所述的方法，其中所述链接关系存储于寄存器中。
14.根据权利要求10所述的方法，其中所述链接关系是可配置的。
15.根据权利要求1所述的方法，其中选择所述有效页面大小包括：
在将装置通电之后即刻选择所述有效页面大小，其中所述存储器阵列包括所述装置的元件。
16.根据权利要求1所述的方法，其中选择所述有效页面大小包括：
接收使用特定页面大小的指示；及
将所述有效页面大小设定为等于所述特定页面大小。
17.根据权利要求16所述的方法，其进一步包括：
从软件应用程序接收使用所述特定页面大小的所述指示。
18.根据权利要求1所述的方法，其进一步包括：
使用所述有效页面大小来将所述存储器库的第一多个存储器单元编程；及
使用另一有效页面大小来读取所述存储器库的第二多个存储器单元，所述另一有效页面大小是所述基础页面大小的不同整数倍或约数。
19.根据权利要求1所述的方法，其中所述基础页面大小是所述存储器阵列的多个存储器区段中的每一存储器区段的页面大小。
20.一种方法，其包括：
确定存储器库的第一行中的第一多个逻辑值；
确定所述存储器库的第二行中的第二多个逻辑值；
缓冲包含所述第一多个逻辑值及所述第二多个逻辑值的存储器页面；及
将所述存储器页面的子组发送到总线。
21.根据权利要求20所述的方法，其中所述存储器库包括多个存储器区段，且其中第一存储器区段包括所述第一行且第二存储器区段包括所述第二行。
22.根据权利要求20所述的方法，其中基础存储器页面大小包括所述第一多个逻辑值或所述第二多个逻辑值，所述方法包括：
确定所述存储器页面的大小包括所述基础存储器页面大小的两倍；及
配置命令产生器以至少部分地基于所述存储器页面的所述大小而发出激活命令。
23.根据权利要求20所述的方法，其中确定所述第一行中的所述第一多个逻辑值包括：
确定所述第一行中的存储器单元子组中的每一存储器单元的逻辑状态。
24.根据权利要求20所述的方法，其中缓冲所述存储器页面包括：
锁存所述第一多个逻辑值及所述第二多个逻辑值。
25.一种方法，其包括：
从多个页面大小识别其中可存取存储器阵列的页面大小；
至少部分地基于所述所识别页面大小而存取所述存储器阵列的至少一行，其中所述存取包含将所述行的每一存储器单元电子地耦合到存取线；
经由存取线子组选择所述行的存储器单元子组；及
确定所述存储器单元子组中的每一存储器单元的逻辑值。
26.根据权利要求25所述的方法，其中识别所述页面大小包括：
识别包含所述存储器阵列的两行或多于两行的页面大小。
27.根据权利要求25所述的方法，其中经由所述存取线子组选择所述行的所述存储器单元子组包括：
激活第一多个开关以将所述存取线子组中的每一存取线电子地耦合到多个感测组件中的感测组件。
28.根据权利要求27所述的方法，其中存取线的其余部分经由第二多个开关与所述多个感测组件电隔离。
29.根据权利要求27所述的方法，其进一步包括：
接收识别所述存储器单元子组的逻辑行地址；及
至少部分地基于所述逻辑行地址而激活所述第一多个开关。
30.根据权利要求25所述的方法，其中存取所述存储器阵列的所述行包括：
激活多个选择组件，其中所述行的每一存储器单元与所述多个选择组件中的选择组件进行电子通信。
31.一种设备，其包括：
多个行存取线，所述多个行存取线中的每一行存取线与存储器单元行进行电子通信；
多个列存取线，所述多个列存取线中的每一列存取线与存储器单元列进行电子通信；
多个感测组件，其中感测组件的数目小于列存取线的数目；及
存储器控制器，其可配置以从多个存储器页面大小选择存储器页面大小，其中所述多个存储器页面大小中的最小页面大小至少部分地基于感测组件的所述数目。
32.根据权利要求31所述的设备，其中所述多个感测组件中的每一感测组件与至少两个列存取线进行电子通信，所述设备进一步包括：
多个开关，所述多个开关中的每一开关将所述多个列存取线中的列存取线与所述多个感测组件中的感测组件电分离。
33.根据权利要求31所述的设备，其进一步包括：
行缓冲器，其包括多个锁存器，其中所述多个锁存器中的每一锁存器与所述多个感测组件中的感测组件进行电子通信。
34.根据权利要求31所述的设备，其中所述多个行存取线及所述多个列存取线包括存储器区段，所述设备进一步包括：
多个存储器区段，所述多个存储器区段构成存储器库，其中所述多个存储器区段中的每一存储器区段与一组感测组件相关联。
35.根据权利要求31所述的设备，其进一步包括：
命令产生器，其可配置以至少部分地基于所述存储器页面大小而发出逻辑行地址。
36.一种方法，其包括：
使用第一存储器页面大小来存取多个存储器库中的第一存储器库；及
使用不同于所述第一存储器页面大小的第二存储器页面大小来存取所述多个存储器库中的第二存储器库。
37.根据权利要求36所述的方法，其进一步包括：
使用至少部分地基于所述第一存储器页面大小的第一寻址方案来存取所述第一存储器库；及
使用至少部分地基于所述第二存储器页面大小的第二寻址方案来存取所述第二存储器库。
38.一种方法，其包括：
接收对包含多个存储器区段的存储器阵列的存储器库中的存储器单元的存取请求，每一存储器区段具有多个存储器单元物理行；
识别所述存储器库的所述多个存储器区段中的所述存储器单元位于其中的存储器区段；
在所述存储器区段中识别所述多个存储器单元物理行中的包括所述存储器单元的物理行；
在所述物理行中识别包括所述存储器单元的存储器页面；及
产生逻辑行地址以打开所述存储器页面。
39.根据权利要求38所述的方法，其中所述存储器单元位于第二存储器区段中且所述第二存储器区段链接到第一存储器区段，且其中产生所述逻辑行地址包括：
产生识别所述第一存储器区段的所述逻辑行地址；及
将所述逻辑行地址发送到行解码器，其中所述第二存储器区段的所述物理行可由所述行解码器至少部分地基于识别所述第一存储器区段的所述逻辑行地址及所述第一存储器区段与所述第二存储器区段之间的所述链接而存取。
CN201780047192.3A 2016-07-29 2017-07-19 可变页面大小架构 Active CN109564544B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410170299.9A CN117931687A (zh) 2016-07-29 2017-07-19 可变页面大小架构

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/223,753 US10566040B2 (en) 2016-07-29 2016-07-29 Variable page size architecture
US15/223,753 2016-07-29
PCT/US2017/042895 WO2018022382A2 (en) 2016-07-29 2017-07-19 Variable page size architecture

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202410170299.9A Division CN117931687A (zh) 2016-07-29 2017-07-19 可变页面大小架构

Publications (2)

Publication Number Publication Date
CN109564544A true CN109564544A (zh) 2019-04-02
CN109564544B CN109564544B (zh) 2024-02-23

Family

ID=61011699

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202410170299.9A Pending CN117931687A (zh) 2016-07-29 2017-07-19 可变页面大小架构
CN201780047192.3A Active CN109564544B (zh) 2016-07-29 2017-07-19 可变页面大小架构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202410170299.9A Pending CN117931687A (zh) 2016-07-29 2017-07-19 可变页面大小架构

Country Status (7)

Country Link
US (3) US10566040B2 (zh)
EP (1) EP3491528B1 (zh)
JP (2) JP7019668B2 (zh)
KR (3) KR102344951B1 (zh)
CN (2) CN117931687A (zh)
TW (2) TWI788674B (zh)
WO (1) WO2018022382A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114077399A (zh) * 2020-08-14 2022-02-22 美光科技公司 检测页面错误通信量

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941021B2 (en) 2016-06-16 2018-04-10 Micron Technology, Inc. Plate defect mitigation techniques
US10403389B2 (en) 2016-06-16 2019-09-03 Micron Technology, Inc. Array plate short repair
US10394456B2 (en) 2017-08-23 2019-08-27 Micron Technology, Inc. On demand memory page size
US11210019B2 (en) 2017-08-23 2021-12-28 Micron Technology, Inc. Memory with virtual page size
US10446502B2 (en) * 2017-08-30 2019-10-15 Micron, Technology, Inc. Apparatuses and methods for shielded memory architecture
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10930326B2 (en) * 2018-12-26 2021-02-23 Micron Technology, Inc. Sensing architecture
US11217291B2 (en) * 2019-07-11 2022-01-04 Micron Technology, Inc. Circuitry borrowing for memory arrays
KR20210051364A (ko) 2019-10-30 2021-05-10 에스케이하이닉스 주식회사 반도체장치
KR20210091404A (ko) 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
US20210286561A1 (en) * 2021-06-02 2021-09-16 Intel Corporation Double fetch for long burst length memory data transfer

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060271748A1 (en) * 2005-05-31 2006-11-30 Intel Corporation Partial page scheme for memory technologies
US20070268765A1 (en) * 2004-09-30 2007-11-22 Steven Woo Integrated Circuit Memory Device Having Dynamic Memory Bank Count and Page Size
US20070280027A1 (en) * 2004-03-18 2007-12-06 Micron Technology, Inc. Memory device and method having banks of different sizes
CN101681672A (zh) * 2007-05-24 2010-03-24 美光科技公司 具有本地列选择线的存储器架构
US20100220536A1 (en) * 2009-02-27 2010-09-02 International Business Machines Corporation Advanced memory device having reduced power and improved performance
US20120033497A1 (en) * 2008-02-04 2012-02-09 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
CN103365783A (zh) * 2012-03-27 2013-10-23 索尼公司 存储控制装置、存储装置、信息处理***和处理方法
CN103985407A (zh) * 2013-02-07 2014-08-13 辉达公司 采用分段式页面配置的dram
CN104064213A (zh) * 2013-03-20 2014-09-24 联发科技股份有限公司 存储器存取方法、存储器存取控制方法及存储器控制器
CN105518784A (zh) * 2013-10-08 2016-04-20 超威半导体公司 具有用于高可靠性操作的存储控制器的数据处理器和方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869696A (ja) * 1994-08-31 1996-03-12 Toshiba Corp 半導体記憶装置
JPH10177797A (ja) * 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
US6226754B1 (en) 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
KR100275745B1 (ko) * 1998-10-19 2000-12-15 윤종용 가변적인 페이지 수 및 가변적인 페이지 길이를 갖는 반도체 메모리장치
EP1058270B1 (en) * 1999-06-04 2007-03-21 STMicroelectronics S.r.l. Biasing stage for biasing the drain terminal of a nonvolatile memory cell during the read phase
KR100422445B1 (ko) * 2001-06-01 2004-03-12 삼성전자주식회사 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치
US6751159B2 (en) * 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
JP2003331588A (ja) * 2003-04-14 2003-11-21 Toshiba Corp 不揮発性半導体記憶装置
JP4956922B2 (ja) 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
JP4660243B2 (ja) 2005-03-28 2011-03-30 株式会社東芝 半導体記憶装置
US7099202B1 (en) * 2005-04-08 2006-08-29 Atmel Corporation Y-mux splitting scheme
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
JP4309421B2 (ja) * 2006-12-25 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置とその書き込み制御方法
US7835202B2 (en) * 2007-06-26 2010-11-16 Broadcom Corporation Power-saving semiconductor memory
US8060705B2 (en) * 2007-12-14 2011-11-15 Qimonda Ag Method and apparatus for using a variable page length in a memory
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
KR101599795B1 (ko) 2009-01-13 2016-03-22 삼성전자주식회사 페이지 사이즈를 조절할 수 있는 반도체 장치
US8375173B2 (en) * 2009-10-09 2013-02-12 Qualcomm Incorporated Accessing a multi-channel memory system having non-uniform page sizes
US8751903B2 (en) * 2010-07-26 2014-06-10 Apple Inc. Methods and systems for monitoring write operations of non-volatile memory
US8788788B2 (en) * 2011-08-11 2014-07-22 Pure Storage, Inc. Logical sector mapping in a flash storage array
US20140140124A1 (en) * 2012-11-21 2014-05-22 Dong-seok Kang Resistive memory device having selective sensing operation and access control method thereof
US10141039B2 (en) * 2014-03-10 2018-11-27 Everspin Technologies, Inc. Burst length defined page size
US10114562B2 (en) * 2014-09-16 2018-10-30 Sandisk Technologies Llc Adaptive block allocation in nonvolatile memory
KR20160061703A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 내부 카피 동작을 수행하는 메모리 장치
TWI587302B (zh) * 2014-12-09 2017-06-11 華邦電子股份有限公司 記憶體編程方法以及記憶體裝置
WO2016144726A1 (en) * 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement
KR102446713B1 (ko) * 2016-02-15 2022-09-27 에스케이하이닉스 주식회사 전자 장치
US10074416B2 (en) * 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US11456050B2 (en) * 2021-02-24 2022-09-27 Western Digital Technologies, Inc. Relinking scheme in sub-block mode

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070280027A1 (en) * 2004-03-18 2007-12-06 Micron Technology, Inc. Memory device and method having banks of different sizes
US20070268765A1 (en) * 2004-09-30 2007-11-22 Steven Woo Integrated Circuit Memory Device Having Dynamic Memory Bank Count and Page Size
US20060271748A1 (en) * 2005-05-31 2006-11-30 Intel Corporation Partial page scheme for memory technologies
CN101681672A (zh) * 2007-05-24 2010-03-24 美光科技公司 具有本地列选择线的存储器架构
US20120033497A1 (en) * 2008-02-04 2012-02-09 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US20160005469A1 (en) * 2008-02-04 2016-01-07 Conversant Intellectual Property Management Inc. Non-volatile memory device having configurable page size
US20100220536A1 (en) * 2009-02-27 2010-09-02 International Business Machines Corporation Advanced memory device having reduced power and improved performance
CN103365783A (zh) * 2012-03-27 2013-10-23 索尼公司 存储控制装置、存储装置、信息处理***和处理方法
CN103985407A (zh) * 2013-02-07 2014-08-13 辉达公司 采用分段式页面配置的dram
CN104064213A (zh) * 2013-03-20 2014-09-24 联发科技股份有限公司 存储器存取方法、存储器存取控制方法及存储器控制器
CN105518784A (zh) * 2013-10-08 2016-04-20 超威半导体公司 具有用于高可靠性操作的存储控制器的数据处理器和方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
刘立等: "一种基于页面级流缓存结构的流检测和预取算法", 《计算机研究与发展》 *
刘立等: "一种基于页面级流缓存结构的流检测和预取算法", 《计算机研究与发展》, no. 10, 15 October 2009 (2009-10-15) *
陈鹏: "ADuC8xx系列单片机闪速/电擦除数据存储器及其应用", 现代电子技术, no. 24 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114077399A (zh) * 2020-08-14 2022-02-22 美光科技公司 检测页面错误通信量

Also Published As

Publication number Publication date
US20200160898A1 (en) 2020-05-21
WO2018022382A2 (en) 2018-02-01
TW202115554A (zh) 2021-04-16
US20220230668A1 (en) 2022-07-21
US10566040B2 (en) 2020-02-18
CN109564544B (zh) 2024-02-23
KR20220153115A (ko) 2022-11-17
WO2018022382A3 (en) 2018-03-01
TWI788674B (zh) 2023-01-01
JP2021108179A (ja) 2021-07-29
KR20210157918A (ko) 2021-12-29
US11244713B2 (en) 2022-02-08
CN117931687A (zh) 2024-04-26
EP3491528B1 (en) 2022-11-09
JP2019526126A (ja) 2019-09-12
KR102467697B1 (ko) 2022-11-16
US20180033467A1 (en) 2018-02-01
US11961588B2 (en) 2024-04-16
KR102344951B1 (ko) 2021-12-29
KR102656534B1 (ko) 2024-04-12
EP3491528A2 (en) 2019-06-05
KR20190022922A (ko) 2019-03-06
JP7019668B2 (ja) 2022-02-15
EP3491528A4 (en) 2020-03-25
TWI697831B (zh) 2020-07-01
TW201816587A (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
CN109564544A (zh) 可变页面大小架构
CN109155142A (zh) 用于存储器单元的感测操作的功率降低
TWI650750B (zh) 用於鐵電記憶體之基於電荷鏡之感測
CN109313920A (zh) 铁电存储器单元恢复
CN108885891A (zh) 用于铁电存储器单元感测的偏移补偿
US10388352B2 (en) Parallel access techniques within memory sections through section independence
CN109416921A (zh) 阵列数据位反转
CN109390009A (zh) 存储器阵列中的单元底部节点复位
CN109074837A (zh) 用于存储器单元的接地参考方案
CN109074840A (zh) 铁电存储器单元感测
CN109690678A (zh) 用于存储器的冗余阵列列解码器
CN110301007A (zh) 预写入阵列的存储器单元
CN109074838A (zh) 具有存储组件隔离的存储器单元感测
CN109643568A (zh) 存储器阵列中的完全偏压感测
CN109844862A (zh) 存储器装置的温度更新
CN109154909A (zh) 数据高速缓存
CN109407816A (zh) 电子存储器设备及用于存取存储器单元的方法
KR102434164B1 (ko) 가상 페이지 사이즈를 갖는 메모리
CN109961809A (zh) 用于存取存储器单元阵列的技术
CN110301009A (zh) 用于铁电存储器的自我参考
CN109215706A (zh) 用于存储器单元的自参考感测
CN108701479A (zh) 基于单元的参考电压生成

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant