CN109542515B - 运算装置及方法 - Google Patents

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Abstract

本申请提供了一种运算装置及方法，该装置包括：存储器、数据访问单元、控制器单元、互联模块和运算单元，存储器，用于存储数据块；数据访问单元，用于将运算指令对应的操作域对应的数据块输至互联模块；互联模块，用于连接运算单元中的计算器以使得运算单元构成第一计算拓扑结构；控制器单元，用于将运算指令译码成执行指令；运算单元，包括主运算模块和多个从运算模块；数据访问单元还包括寄存器模块和直接内存访问DMA控制模块，因此，本申请可以解决现有技术中存在的目标数据传送效率低下、多组数据交替传送时缺失过多的问题。

Description

运算装置及方法
技术领域
本发明涉及计算机科学技术领域，尤其涉及一种运算装置及方法。
背景技术
直接内存访问(Direct Memory Access，DMA)是计算机科学中的一种内存访问技术。它允许某些硬件子***(外存储器)独立地直接读写***内存，而不需CPU介入处理。在同等程度的处理器负担下，DMA是一种快速的数据传送方式。有时，数据除了往来处理器和外存储器之间之外，还需要在多个存储空间之间转移。我们并不希望让处理器在这种情况下也忙于数据拷贝，而DMA就可以负担起此类工作，减少了***资源的占用。此外，DMA的传送能力并不总是用来移动数据，也可以用于将存储在外存储器中的将要运行的代码提前送入内存，加快执行效率。
DMA控制器需要指令支持，才能正确执行处理器布置的多种任务。对于任何类型的DMA传输，都需要规定源端地址、目标端地址和待传送数据的大小。这种类型的事务代表了简单的一维(“1D”)统一“跨度”(unity stride)的传输。不过，虽然1D DMA得到了广泛的应用，但用处更大的则是二维(2D)DMA，特别是在图像、视频等应用中。2DDMA可以简单地理解为一个嵌套的循环，亦即对一个矩阵的行和列分别操作，最终完成遍历，每一层循环都相当于一个1D DMA。
而更复杂的DMA装置往往会同时与多个外存储器相连，一段时间内CPU需要交替从这些外存储器中获取多组数据，这些数据是根据任务所需不时切换的，但在同组内又是连续的。这时DMA装置需要正确识别相关指令，确保同组数据的缓存尽可能命中，不受其他组的数据传送的影响。
发明内容
本发明实施例提供的一种运算装置及方法，在图像、视频处理的应用场景下极大地提升了数据传送的效率和规范程度，弥补了数据密集型计算任务的I/O短板。
第一方面，本申请实施例提供了所述运算装置包括存储器、数据访问单元、控制器单元、互联模块和运算单元，其中，
所述存储器，用于存储数据块，所述数据块包括n维数据，n为大于等于1的整数；
所述数据访问单元，用于从所述存储器中提取运算指令对应的操作域对应的数据块，并将运算指令对应的操作域对应的数据块输至所述互联模块；
所述互联模块，用于连接运算单元中的计算器以使得所述运算单元构成第一计算拓扑结构，以及接收数据块，将数据块发送至运算单元；
所述控制器单元，用于从寄存器单元内提取运算指令，将运算指令译码成执行指令，执行指令用于控制运算单元执行运算操作，将运算指令对应的操作域传输至所述数据访问单元；
所述运算单元包括主运算模块和多个从运算模块，所述多个从运算模块用于将接收输入数据和运算指令对应的操作域对应的数据块执行卷积运算得到的中间向量，将所述中间向量通过所述互联模块转发至所述主运算模块；所述主运算模块用于将所有中间向量拼接成中间结果，并对所述中间结果执行非线性函数运算得到指令结果；
所述数据访问单元还包括寄存器模块和直接内存访问DMA控制模块，其中，
所述寄存器模块，用于存储目标数据在源存储器中存储的源地址、所述目标数据在目的存储器中存储的目的地址和每次传输目标数据的数据量，其中，所述目标数据为所述运算装置中待传输的数据；
所述DMA控制模块，用于接收DMA指令，并根据所述DMA指令从寄存器模块或所述DMA指令获取目标数据的源地址和目的地址；
所述DMA控制模块，还用于根据所述目标数据的源地址从所述源存储器中获取所述目标数据，并将所述待传输目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间；
其中，所述源存储器为所述目标数据的存储空间，所述目的存储器用于存储传输后的目标数据。
可选的，所述主运算模块包括：第一存储单元、第一子运算模块和第一数据依赖关系判定单元；
所述第一存储单元，用于缓存所述主运算模块在计算过程中用到的输入数据和输出数据；
所述第一子运算模块，用于完成所述主运算模块的各种运算功能；
所述第一数据依赖关系判定单元，用于保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互连模块的发送的中间向量并发送到所述第一子运算模块。
可选的，所述从运算模块包括：第二子运算模块、第二数据依赖关系判定单元、第二存储单元和第三存储单元；
所述第二子运算模块，用于完成从所述运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元，用于负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元，用于缓存数据块和所述从运算模块计算得到的输出标量；
所述第三存储单元，用于缓存所述从运算模块在计算过程中需要的卷积核数据。
可选的，第一数据依赖关系判定单元和第二数据依赖关系判定单元通过以下方式保证读写不存在一致性冲突：判断尚未执行的控制信号的数据与正在执行过程中的控制信号的数据之间是否存在依赖关系，如果不存在依赖关系，则确定出数据的读写不存在一致性冲突，如果存在依赖关系，则确定出数据的读写存在一致性冲突。
可选的，所述DMA指令为定长指令，所述DMA控制模块具体用于：
根据所述DMA指令从所述寄存器模块中或者从所述DMA指令中获取所述每次传输目标数据的数据量；
根据所述每次传输目标数据的数据量将所述目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间，其中，所述目标数据的源地址和目的地址还标记所属的存储空间的类型，若所述存储空间是外存储器，则所述目标数据的源地址和目的地址还标记所属的流；若所述存储空间为内存储器，则所述目标数据的源地址和目的地址还标记所属内存储器的子模块，所述流为多组数据交替传送时的分组。
可选的，所述寄存器模块包括：
标量寄存器堆，用于存储数据规模、目标数据的源地址和目标数据的目的地址，目标数据在所述源地址的摆放间隔大小、目标数据在所述目的地址的摆放间隔大小、访问次数和数据变换规模；
其中所述数据规模为所述目标数据的每次传输的数据量、所述数据变换规模为所述目标数据进行数据变换的数据量。
可选的，所述DMA指令包括操作码和操作域，操作码用于指示该指令的功能，操作域用于指示该指令的数据地址；所述DMA指令包括数据传送指令和地址跳转指令；
所述数据传送指令第一操作域、第二操作域、第三操作域和第四操作域，和第五操作域，所述第一操作域用于指示目标数据的源地址所属的存储空间，所述第二操作域用于指示目标数据的源地址，所述第三操作域用于指示目标数据的目的地址所属的存储空间，所述第四操作域用于指示目标数据的目的地址；
所述地址跳转指令包括第五操作域和第六操作域，所述第五操作域用于指示地址寄存器的编号，所述第六操作域用于指示跳转值寄存器的编号；
其中，所述地址寄存器用于所述源地址，所述跳转值寄存器用于存储源地址的跳转值；
所述DMA指令还包括用于指示对目标数据进行数据转换的方式的操作域。
可选的，所述数据传输指令还包括第七操作域，所述第七操作域用于指示目标数据的每次传输的数据量。
可选的，所述运算装置还包括：
数据缓存单元，用于临时存储根据所述源地址从源存储器中读取的目标数据；
所述数据缓存单元包括：高速暂存存储器，用于支持不同大小的目标数据的传输，并写入所述目标存储器中所述目的地址对应的存储空间；
数据转换单元，用于对从源存储器中读取的目标数据作数据转换；
所述数据转换包括但不限于数据精度转化、定浮点相互转换、数据排列方式转换、数据量大小转换；
地址映射单元，用于对源地址或是目的地址作地址的映射，用映射后的地址到对应的存储空间中取数据；
寄存器单元，用于存储运算指令、数据块在存储介质的地址、运算指令对应的计算拓扑结构。
可选的，所述DMA控制模块包括：
指令单元，用于处理所述原始直接内存访问指令，以得到处理后的DMA指令；
加法单元，用于根据所述处理后的DMA指令，计算得到所述目标数据的源地址和所述目标数据的目的地址；
读写单元，用于根据所述目标数据的源地址从所述源存储器中读取所述目标数据，并将所述目标数据送至所述目的存储器中所述目标数据的目的地址对应的存储空间。
可选的，所述加法单元和读写单元为多流水级结构，所述加法单元处于第一流水级，所述读写单元在第二流水级。
可选的，所述指令单元包括：
指令展开单元，用于将所述DMA指令展开为***DMA指令；
指令处理单元，用于处理所述指令缓存单元中的***DMA指令；
指令缓存单元，用于存储所述***DMA指令；
其中，所述指令缓存单元包括:
重排序缓存，用于存储所述***DMA指令。
可选的，当所述***DMA指令执行完之后，如果该***DMA指令同时也是所述指令缓存单元中未被提交指令中最早的一条***DMA指令，则该***DMA指令将被提交，一旦提交，该***DMA指令进行的操作对所述运算装置状态的改变将无法撤销。
可选的，所述指令处理单元包括：
取指单元，用于从所述指令缓存单元中获取所述***DMA指令；
译码单元，用于对所述***DMA指令进行译码；
指令队列，用于对译码后的***DMA指令进行顺序存储。
第二方面，本申请实施例还提供了一种运算方法，应用于运算装置，所述方法包括：
数据访问单元从所述存储器中提取运算指令对应的操作域对应的数据块，并将运算指令对应的操作域对应的数据块输至所述互联模块，数据块包括n维数据，n为大于等于1的整数；
互联模块连接运算单元中的计算器以使得所述运算单元构成第一计算拓扑结构，以及接收数据块，将数据块发送至运算单元；
控制器单元从寄存器单元内提取运算指令，将运算指令译码成执行指令，执行指令用于控制运算单元执行运算操作，将运算指令对应的操作域传输至所述数据访问单元；
运算单元中的多个从运算模块将接收输入数据和运算指令对应的操作域对应的数据块执行卷积运算得到的中间向量，将所述中间向量通过所述互联模块转发至所述运算单元中的主运算模块；
所述主运算模块将所有中间向量拼接成中间结果，并对所述中间结果执行非线性函数运算得到指令结果；
所述数据访问单元中的DMA控制模块，接收DMA指令，并根据所述DMA指令从寄存器模块或所述DMA指令获取目标数据的源地址和目的地址，所述目标数据为所述运算装置中待传输的数据；
所述DMA控制模块根据所述目标数据的源地址从所述源存储器中获取所述目标数据，并将所述待传输目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间，所述源存储器为所述目标数据的存储空间，所述目的存储器用于存储传输后的目标数据。
可选的，所述主运算模块包括：第一存储单元、第一子运算模块和第一数据依赖关系判定单元，所述方法还包括：
所述第一存储单元缓存所述主运算模块在计算过程中用到的输入数据和输出数据；
所述第一子运算模块完成所述主运算模块的各种运算功能；
所述第一数据依赖关系判定单元保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互连模块的发送的中间向量并发送到所述第一子运算模块。
可选的，所述从运算模块包括：第二子运算模块、第二数据依赖关系判定单元、第二存储单元和第三存储单元，所述方法还包括：
所述第二子运算模块完成从所述运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元缓存数据块和所述从运算模块计算得到的输出标量；
所述第三存储单元缓存所述从运算模块在计算过程中需要的卷积核数据。
可选的，第一数据依赖关系判定单元和第二数据依赖关系判定单元通过以下方式保证读写不存在一致性冲突：判断尚未执行的控制信号的数据与正在执行过程中的控制信号的数据之间是否存在依赖关系，如果不存在依赖关系，则确定出数据的读写不存在一致性冲突，如果存在依赖关系，则确定出数据的读写存在一致性冲突。
可选的，所述方法还包括：
根据所述DMA指令从所述寄存器模块中获取每次传输目标数据的数据量，并根据每次传输目标数据的数据量将所述待传输的目标数据传输至所述目的地址对应的空间。
可选的，所述DMA指令包括数据处理指令和地址跳转指令；
所述数据处理指令指示DMA控制模块中的读写单元根据源地址从源存储器中读取一定大小的数，写入目的存储器中目的地址对应的存储空间中，数据规模可以从寄存器模块或上述DMA指令中获得；
所述地址跳转指令指示DMA控制模块中的加法单元将寄存器模块中的任两个寄存器(包括一个地址寄存器和一个跳转值寄存器)中的值相加，然后写回到其中一个上述地址寄存器中，从而完成所述DMA指令中的换行操作；
其中，所述地址寄存器用于存储所述源地址，所述跳转值寄存器用于存储源地址的跳转值。
可选的，当***DMA指令执行完之后，如果该***DMA指令同时也是DMA控制模块中的指令缓存单元中，未被提交指令中最早的一条***DMA指令，则该***DMA指令将被提交，一旦提交，该***DMA指令进行的操作对目标数据传输的状态的改变将无法撤销。
本公开提供的DMA指令传输目标数据的装置，可以支持二维DMA指令，在图像、视频处理的应用场景下极大地提升了数据传送的效率和规范程度，弥补了数据密集型计算任务的I/O短板。同时，该装置还支持多组数据相互独立地交替传送，提升了并行数据处理任务中的缓存命中率。
本发明的这些方面或其他方面在以下实施例的描述中会更加简明易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为本发明实施例提供的一种运算装置的结构示意图；
图1B为本发明实施例提供了一种数据访问单元的结构示意图；
图1C为本发明实施例提供了一种从运算模块的结构示意图；
图1D为本发明实施例提供了一种从运算模块的结构示意图；
图1E为本申请实施例提供了一种传输单元的结构示意图；
图2为本发明一优选实施例的具体结构示意图；
图3为本发明实施例的步骤流程图；
图4为本发明实施例的指令集的格式示意图；
图5为本发明实施例的DMA控制模块执行2D DMA命令的流水线时空图。
具体实施方式
基于上述技术问题，本申请提供了一种运算装置，解决现有技术中存在的目标数据传送效率低下、多组数据交替传送时缺失过多的问题，从而使得2D DMA更广泛、高效地应用在图像、视频等应用中。
为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请作进一步的详细说明。
参见图1A，图1A为本申请实施例提供的一种运算装置的结构示意图。如图1A所示，该运算装置包括存储器111(可选的)、寄存器单元112、互联模块113、运算单元114、控制器单元115和数据访问单元116和数据传输单元117，其中，
运算单元114包括：加法计算器、乘法计算器、比较器、激活运算器中至少二种。
互联模块113，用于连接运算单元113中的计算器以使得所述运算单元构成第一计算拓扑结构，以及接收数据块，将数据块发送至运算单元。
寄存器单元112，寄存器单元还可以有其它的替代单元，例如指令缓存，高速暂存存储器等，用于存储该运算指令、数据块的在存储介质的地址、运算指令对应的计算拓扑结构。
该运算指令可以包括：操作域以及操作码，以卷积计算指令为例，如表1所示，其中，寄存器0、寄存器1、寄存器堆2、寄存器3、寄存器4可以为操作域。其中，每个寄存器0、寄存器1、寄存器2、寄存器3、寄存器4可以是一个或者多个寄存器。
表1
Figure BDA0001883876410000091
存储器111可以为片外存储器，当然在实际应用中，当为片内存储器时，该片内存储器可以为缓存，具体的，可以为高速暂存缓存，用于存储数据块，该数据块具体可以为n维数据，n为大于等于1的整数，例如，n＝1时，为1维数据，即向量，如n＝2时，为2维数据，即矩阵，如n＝3或3以上时，为多维数据。
控制器单元115，用于从寄存器单元112内提取运算指令、该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元116。
数据访问单元116，用于从存储器111中提取该操作域对应的数据块，并将该数据块传输至互联模块113。
互联模块113、用于接收数据块，将该数据块发送至运算单元114。
运算单元114，用于该执行指令调用运算单元114的计算器对该数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。一个实施例里，运算单元114，用于按第一计算拓扑结构以及该执行指令调用计算器对数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。
可选的，存储器111(可选的)、寄存器单元112、互联模块113、运算单元114、控制器单元115和数据访问单元116以通过硬件电路(例如包括但不限于FPGA、CGRA、专用集成电路ASIC、模拟电路和电阻器等)实现。
可选的，参阅图1B，图1B为本发明实施例提供了一种主运算模块的示意图。如图1B所示，主运算模块包括：第一存储单元53、第一子运算模块51和第一数据依赖关系判定单元52；
所述第一存储单元53，用于缓存所述主运算模块在计算过程中的输入数据和输出数据；
所述第一子运算模块51，用于完成主运算模块的运算功能；
所述第一数据依赖关系判定单元52，用于保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互连模块的发送的中间向量并发送到所述第一子运算模块。
可选的，参阅图1C和1D，图1C和1D为本发明实施例提供了一种从运算模块的示意图。如图1C和1D所示，本发明实施例提供的从运算模块6包括：第二子运算模块61、第二数据依赖关系判定单元62、第二存储单元63和第三存储单元64；
所述第二子运算模块61，用于完成从所述从运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元62，用于负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元63，用于缓存数据块和从运算模块计算得到的输出标量；
所述第三存储单元64，用于缓存所述从运算模块在计算过程中需要的卷积核数据。
参见图1E，图1E为本申请实施例提供的一种数据访问单元的结构示意图。如图1E所示，所述数据访问单元包括寄存器模块和直接内存方位DMA控制模块。
其中，上述寄存器模块，用于存储目标数据的源地址、目标数据的目的地址和每次传输目标数据的数据量等参数。
其中，上述目标数据可为图像数据或者视频数据。
具体地，上述目标数据的源地址为该目标数据在源存储器的中的存储地址，上述目标数据的目的地址为指示该目标数据被传输至的存储空间对应的地址。上述目标数据的传输量为上述运算装置传输上述目标数据时每次传输的数据量。
需要说明的是，上述源存储器为上述目标数据的存储空间，上述目的存储器用于存储传输后的目标数据。上述源存储器可为内寄存器或者外部寄存器，上述目的存储器可为内寄存器或者外部寄存器，且该源存储器和目的存储器可为同一存储空间，也可为不同的存储空间。
上述寄存器模块包括：
标量寄存器堆包括提供目标数据传输过程中所需的地址寄存器、存储目标数据规模的寄存器和存储数据量等参数的寄存器。标量寄存器堆可以用于存储目标数据地址、目标数据规模等信息。
其中，目标数据地址为数据在内存或外存储器中存储的地址，即上述目标数据的源地址和目的地址；目标数据规模为目标数据在内存或外存储器中存储的行、列大小；还可为上述目标数据在计算机中存储的字节数、比特数等。
需要说明的是，上述目标数据为图像数据或者视频数据，但是最终以图像数据的形式存储于源存储器中。图像数据存储于源存储器中的最小单位为图像数据的一个像素点，以RGB的形式。对于图像数据，可以看成M行N列的像素点。
上述DMA控制模块，用于接收DMA指令，并根据DMA指令，从上述寄存器模块中获取目标数据的源地址，目的地址和每次传输目标数据的数据量；或者从上述DMA指令中获取上述目标数据的源地址，目的地址和每次传输目标数据的数据量；
根据上述目标数据的源地址，从上述源存储器中获取上述目标数据；
根据上述每次传输目标数据的数据量将上述目标数据传输至目的存储器中上述目的地址对应存储空间。
如图2所示，上述DMA控制模块包括：
指令单元，用于处理原始DMA指令，得到处理后的DMA指令；
加法单元，用于根据上述处理后的DMA指令，计算得到目标数据的源地址和目标数据的目的地址；
读写单元，用于根据所述源地址从上述源存储器中读取上述目标数据，并根据上述目标数据的目的地址将上述目标数据写入上述目的存储器中。
进一步地，上述读取单元根据处理后的DMA指令从上述寄存器模块中获取每次传输目标数据的数据量，并根据该每次传输目标数据的数据量分多次将上述目标数据传输至上述目的存储器中。
其中，上述加法单元和上述读写单元为多流水级结构，且上述加法单元处于第一流水级，上述读写单元在第二流水级。当连续串行的多条DMA指令到达时，可以更加高效地实现这一连串DMA指令所要求的操作。DMA控制模块负责上述运算装置的所有DMA操作，包括但不限于一维读取操作、一维写入操作、二维读取操作和二维写入操作。
进一步地，指令单元包括：
指令展开单元，用于将原始DMA指令展开为***DMA指令，该***DMA指令是DMA控制模块的控制指令。
当需要DMA传送目标数据时，则上述DMA控制模块收到DMA指令命令，该DMA指令表明所需目标数据的源地址、目标数据的目的地址和大小。其中，该源地址和目的地址还需要标记所属的存储空间，是内存还是外存储器，如果是外存储器，还需要标记所属的流。这里的“流”即前述多组数据交替传送时的分组，处理器对全部数据的需求可能是不连续的，但对某个特定的流来说，很可能是连续的。
指令缓存单元，用于存储***DMA指令，即在执行DMA指令过程中，同时也被缓存在指令缓存单元中。当一条指令执行完之后，如果该指令同时也是指令缓存单元中未被提交指令中最早的一条指令，该指令将被提交，一旦提交，该条指令进行的操作对装置状态的改变将无法撤销。
在一种实施方式中，上述指令缓存单元可以是重排序缓存，也可以是其他缓存单元。
指令处理单元，用于处理指令缓存单元中的***DMA指令。
其中，指令处理单元可以包括：
取指单元，用于从指令缓存单元中获取***DMA指令；
译码单元，用于对***DMA指令进行译码；
指令队列，用于对译码后的***直接内存访问指令进行顺序存储。
此外，DMA控制模块还可以用于根据DMA指令，从处理器模块中的原始数据中获取目标数据传送至存储器模块中未存储该目标数据的位置，或者从处理器模块中的处理数据中获取目标数据并传输至存储器模块。
需要说明的是，上述处理器模块可为源存储器，上述存储器模块中未存储该目标数据的位置为目的存储器或者上述存储器模块为目的存储器。
上述运算装置还可以包括数据缓存单元，用于与源地址存储空间的内存及DMA控制模块进行数据传输，数据缓存单元可以为高速暂存存储器，可支持不同大小数据的传输，将待写入的数据暂存在高速暂存存储器中，稍后用于真正地写入存储器模块中。
上述运算装置还可以包括数据转换单元，用于对从源存储器中取出的数据作数据转换，其中数据转换包括但不限于数据精度转化、定浮点相互转换、数据排列方式转换、数据量大小转换。
在一种可行的实施例中，上述读写单元获取上述目标数据和该目标数据的目的地址后，直接根据目标数据的目的地址将目标数据写入目的存储器中。
在一种可行的实施例中，上述读写单元获取上述目标数据和该目标数据的目的地址后，将该目标数据及其目的地址传输至上述数据转换单元，该数据转换单元将该目标数据进行处理后，直接根据目标数据的目的地址将目标数据写入目的存储器中。
在一种可行的实施例中，上述读写单元获取上述目标数据和该目标数据的目的地址后，将该目标数据及其目的地址传输至上述数据转换单元，该数据转换单元将该目标数据进行处理后，将转换后的目标数据及其目的地址存储在上述数据缓存单元中。该数据缓存单元根据目标数据的目的地址将目标数据写入目的存储器中。
上述运算装置还可以包括地址映射单元，用于当源地址为虚拟地址时，对源地址作地址映射，将源地址转换为源地址对应的物理地址；当目的地址为虚拟地址时，对目的地址作地址映射，将目的地址转换为目的地址对应的物理地址。
本申请实施例提供的装置的DMA指令集采用载入/存储(Load/Store)结构，读写单元不会对内存中的数据进行操作。优选的，DMA指令集采用定长指令。
本申请实施例的另一方面，还提供了一种运算方法，图3为本公开实施例的步骤流程图，如图3所示，包括步骤：
301、数据访问单元从所述存储器中提取运算指令对应的操作域对应的数据块，并将运算指令对应的操作域对应的数据块输至所述互联模块。
其中，数据块包括n维数据，n为大于等于1的整数；
302、互联模块连接运算单元中的计算器以使得所述运算单元构成第一计算拓扑结构，以及接收数据块，将数据块发送至运算单元；
303、控制器单元从寄存器单元内提取运算指令，将运算指令译码成执行指令，执行指令用于控制运算单元执行运算操作，将运算指令对应的操作域传输至所述数据访问单元；
304、运算单元中的多个从运算模块将接收输入数据和运算指令对应的操作域对应的数据块执行卷积运算得到的中间向量，将所述中间向量通过所述互联模块转发至所述运算单元中的主运算模块；
305、所述主运算模块将所有中间向量拼接成中间结果，并对所述中间结果执行非线性函数运算得到指令结果；
306、所述数据访问单元中的DMA控制模块，接收DMA指令，并根据所述DMA指令从寄存器模块或所述DMA指令获取目标数据的源地址和目的地址，所述目标数据为所述运算装置中待传输的数据；
具体地，上述运算装置接收DMA指令，根据该DMA指令从寄存器模块获取上述的目标数据的源地址和目的地址，或者从DMA指令中获取该目标数据的源地址和目的地址。
需要说明的是，上述寄存器模块存储有上述目标数据存储的源地址、目的地址及每次传输目标数据的数据量。
可选地，上述运算装置根据上述DMA指令从上述寄存器模块中获取每次传输目标数据的数据量。
307、所述DMA控制模块根据所述目标数据的源地址从所述源存储器中获取所述目标数据，并将所述待传输目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间，所述源存储器为所述目标数据的存储空间，所述目的存储器用于存储传输后的目标数据。
需要说明的是，上述步骤306和步骤307可以直接运用于运算装置中任何一个需要进行数据传输的步骤中，与其它步骤无执行的先后顺序的限制。
具体地，所有的数据预先存储在特定的源存储器中，该源存储器可以包括芯片内部的各个存储模块和外部的存储模块。上述运算装置根据获取到的目标数据的源地址，从上述源存储器中获取所述目标数据。
在一种可行的实施例中，在根据所述目标数据的源地址获取所述目标数据之前，当确定上述目标数据的源地址为虚拟地址时，上述运算装置对该目标数据的源地址进行地址映射，得到上述源地址的物理地址。上述运算装置根据上述源地址的物理地址从上述源存储器中获取上述目标数据。
具体地，上述运算装置从寄存器模块或从DMA指令的字段中获取目标数据的目的地址后，根据目标数据的目的地址将上述目标数据传输至目的存储器。其中，该目的存储器可以包括芯片内部的各个存储模块和外部的存储模块。
其中，上述源存储器和上述目的存储器不为同一寄存器。
在一种可行的实施例中，上述运算装置根据上述每次传输目标数据的数据量分多次将上述目标数据传输至上述目的存储器中上述目的地址对应的存储空间中。
在一种可行的实施例中，在根据目标数据的目的地址将所述目标数据传输至目的存储器之前，确定上述目标数据的目的地址为虚拟地址时，上述运算装置对上述目的地址进行地址映射，将该目的地址转换成该目的地址对应的物理地址。上述运算装置根据上述目的地址对应的物理地址将上述目标数据传输至上述目的存储器中。
在一种可行的实施中，上述运算装置根据上述每次传输目标数据的数据量分多次将上述目标数据传输至上述目的存储器中上述目的地址对应的物理地址对应的存储空间中。
在一种可行的实施中，上述主运算模块包括：第一存储单元、第一子运算模块和第一数据依赖关系判定单元，所述方法还包括：
所述第一存储单元缓存所述主运算模块在计算过程中用到的输入数据和输出数据；
所述第一子运算模块完成所述主运算模块的各种运算功能；
所述第一数据依赖关系判定单元保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互连模块的发送的中间向量并发送到所述第一子运算模块。
在一种可行的实施中，上述从运算模块包括：第二子运算模块、第二数据依赖关系判定单元、第二存储单元和第三存储单元，所述方法还包括：
所述第二子运算模块完成从所述运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元缓存数据块和所述从运算模块计算得到的输出标量；
所述第三存储单元缓存所述从运算模块在计算过程中需要的卷积核数据。
在一种可行的实施中，上述第一数据依赖关系判定单元和第二数据依赖关系判定单元通过以下方式保证读写不存在一致性冲突：判断尚未执行的控制信号的数据与正在执行过程中的控制信号的数据之间是否存在依赖关系，如果不存在依赖关系，则确定出数据的读写不存在一致性冲突，如果存在依赖关系，则确定出数据的读写存在一致性冲突。
图4示意性示出了本公开实施例的指令集的格式示意图，如图4所示，每条指令包括一个操作码和五个操作域，其中，操作码用于指示该指令的功能，DMA控制模块通过识别该操作码可进行相应的操作，操作域用于指示该指令的数据地址信息。指令集包含有不同功能的DMA指令：
DTT指令：根据该指令，读写单元从源地址读出一个字，写入目的地址，同时也写入数据缓存单元。数据传送指令包括五个操作域，分别为第一操作域、第二操作域、第三操作域、第四操作域和第五操作域。其中，上述第一操作域用于指示目标数据的源地址所属的存储空间，上述第二操作域用于指示目标数据的源地址，上述第三操作域用于指示目标数据的目的地址所属的存储空间，上述第四操作域用于指示目标数据的目的地址，上述第五操作域用于指示目标数据的每次传输目标数据的数据量。每条指令完成一个字大小的数据的传送。
ADJ指令：根据该指令，上述加法单元将上述寄存器模块中的任两个寄存器(包括一个地址寄存器和一个跳转值寄存器)中的值相加，然后写回到其中一个上述地址寄存器中，从而完成2D DMA任务中的换行操作。
上述地址寄存器用于存储所述源地址，上述跳转值寄存器用于存储源地址的跳转值。
上述ADJ指令包括两个操作域，分别为第六操作域和第七操作域。其中，第六操作域用于指示地址寄存器的编号，第七操作域用于指示第跳转值寄存器的编号。上述ADJ指令将地址寄存器中的值加上跳转值寄存器中的值后，并将结果写回上述地址寄存器中。
图5示意性示出了本公开实施例的DMA控制模块执行2D DMA命令的流水线时空图，如图3所示，假设该2D DMA命令需要传送一块大小为3×3的数据，则整个过程一共需要9拍。也就是说，若该2D DMA命令传送的数据块大小为m×n，其中，m，n均为正整数，此时，本公开实施例的数据传输过程一共需要m×n拍。
需要说明的是，上述一拍为上述运算装置的一个时钟周期。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (19)

1.一种运算装置，其特征在于，所述运算装置包括存储器、数据访问单元、控制器单元、互联模块和运算单元，其中，
所述存储器，用于存储数据块，所述数据块包括n维数据，n为大于等于1的整数；
所述数据访问单元，用于从所述存储器中提取运算指令对应的操作域对应的数据块，并将所述运算指令对应的操作域对应的数据块输至所述互联模块；
所述互联模块，用于被配置成与所述运算单元中的计算器连接，以使得所述运算单元构成第一计算拓扑结构，以及接收所述数据块，将所述数据块发送至所述运算单元，所述互联模块通过硬件电路实现；
所述控制器单元，用于从寄存器单元内提取所述运算指令，将所述运算指令译码成执行指令，该执行指令用于控制所述运算单元执行运算操作，将所述运算指令对应的操作域传输至所述数据访问单元；
所述运算单元包括主运算模块和多个从运算模块，所述多个从运算模块用于将接收输入数据和所述运算指令对应的操作域对应的数据块执行卷积运算得到的中间向量，将所述中间向量通过所述互联模块转发至所述主运算模块；所述主运算模块用于将所有中间向量拼接成中间结果，并对所述中间结果执行非线性函数运算得到指令结果；
所述数据访问单元还包括寄存器模块和直接内存访问DMA控制模块，其中，
所述寄存器模块，用于存储目标数据在源存储器中存储的源地址、所述目标数据在目的存储器中存储的目的地址和每次传输目标数据的数据量，其中，所述目标数据为所述运算装置中待传输的数据；
所述DMA控制模块，用于接收DMA指令，并根据所述DMA指令从寄存器模块或所述DMA指令获取所述目标数据的源地址和目的地址；
所述DMA控制模块，还用于根据所述目标数据的源地址从所述源存储器中获取所述目标数据，并将所述待传输的数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间；
其中，所述源存储器为所述目标数据的存储空间，所述目的存储器用于存储传输后的目标数据；
其中，所述DMA指令为定长指令，所述DMA控制模块具体用于：
根据所述DMA指令从所述寄存器模块中或者从所述DMA指令中获取所述每次传输目标数据的数据量；
根据所述每次传输目标数据的数据量将所述目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间，其中，所述目标数据的源地址和目的地址还标记所属的存储空间的类型，若所述存储空间是外存储器，则所述目标数据的源地址和目的地址还标记所属的流；若所述存储空间为内存储器，则所述目标数据的源地址和目的地址还标记所属内存储器的子模块，所述流为多组数据交替传送时的分组。
2.根据权利要求1所述的装置，其特征在于，所述主运算模块包括：第一存储单元、第一子运算模块和第一数据依赖关系判定单元；
所述第一存储单元，用于缓存所述主运算模块在计算过程中用到的输入数据和输出数据；
所述第一子运算模块，用于完成所述主运算模块的各种运算功能；
所述第一数据依赖关系判定单元，用于保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互联模块的发送的中间向量并发送到所述第一子运算模块。
3.根据权利要求1所述的装置，其特征在于，所述从运算模块包括：第二子运算模块、第二数据依赖关系判定单元、第二存储单元和第三存储单元；
所述第二子运算模块，用于完成从所述运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元，用于负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元，用于缓存数据块和所述从运算模块计算得到的输出标量；
所述第三存储单元，用于缓存所述从运算模块在计算过程中需要的卷积核数据。
4.根据权利要求2或3所述的装置，其特征在于，第一数据依赖关系判定单元和第二数据依赖关系判定单元通过以下方式保证读写不存在一致性冲突：判断尚未执行的控制信号的数据与正在执行过程中的控制信号的数据之间是否存在依赖关系，如果不存在依赖关系，则确定出数据的读写不存在一致性冲突，如果存在依赖关系，则确定出数据的读写存在一致性冲突。
5.根据权利要求2或3所述的装置，其特征在于，所述寄存器模块包括：
标量寄存器堆，用于存储数据规模、目标数据的源地址和目标数据的目的地址，目标数据在所述源地址的摆放间隔大小、目标数据在所述目的地址的摆放间隔大小、访问次数和数据变换规模；
其中所述数据规模为所述目标数据的每次传输的数据量、所述数据变换规模为所述目标数据进行数据变换的数据量。
6.根据权利要求5所述的装置，其特征在于，所述DMA指令包括操作码和操作域，操作码用于指示该指令的功能，操作域用于指示该指令的数据地址；所述DMA指令包括数据传送指令和地址跳转指令；
所述数据传送指令第一操作域、第二操作域、第三操作域和第四操作域，和第五操作域，所述第一操作域用于指示目标数据的源地址所属的存储空间，所述第二操作域用于指示目标数据的源地址，所述第三操作域用于指示目标数据的目的地址所属的存储空间，所述第四操作域用于指示目标数据的目的地址；
所述地址跳转指令包括第五操作域和第六操作域，所述第五操作域用于指示地址寄存器的编号，所述第六操作域用于指示跳转值寄存器的编号；
其中，所述地址寄存器用于所述源地址，所述跳转值寄存器用于存储源地址的跳转值；
所述DMA指令还包括用于指示对目标数据进行数据转换的方式的操作域。
7.根据权利要求6所述的装置，其特征在于，所述数据传输指令还包括第七操作域，所述第七操作域用于指示目标数据的每次传输的数据量。
8.根据权利要求2或3所述的装置，其特征在于，所述运算装置还包括：
数据缓存单元，用于临时存储根据所述源地址从源存储器中读取的目标数据；
所述数据缓存单元包括：高速暂存存储器，用于支持不同大小的目标数据的传输，并写入目标存储器中所述目的地址对应的存储空间；
数据转换单元，用于对从源存储器中读取的目标数据作数据转换；
所述数据转换包括以下至少一项：数据精度转化、定浮点相互转换、数据排列方式转换、数据量大小转换；
地址映射单元，用于对源地址或是目的地址作地址的映射，用映射后的地址到对应的存储空间中取数据；
寄存器单元，用于存储运算指令、数据块在存储介质的地址、运算指令对应的计算拓扑结构。
9.根据权利要求2或3所述的装置，其特征在于，所述DMA控制模块包括：
指令单元，用于处理原始直接内存访问指令，以得到处理后的DMA指令；
加法单元，用于根据所述处理后的DMA指令，计算得到所述目标数据的源地址和所述目标数据的目的地址；
读写单元，用于根据所述目标数据的源地址从所述源存储器中读取所述目标数据，并将所述目标数据送至所述目的存储器中所述目标数据的目的地址对应的存储空间。
10.根据权利要求9所述的装置，其特征在于，所述加法单元和读写单元为多流水级结构，所述加法单元处于第一流水级，所述读写单元在第二流水级。
11.根据权利要求10所述的装置，其特征在于，所述指令单元包括：
指令展开单元，用于将所述DMA指令展开为***DMA指令；
指令处理单元，用于处理指令缓存单元中的***DMA指令；
指令缓存单元，用于存储所述***DMA指令；
其中，所述指令缓存单元包括:
重排序缓存，用于存储所述***DMA指令。
12.根据权利要求11所述的装置，其特征在于，当所述***DMA指令执行完之后，如果该***DMA指令同时也是所述指令缓存单元中未被提交指令中最早的一条***DMA指令，则该***DMA指令将被提交，一旦提交，该***DMA指令进行的操作对所述运算装置状态的改变将无法撤销。
13.根据权利要求12所述的装置，其特征在于，所述指令处理单元包括：
取指单元，用于从所述指令缓存单元中获取所述***DMA指令；
译码单元，用于对所述***DMA指令进行译码；
指令队列，用于对译码后的***DMA指令进行顺序存储。
14.一种运算方法，其特征在于，应用于运算装置，所述运算装置包括存储器、数据访问单元、控制器单元、互联模块和运算单元，其中，所述方法包括：
所述数据访问单元从所述存储器中提取运算指令对应的操作域对应的数据块，并将所述运算指令对应的操作域对应的数据块输至所述互联模块；
所述互联模块被配置成与所述运算单元中的计算器连接，以使得所述运算单元构成第一计算拓扑结构，以及接收所述数据块，将所述数据块发送至所述运算单元，所述互联模块通过硬件电路实现；
所述控制器单元从寄存器单元内提取所述运算指令，将所述运算指令译码成执行指令，该执行指令用于控制所述运算单元执行运算操作，将所述运算指令对应的操作域传输至所述数据访问单元；
所述运算单元中的多个从运算模块将接收输入数据和所述运算指令对应的操作域对应的数据块执行卷积运算得到的中间向量，将所述中间向量通过所述互联模块转发至所述运算单元中的主运算模块；
所述主运算模块将所有中间向量拼接成中间结果，并对所述中间结果执行非线性函数运算得到指令结果；
所述数据访问单元中的DMA控制模块，接收DMA指令，并根据所述DMA指令从寄存器模块或所述DMA指令获取目标数据的源地址和目的地址，所述目标数据为所述运算装置中待传输的数据；
所述DMA控制模块根据所述目标数据的源地址从源存储器中获取所述目标数据，并将所述待传输的数据传输至目的存储器中所述目标数据的目的地址对应的存储空间，所述源存储器为所述目标数据的存储空间，所述目的存储器用于存储传输后的目标数据；
其中，所述DMA指令为定长指令，所述DMA控制模块用于：
根据所述DMA指令从所述寄存器模块中或者从所述DMA指令中获取每次传输目标数据的数据量；
根据所述每次传输目标数据的数据量将所述目标数据传输至所述目的存储器中所述目标数据的目的地址对应的存储空间，其中，所述目标数据的源地址和目的地址还标记所属的存储空间的类型，若所述存储空间是外存储器，则所述目标数据的源地址和目的地址还标记所属的流；若所述存储空间为内存储器，则所述目标数据的源地址和目的地址还标记所属内存储器的子模块，所述流为多组数据交替传送时的分组。
15.根据权利要求14所述的方法，其特征在于，所述主运算模块包括：第一存储单元、第一子运算模块和第一数据依赖关系判定单元，所述方法还包括：
所述第一存储单元缓存所述主运算模块在计算过程中用到的输入数据和输出数据；
所述第一子运算模块完成所述主运算模块的各种运算功能；
所述第一数据依赖关系判定单元保证对所述第一存储单元的数据的读写不存在一致性冲突，并负责从所述第一存储单元读取输入的数据，并通过所述互联模块将输入的数据发送给所述多个从运算模块；以及接收所述互联模块的发送的中间向量并发送到所述第一子运算模块。
16.根据权利要求14所述的方法，其特征在于，所述从运算模块包括：第二子运算模块、第二数据依赖关系判定单元、第二存储单元和第三存储单元，所述方法还包括：
所述第二子运算模块完成从所述运算模块的卷积运算中的各种算术逻辑运算；
所述第二数据依赖关系判定单元负责计算过程中对所述第二存储单元和所述第三存储单元的读写操作，并保证对所述第二存储单元和所述第三存储单元的读写不存在一致性冲突；
所述第二存储单元缓存数据块和所述从运算模块计算得到的输出标量；
所述第三存储单元缓存所述从运算模块在计算过程中需要的卷积核数据。
17.根据权利要求15或16所述的方法，其特征在于，第一数据依赖关系判定单元和第二数据依赖关系判定单元通过以下方式保证读写不存在一致性冲突：判断尚未执行的控制信号的数据与正在执行过程中的控制信号的数据之间是否存在依赖关系，如果不存在依赖关系，则确定出数据的读写不存在一致性冲突，如果存在依赖关系，则确定出数据的读写存在一致性冲突。
18.根据权利要求15或16所述的方法，其特征在于，所述DMA指令包括数据处理指令和地址跳转指令；
所述数据处理指令指示DMA控制模块中的读写单元根据源地址从源存储器中读取一定大小的数，写入目的存储器中目的地址对应的存储空间中，数据规模可以从寄存器模块或上述DMA指令中获得；
所述地址跳转指令指示DMA控制模块中的加法单元将寄存器模块中的任两个寄存器中的值相加，然后写回到其中一个上述地址寄存器中，从而完成所述DMA指令中的换行操作，所述任两个寄存器包括一个地址寄存器和一个跳转值寄存器；
其中，所述地址寄存器用于存储所述源地址，所述跳转值寄存器用于存储源地址的跳转值。
19.根据权利要求18所述的方法，其特征在于，当***DMA指令执行完之后，如果该***DMA指令同时也是DMA控制模块中的指令缓存单元中，未被提交指令中最早的一条***DMA指令，则该***DMA指令将被提交，一旦提交，该***DMA指令进行的操作对目标数据传输的状态的改变将无法撤销。
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