CN104461970B - Dma控制器、移动终端以及数据搬运方法 - Google Patents
Dma控制器、移动终端以及数据搬运方法 Download PDFInfo
- Publication number
- CN104461970B CN104461970B CN201310430556.XA CN201310430556A CN104461970B CN 104461970 B CN104461970 B CN 104461970B CN 201310430556 A CN201310430556 A CN 201310430556A CN 104461970 B CN104461970 B CN 104461970B
- Authority
- CN
- China
- Prior art keywords
- dma controller
- data
- dma
- microprogram
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
本发明提供了一种DMA控制器、配置有该DMA控制器的移动终端以及基于该DMA控制器的数据搬运方法,该DMA控制器包括:配置接口,与外部的***总线相连,用于配置DMA控制器的指令区地址和数据区地址,其中,指令区为存储在***内存中的一段预先编程的微程序;处理引擎,与配置接口相连,用于根据指令区地址和数据区地址解释执行微程序。在本发明中,通过可编程的微程序来配置DMA控制器的执行,从而可实现复杂的数据搬运,同时降低DMA控制器中断对主处理器的影响,达到了提高***效率的效果。
Description
技术领域
本发明涉及IC设计领域,具体而言,涉及一种DMA控制器、配置有该DMA控制器的移动终端以及基于该DMA控制器的数据搬运方法。
背景技术
随着移动终端设备技术发展,终端对***功耗要求越来越严苛,而对数据处理性能要求越来越高。对于处理器技术而言,高性能意味着高功耗。各家处理器设备厂商在功耗和性能间不断进行优化设计,最终选择一种相对平衡的折中方案。这种严格要求,也推动了IC设计技术的发展。
在当前的处理器***架构中,增加了DMA控制器用来辅助主处理器完成数据搬运和处理工作。在移动设备中,DMA控制器占据了数据处理的很大比重,具有很大的应用需求。DMA控制器主要工作是搬运数据,涉及内存与内存间数据搬运、内存和设备间数据搬运,以及某些控制器提供的设备与设备间的数据搬运。DMA控制器的加入,解放了主处理器的数据搬运束缚。同时DMA控制器专注于数据搬运,与通用处理器相比具有较高的性能,也有很低的功耗表现。
但是,随着移动终端设备越来越丰富,以及对数据处理的需求越来越复杂,对主处理器的性能要求越来越高,而带来的功耗也越来越高。如何降低主处理器的处理时间,尽快让主处理器进入睡眠状态,成为降低***功耗的有效手段。现在的DMA控制器虽提高了***性能,但频繁的DMA中断处理仍然需要主处理器响应,对***的性能和功耗有较大影响。
针对相关技术中所存在的上述问题,目前尚未提出有效的解决方案。
发明内容
本发明提供了一种DMA控制器、配置有该DMA控制器的移动终端以及基于该DMA控制器的数据搬运方法,以解决上述现有DMA控制需要频繁向主处理器上报中断,影响***性能和功耗的问题。
根据本发明的一个方面,提供了一种DMA控制器,该DMA控制器包括:配置接口,与外部的***总线相连,用于配置DMA控制器的指令区地址和数据区地址,其中,指令区为存储在***内存中的一段预先编程的微程序;处理引擎,与配置接口相连,用于根据指令区地址和数据区地址解释执行微程序。
优选地,DMA控制器还包括:DMA通道,与处理引擎相连,用于所需搬运数据的传输;中断接口,与处理引擎相连,用于向主处理器上报中断;内部总线,与外部的***总线相连,用于处理引擎对***内存和外部设备的访问。
优选地,微程序为可重复编程的指令段,可存储于***内存的任意位置。
优选地,处理引擎为多个,每个处理引擎具有独立对应的配置接口和DMA通道。
优选地,DMA控制器还包括:源地址寄存器、目的地址寄存器、数据搬运长度寄存器。
根据本发明的另一方面,提供了一种基于该DMA控制器的数据搬运方法,包括:主处理器配置DMA控制器的指令区地址和数据区地址,其中,指令区为存储在***内存中的一段预先编程的微程序;DMA控制器根据指令区地址和数据区地址解释执行微程序,以进行数据的搬运。
优选地,微程序为可重复编程的指令段,可存储于***内存的任意位置。
优选地,主处理器配置DMA控制器的指令区地址和数据区地址之前,还包括:主处理器接收DMA请求,并选择相应的微程序。
优选地,主处理器配置DMA控制器的指令区地址和数据区地址,包括:主处理器根据DMA请求配置微程序对应的数据区;主处理器将数据区和微程序的内存地址配置给DMA控制器的相应通道,并启动DMA控制器。
根据本发明的再一方面,提供了一种移动终端,包括前文的DMA控制器。
在本发明实施例中,通过可编程的微程序来配置DMA控制器的执行,从而可实现复杂的数据搬运,同时降低DMA控制器中断对主处理器的影响,达到了提高***效率的效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本申请的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1是根据本发明实施例的DMA控制器结构示意图;
图2是根据本发明实施例一的DMA控制器内部结构示意图;
图3是根据本发明实施例一的DMA控制器配置流程图;
图4是根据相关技术的DMA接收数据流程图;
图5是根据本发明实施例二的USB缓冲区管理示意图;
图6是根据本发明实施例二的DMA接收数据流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。
图1是根据本发明实施例的DMA控制器结构示意图。如图1所示,该DMA控制器包括:配置接口10和处理引擎20。配置接口10与外部的***总线相连,用于配置DMA控制器的指令区地址和数据区地址,其中,指令区为存储在***内存中的一段预先编程的微程序。处理引擎20与配置接口相连,用于根据指令区地址和数据区地址解释执行微程序。
在本实施例中,通过可编程的微程序来配置DMA控制器的执行,从而可实现复杂的数据搬运,同时降低DMA控制器中断对主处理器的影响,达到了提高***效率的效果。
其中,微程序为可重复编程的指令段,可存储于***内存的任意位置。
其中,DMA控制器还包括:DMA通道,与处理引擎相连,用于所需搬运数据的传输;中断接口,与处理引擎相连,用于向主处理器上报中断;内部总线,与外部的***总线相连,用于处理引擎对***内存和外部设备的访问。
其中,处理引擎为多个,每个处理引擎具有独立的配置接口和DMA。
其中,DMA控制器还包括:源地址寄存器、目的地址寄存器、数据搬运长度寄存器。
实施例一
为了进一步提高DMA控制器的性能和降低***功耗,需要减少中断产生,降低主处理器的响应时间,为此,本发明实例一提供了一种实际应用的DMA控制器。
本实施例提供的DMA控制器具有如下特征:
1.DMA控制器以每一个通道作为编程单元。各个DMA通道间无相互影响。
2.DMA控制器可读写访问***内存空间。
3.DMA控制器内部具有计算比较等逻辑运算单元。
4.DMA控制器可解释识别运算指令,有一套自己的指令集。
5.DMA控制器指令的操作寄存器含较少通用寄存器,主要寄存器为DMA相关配置寄存器,如源地址寄存器、目的地址寄存器、搬运长度寄存器、及其他辅助寄存器。
6.***主处理器可将***内存中的指令区配置给DMA控制器解释执行。
7.除指令区外,***主处理器可选择配置输入数据区,用于配置DMA数据搬运信息。
图2是根据本实施例的DMA控制器内部结构示意图。如图2所示:
该DMA控制器包括3个处理引擎(20),每一个处理引擎(20)对应一个DMA通道(40),通过该通道可独立完成本通道数据搬运处理工作。
每个处理引擎(20)还有一个独立的配置通道接口(10),用于配置处理引擎(20)的指令区和数据区在***内存的地址。
处理引擎(20)接收设备的DMA处理请求,在数据处理完毕后,DMA控制器通过中断接口(30)通知主处理器。
控制器内部有高速数据传输总线(50)与外部***总线相接,完成处理引擎(20)对外部内存和设备的访问。
除内部数据总线外,配置接口(10)也与外部的***总线相接,此***总线接口用于主处理器对配置接口(10)的访问。
在本实施例的***框架下,处理引擎(20)可根据配置的指令区的指令解释执行,完成用户定制的DMA动作。该指令区的指令简短精炼,在此称为微程序。
图3是根据本发明实施例一的DMA控制器配置流程图。如图3所示,该DMA控制器配置流程包括以下步骤:
步骤S301,主处理器接收上层用户请求。
步骤S302,主处理器根据DMA请求,选择不同的DMA控制器微程序。
步骤S303,主处理器根据DMA请求的内容,配置微程序对应的输入数据区。
步骤S304,主处理器将输入数据区的地址配置给DMA控制器相应通道。
步骤S305,主处理器将微程序的地址配置给DMA控制器相应通道。
步骤S306,以上配置完成后,主处理器启动DMA控制器开始工作。
步骤S307,DMA控制器通过微程序地址,获取微程序并执行。
步骤S308,DMA控制器根据微程序要求,当完成任务后,上报中断通知主处理器。
步骤S309,主处理器接收到DMA控制器中断,完成DMA流程。
在本发明实施例中,DMA控制器需要执行微程序,微程序由DMA控制器可识别的指令组成。DMA控制器的指令使用伪代码的形式可表示如下:
在以上伪代码中,实现了从源地址0x1000搬运大小为200字节的数据到目的地址0x2000的过程。当搬运完成后,DMA控制器产生中断通知主处理器。
DMA控制器在此过程中解释simple_dma微程序,然后执行。simple_dma程序相当于一次函数调用过程,此程序需要用户预先编程,且可重复使用。simple_dma程序的执行流程如伪代码中表述,用户可修改InputData段的内容重新配置DMA启动,从而完成对不同地址数据的搬运工作。
在本实施例中,最大降低DMA控制器的执行环境约束,微程序指令需要具有位置无关特性。主处理器可将微程序存放于任意内存位置,然后将地址配置到DMA控制器,DMA控制器对此位置的代码均可正常解释执行。
图4是根据相关技术的DMA接收数据流程图。如图4所示,描述了USB在进行DMA传输时的数据流程,该流程为相关技术中的DMA控制器的一般过程。首先配置DMA控制器,然后DMA控制器等待PC侧的数据下发。当数据接收完毕后,DMA控制器上报中断通知主处理器。详细步骤如下:
步骤S401:申请DMA空间缓冲块,用于存放USB数据。
步骤S402:将缓冲块的基址和大小配置到DMA控制器。
步骤S403:若在中断中启动DMA后,退出中断服务程序。
步骤S404:DMA控制开始工作接收PC侧数据。
步骤S405:DMA控制器接收当前USB数据包,当检测到数据传输结束,上报中断给主处理器。
步骤S406:主处理器接收到DMA中断,进入USB DMA中断服务程序处理。
步骤S407:中断服务程序确定为USB DMA接收数据完毕。
步骤S408:中断服务程序将已读入数据的DMA缓冲块传递给上层。
步骤S409:DMA控制再次进入接收数据流程,重复到步骤S401。
以上流程需要主处理器辅助完成数据处理。不论主处理器是在工作状态还是睡眠,此中断处理都会打断主处理器的当前状态。若处理器处于睡眠状态,则需要唤醒处理器进行工作,增加了***功耗。若主处理器已在处理USB数据或高优先级的任务,则仍会打断主处理器执行,影响***性能。
实施例二
鉴于以上情形,在本发明实施例二中,通过构建微程序可以很好解决这种困境。针对USBDMA传输,可编程的DMA控制器进行编程设计,构建过程如下:
首先,设计USB DMA的优化流程。根据本文的可编程DMA控制器,可将USB DMA流程优化设计为如图5所示,将USB的DMA空间按照循环队列管理,每个存储单元为一个缓冲块。DMA控制器可随时从队列中申请缓冲块,然后将PC侧数据填充到缓冲块中,并更新写指针。而USB驱动则可从循环队列中读取缓冲块,交给上层应用程序,并更新读指针。这样,主处理器和DMA控制器可在循环队列上并发工作。
从此缓冲管理机制上看,只要保证DMA控制器能够自动申请缓冲块并填充,上层应用就可接收到PC侧数据。于是,USB DMA的工作流程可优化为图6所示的流程,步骤为:
步骤S601:配置DMA控制器后,开始启动工作。
步骤S602:DMA控制器判断USB DMA空间循环队列是否有空闲块。
步骤S603:若有空闲块,则DMA控制器申请一块DMA空间。
步骤S604:若无空闲块,则停止DMA操作。
步骤S605:DMA控制器根据DMA空闲块起始地址和大小,配置内部寄存器,启动并搬运数据。
步骤S606:DMA控制器开始接收数据。
步骤S607:搬运完成后,DMA控制器将当前搬运的地址写入指定位置,并更新写指针。
步骤S608:DMA控制器上报中断通知主处理器。USB驱动可屏蔽掉此中断,不响应,不影响DMA控制器正常工作。
步骤S609:DMA控制器再次循环进入步骤S402过程,循环处理,直到队列无空闲缓冲块为止。
上述优化流程中,主处理器和DMA控制器流水并发工作,两者的交互流程很少,提高了***吞吐量。如图5所示,DMA控制器仅负责从缓冲区申请数据块,然后将读取的数据填入,无需主处理器参与,而主处理器仅从缓冲区读取数据即可。在实施例中,DMA控制器已替代了中断服务程序的动作,从而减少了主处理的中断响应,对于高速数据传输有着极好的优化效果。
然后,根据以上USB DMA优化流程,进行设计微程序。USB驱动可将微程序配置给DMA控制器,DMA控制器执行微程序完成接收流程。微程序的可参考伪代码如下描述:
DMA微程序编程完成后,需要在主处理***版本中增加该微程序。USB驱动首先将usb_ring_dma微程序拷贝到指定位置。然后,USB驱动按照申请的DMA空间,进行组织布局,并对dma_config数据区进行修改配置。在以上伪代码中,给出了一种示例,配置了循环队列基址以及缓冲块大小等。
最后,USB驱动将usb_ring_dma微程序的地址和dma_config数据区的地址配置给DMA控制器的相应通道并启动DMA控制器。DMA控制器启动后,对微程序进行解释执行,最终与USB驱动配合完成USB数据接收流程。
在本实施例中,通过以上USB DMA的具体实施方案和过程,详述了本发明对DMA改进后的实现方式。在本实施例中,通过可编程配置的DMA流程,完成了高效且低功耗的数据搬运处理,具有极好的应用前景。
在另外一个实施例中,还提供了一种移动终端,该移动终端包括前文中描述的DMA控制器。
在另外一个实施例中,还提供了一种软件,该软件用于执行上述实施例中描述的技术方案。
在另外一个实施例中,还提供了一种存储介质,该存储介质中存储有上述软件,该存储介质包括但不限于光盘、软盘、硬盘、可擦写存储器等。
从以上的描述中,可以看出,本发明实现了如下技术效果:
本发明的上述实施例提供了一种可编程的DMA控制器方案,可实现复杂的数据搬运,同时降低DMA控制器中断对主处理器的影响,大大提高了***的效率。
显然,本领域的技术人员应该明白,上述的本发明的各模块或各步骤可以用通用的计算装置来实现,它们可以集中在单个的计算装置上,或者分布在多个计算装置所组成的网络上,可选地,它们可以用计算装置可执行的程序代码来实现,从而,可以将它们存储在存储装置中由计算装置来执行,并且在某些情况下,可以以不同于此处的顺序执行所示出或描述的步骤,或者将它们分别制作成各个集成电路模块,或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样,本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (7)
1.一种DMA控制器,其特征在于,包括:
配置接口,与外部的***总线相连,用于配置所述DMA控制器的指令区地址和数据区地址,其中,所述指令区为存储在***内存中的一段预先编程的微程序;
处理引擎,与所述配置接口相连,用于根据所述指令区地址和所述数据区地址解释执行所述微程序;
所述处理引擎为多个,每个所述处理引擎具有独立的所述配置接口和DMA通道。
2.根据权利要求1所述的DMA控制器,其特征在于,还包括:
DMA通道,与所述处理引擎相连,用于所需搬运数据的传输;
中断接口,与所述处理引擎相连,用于向主处理器上报中断;
内部总线,与外部的所述***总线相连,用于所述处理引擎对***内存和外部设备的访问。
3.根据权利要求1所述的DMA控制器,其特征在于,所述微程序为可重复编程的指令段,可存储于***内存的任意位置。
4.根据权利要求1所述的DMA控制器,其特征在于,还包括:
源地址寄存器、目的地址寄存器、数据搬运长度寄存器。
5.一种基于DMA控制器的数据搬运方法,其特征在于,包括:
主处理器配置所述DMA控制器的指令区地址和数据区地址,其中,所述指令区为存储在***内存中的一段预先编程的微程序;
所述DMA控制器根据所述指令区地址和所述数据区地址解释执行所述微程序,以进行数据的搬运;
其中,主处理器配置所述DMA控制器的指令区地址和数据区地址之前,还包括:所述主处理器接收DMA请求,并选择相应的微程序;
主处理器配置所述DMA控制器的指令区地址和数据区地址,包括:所述主处理器根据所述DMA请求配置所述微程序对应的数据区;所述主处理器将所述数据区和微程序的内存地址配置给所述DMA控制器的相应通道,并启动DMA控制器。
6.根据权利要求5所述的数据搬运方法,其特征在于,所述微程序为可重复编程的指令段,可存储于***内存的任意位置。
7.一种移动终端,其特征在于,包括权利要求1至4中任意一项所述的DMA控制器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310430556.XA CN104461970B (zh) | 2013-09-18 | 2013-09-18 | Dma控制器、移动终端以及数据搬运方法 |
PCT/CN2013/087242 WO2014169637A1 (zh) | 2013-09-18 | 2013-11-15 | Dma控制器、移动终端以及数据搬运方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310430556.XA CN104461970B (zh) | 2013-09-18 | 2013-09-18 | Dma控制器、移动终端以及数据搬运方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104461970A CN104461970A (zh) | 2015-03-25 |
CN104461970B true CN104461970B (zh) | 2019-06-11 |
Family
ID=51730758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310430556.XA Active CN104461970B (zh) | 2013-09-18 | 2013-09-18 | Dma控制器、移动终端以及数据搬运方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN104461970B (zh) |
WO (1) | WO2014169637A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108874445A (zh) * | 2017-10-30 | 2018-11-23 | 上海寒武纪信息科技有限公司 | 神经网络处理器及使用处理器执行向量点积指令的方法 |
US11996105B2 (en) | 2018-09-13 | 2024-05-28 | Shanghai Cambricon Information Technology Co., Ltd. | Information processing method and terminal device |
CN111352869B (zh) * | 2018-12-24 | 2024-05-07 | 深圳市中兴微电子技术有限公司 | 一种数据传输方法及装置、存储介质 |
CN111615692A (zh) * | 2019-05-23 | 2020-09-01 | 深圳市大疆创新科技有限公司 | 数据搬运方法、计算处理装置、设备及存储介质 |
CN111427293A (zh) * | 2020-03-26 | 2020-07-17 | 广州立功科技股份有限公司 | 多通道输入采样唤醒方法、装置和控制设备 |
CN112256605B (zh) * | 2020-11-03 | 2024-05-17 | 蔺建琪 | 安全dma控制器及数据搬运方法 |
CN114330691B (zh) * | 2021-12-30 | 2023-08-29 | 北京奕斯伟计算技术股份有限公司 | 用于直接存储器访问装置的数据搬运方法 |
CN114661644B (zh) * | 2022-02-17 | 2024-04-09 | 之江实验室 | 辅助3d架构近存计算加速器***的预存储dma装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101452427A (zh) * | 2008-11-19 | 2009-06-10 | 北京红旗胜利科技发展有限责任公司 | 一种dma数据传输***及方法和一种中央处理器 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5212795A (en) * | 1988-10-11 | 1993-05-18 | California Institute Of Technology | Programmable DMA controller |
CN1163428A (zh) * | 1995-08-09 | 1997-10-29 | 太平洋通讯科学有限公司 | 寄生个人计算机接口 |
CN1246784C (zh) * | 2003-02-13 | 2006-03-22 | 上海交通大学 | 带有可重构通道数dma的数字信号处理器 |
-
2013
- 2013-09-18 CN CN201310430556.XA patent/CN104461970B/zh active Active
- 2013-11-15 WO PCT/CN2013/087242 patent/WO2014169637A1/zh active Application Filing
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101452427A (zh) * | 2008-11-19 | 2009-06-10 | 北京红旗胜利科技发展有限责任公司 | 一种dma数据传输***及方法和一种中央处理器 |
Non-Patent Citations (1)
Title |
---|
面向***芯片测试的微处理器结构设计;王党辉;《计算机工程与应用》;20090501;第45卷(第13期);第81-83页 |
Also Published As
Publication number | Publication date |
---|---|
WO2014169637A1 (zh) | 2014-10-23 |
CN104461970A (zh) | 2015-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104461970B (zh) | Dma控制器、移动终端以及数据搬运方法 | |
US10019181B2 (en) | Method of managing input/output(I/O) queues by non-volatile memory express(NVME) controller | |
JP5583180B2 (ja) | 仮想gpu | |
CN101425966B (zh) | 片上网络以及使用片上网络进行数据处理的方法 | |
CN103150279B (zh) | 一种主机与基板管理控制器共享设备的方法 | |
CN102023844B (zh) | 并行处理器及其线程处理方法 | |
CN104094235B (zh) | 多线程计算 | |
KR20210011451A (ko) | 하드웨어 가속을 위한 하드웨어 리소스들의 임베디드 스케줄링 | |
US8935491B2 (en) | Memory architecture for dynamically allocated manycore processor | |
CN109983440A (zh) | 数据处理 | |
US20140375658A1 (en) | Processor Core to Graphics Processor Task Scheduling and Execution | |
CN105830026A (zh) | 用于调度来自虚拟机的图形处理单元工作负荷的装置和方法 | |
CN102279766B (zh) | 并行模拟多个处理器的方法及***、调度器 | |
CN104932996B (zh) | 用于控制链路接口的未使用硬件的功率消耗的方法、装置和*** | |
KR20160075669A (ko) | 하이브리드 프로세서 코어를 포함하는 시스템-온-칩(soc) | |
CN103197916A (zh) | 用于源操作数收集器高速缓存的方法和装置 | |
CN103399833A (zh) | 用于在计算机***中传递中断的技术 | |
CN102331977A (zh) | 内存控制器、处理器***及内存访问控制方法 | |
US7386642B2 (en) | IO direct memory access system and method | |
CN103455371A (zh) | 用于优化的管芯内小节点间消息通信的方法和*** | |
US10042659B1 (en) | Caching virtual contexts for sharing of physical instances of a hardware resource | |
WO2018075811A2 (en) | Network-on-chip architecture | |
US8972667B2 (en) | Exchanging data between memory controllers | |
US20180212894A1 (en) | Fork transfer of data between multiple agents within a reconfigurable fabric | |
CN110874336B (zh) | 一种基于申威平台的分布式块存储低延迟控制方法及*** |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |