CN109524405A - 半导体元件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 51
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000008569 process Effects 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 109
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000005530 etching Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种半导体元件的制造方法，包括下列步骤。在衬底上依序形成第一导电层、第一氧化层以及硬遮罩层。图案化硬遮罩层与第一氧化层，以形成包括硬遮罩图案与第一氧化图案的堆叠结构。进行氧化制程，以于堆叠结构与第一导电层的表面形成第二氧化层，且第一导电层的邻近堆叠结构的侧壁的区域经氧化而形成延伸氧化图案。移除第二氧化层。以堆叠结构为遮罩移除被暴露出的第一导电层及其下方的衬底，以形成第一导电结构，且在衬底中形成凹陷。移除堆叠结构。移除延伸氧化图案。
Description
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种存储器元件的制造方法。
背景技术
随着积体电路朝向更高的集积度发展，快闪存储器的主动区之间的间隔也随之缩减。换言之，浮置栅极之间的开口的深宽比越来越大，以使得在浮置栅极上方以及相邻的浮置栅极之间形成控制栅极时容易在相邻的浮置栅极之间形成缝隙(seam)或孔洞(void)。如此一来，对控制栅极进行图案化时容易产生侧向蚀刻，而降低浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio；GCR)。
发明内容
本发明提供一种半导体元件的制造方法，可避免将控制栅极填入浮置栅极之间的凹陷时形成缝隙或孔洞。
本发明的半导体元件的制造方法包括下列步骤。在衬底上依序形成第一导电层、第一氧化层以及硬遮罩层。图案化硬遮罩层与第一氧化层，以形成包括硬遮罩图案与第一氧化图案的堆叠结构。进行氧化制程，以于堆叠结构与第一导电层的表面形成第二氧化层，且第一导电层的邻近堆叠结构的侧壁的区域经氧化而形成延伸氧化图案。移除第二氧化层。以堆叠结构为遮罩移除被暴露出的第一导电层及其下方的衬底，以形成第一导电结构，且在衬底中形成凹陷。移除堆叠结构。移除延伸氧化图案。
基于上述，通过将第一导电层的邻近于堆叠结构的侧壁的区域氧化而形成延伸氧化图案，可使第一导电层与延伸氧化图案的界面经形成为弧面或斜面。如此一来，对第一导电层进行图案化且将延伸氧化图案移除后，可使第一导电结构的顶部具有圆角或斜角。因此，在相邻的第一导电结构之间及第一导电结构上形成第二导电层时，可避免在相邻的第一导电结构之间形成缝隙或孔洞。如此一来，后续对第二导电层进行图案化时，可避免产生侧向蚀刻而造成栅极耦合率下降的问题。再者，本实施例的半导体元件的制造方法可在不用对第一导电结构进行非等向性蚀刻的情况下使得第一导电结构具有圆角或斜角。因此，可避免对第一导电结构进行非等向性蚀刻时由等离子体对第一导电结构所造成的损坏。
在一些实施例中，氧化第一导电层的部分区域的方法可包括临场蒸气产生法，其可在短时间内完成。因此，可降低半导体元件的制造方法的热预算，也即可减少热能对半导体元件的影响。此外，还可简单地通过调整临场蒸气产生法的操作时间而调整第一导电结构的圆角的弧度(或斜角的斜率)。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的半导体元件的制造方法的流程图。
图2A至图2I是依照本发明一实施例的半导体元件的制造流程的剖面示意图。
具体实施方式
请参照图1与图2A，本发明的一实施例可例如是快闪存储器的存储器元件的制造方法，包括下列步骤。首先，进行步骤S100，在衬底100上依序形成第一导电层102、第一氧化层104以及硬遮罩层106。
第一导电层102的材料可包括经掺杂或未经掺杂的多晶硅。形成第一导电层102的方法可包括化学气相沉积法。第一导电层102的厚度范围可为70nm至100nm。第一氧化层104的材料可包括氧化硅或氮氧化硅。形成第一氧化层104的方法可包括热氧化法、化学气相沉积法或其组合。第一氧化层104的厚度范围可为5nm至15nm。在一些实施例中，硬遮罩层106可为多层结构。举例而言，硬遮罩层106可包括依序堆叠于衬底100上的硬遮罩层108、硬遮罩层110以及硬遮罩层112。硬遮罩层108、硬遮罩层110以及硬遮罩层112的材料可经选择以对于彼此具有蚀刻选择性。举例而言，硬遮罩层108的材料可包括氮化硅或氮氧化硅。硬遮罩层110的材料可包括氧化硅。硬遮罩层112的材料可包括多晶硅。在其他实施例中，硬遮罩层106可为单层结构，其材料可包括氧化硅、氮化硅或氮氧化硅。形成硬遮罩层106的方法可包括化学气相沉积法。
在进行步骤S100之前，可在衬底100上形成第一介电层101。第一介电层101的材料可包括氧化硅或高介电常数材料(介电常数例如是大于4)。举例而言，高介电常数材料可包括氧化铪、氧化铪硅、氧化铪铝或氧化铪钽。第一介电层101的厚度范围可为3nm至10nm。
请参照图1以及图2B至2D，进行步骤S102，图案化硬遮罩层106与第一氧化层104，以形成包括硬遮罩图案106a与第一氧化图案104a的堆叠结构114。在一些实施例中，硬遮罩层106为多层结构。此外，对硬遮罩层106的多层结构进行图案化的步骤可分段进行。举例而言，包括硬遮罩层108、硬遮罩层110以及硬遮罩层112的硬遮罩层106可经分段图案化以形成包括硬遮罩图案108a、硬遮罩图案110a以及硬遮罩图案112a的硬遮罩图案106a。请参照图2B与图2C，分段图案化硬遮罩层106的方法可包括图案化硬遮罩层112，接着以硬遮罩图案112a为遮罩移除暴露出的硬遮罩层110。请参照图2D，随后以硬遮罩图案112a与硬遮罩图案110a为遮罩移除暴露出的硬遮罩层108与第一氧化层104，以形成堆叠结构114。在其他实施例中，硬遮罩层106也可为单层结构。移除部分硬遮罩层106与第一氧化层104的方法可包括非等向性蚀刻，例如是干式蚀刻。此外，在移除部分的第一氧化层104时，可以第一导电层102作为蚀刻停止层。
请参照图1与图2E，进行步骤S104，进行氧化制程，以形成第二氧化层116与延伸氧化图案118。在步骤S104中，第二氧化层116经形成于堆叠结构114与第一导电层102的表面。第二氧化层116的厚度范围可为10nm至12nm。由于在步骤S102中可以第一导电层102作为蚀刻停止层，故第一导电层102与第一氧化图案104a的界面会暴露出来。因此，在步骤S104中进行氧化制程时，氧会扩散至第一导电层102与堆叠结构114的界面。如此一来，第一导电层102的邻近于堆叠结构114的侧壁S的区域A会经氧化为延伸氧化图案118。延伸氧化图案118的厚度可沿着远离堆叠结构114的侧壁S的方向递减。在一些实施例中，延伸氧化图案118与未经氧化的第一导电层102之间的界面可经形成为弧面。特别来说，此弧面的开口朝向第一导电层102。此外，可通过调整氧化制程的操作时间来改变此弧面的弧度。一般而言，氧化制程的操作时间越长，则延伸氧化图案的厚度越大，且此弧面的弧度越大。在其他实施例中，延伸氧化图案118与第一导电层102之间的界面可经形成为斜面。相似地，可通过增加氧化制程的操作时间而提高此斜面的斜率。
在一些实施例中，步骤S104的氧化制程可包括临场蒸气产生(in-situ steamgeneration；ISSG)法。通过采用临场蒸气产生法，可在短时间内形成第二氧化层116与延伸氧化图案118。因此，可降低半导体元件20的制造方法的热预算(thermal budget)。举例而言，临场蒸气产生法的操作时间范围可为1s至10s。此外，临场蒸气产生法的操作温度范围可为900℃至1200℃。临场蒸气产生法的氢氧比的范围可为0.30至0.35。
请参照图1与图2F，进行步骤S106，移除第二氧化层116。移除第二氧化层116的方式可包括等向性蚀刻，例如是湿式蚀刻。进行步骤S108，以堆叠结构114为遮罩移除被暴露出的第一导电层102及其下方的衬底100，以形成第一导电结构102a，且在衬底100中形成凹陷R。在一些实施例中，在步骤S108可一并移除堆叠结构114中的硬遮罩图案112a。第一导电结构102a可作为图2I中的半导体元件20的浮置栅极。相邻的凹陷R之间的区域可为半导体元件20的主动区域(active area)。此外，在步骤S108中，第一介电层101可经图案化而形成第一介电图案101a。第一介电图案101a可作为半导体元件20的穿隧氧化层。
在其他实施例中，也可一并进行步骤S106与步骤S108。换言之，所属领域中技术人员可选用适当的蚀刻剂以在同一步骤中移除第二氧化层116以及被堆叠结构114暴露出的第一导电层102及其下方的衬底100。
请参照图1与图2G，进行步骤S110，在衬底100的凹陷R中及其上方的第一导电结构102a的两侧形成隔离材料层120。在一些实施例中，隔离材料层120可经形成至硬遮罩图案110a的两侧，或超过硬遮罩图案110a的顶面。隔离材料层120的材料可包括绝缘材料，例如是氧化硅、氮化硅或其组合。形成隔离材料层120的方法可包括化学气相沉积法。
请参照图1、图2H以及图2I，进行步骤S112，移除剩余的堆叠结构。步骤S112还可包括移除部分的隔离材料层120以形成隔离结构120a。在一些实施例中，步骤S112可包括下列的子步骤S112a至子步骤S112c。
请参照图1与图2H，进行子步骤S112a，移除部分的硬遮罩图案106a及其两侧的隔离材料层120。举例而言，可移除硬遮罩图案110a及其两侧的隔离材料层120。在一些实施例中，可通过例如是化学机械研磨法的方法来进行子步骤S112a。
请参照图1与图2I，进行子步骤S112b，移除部分的隔离材料层120以形成隔离结构120a。在一些实施例中，隔离结构120a的顶面可经形成以低于第一导电结构102a的顶面，故可提高作为浮置栅极的第一导电结构102a对于后续形成以作为控制栅极的第二导电层124之间的栅极耦合率(Gate-Coupling Ratio；GCR)。此外，隔离结构120a的顶面可经形成以高于第一介电图案101a的顶面。如此一来，可避免在形成隔离结构120a的过程中使第一介电图案101a受到损坏。移除部分的隔离材料层120的方法包括非等向性蚀刻，例如是干式蚀刻。
进行子步骤S112c，移除剩余的硬遮罩图案106a及其下方的第一氧化图案104a。在一些实施例中，上述剩余的硬遮罩图案106a可为硬遮罩图案108a。移除硬遮罩图案108a及其下方的第一氧化图案104a的方法包括等向性蚀刻，例如是湿式蚀刻。
进行步骤S113，移除延伸氧化图案118。在一些实施例中，移除延伸氧化图案118的方法包括等向性蚀刻，例如是湿式蚀刻。由于在步骤S104中延伸氧化图案118与第一导电层102之间的界面经形成为弧面或斜面，故延伸氧化图案118被移除后使得暴露出来的第一导电结构102a具有圆角或斜角。
图2F至图2H所示的实施例是在不同的步骤中(步骤S106与步骤S113)分别移除第二氧化层116与延伸氧化图案118。然而，在其他实施例中，也可在步骤S106中一并移除第二氧化层116与延伸氧化图案118。在又一些实施例中，甚至可一并进行步骤S106、步骤S108以及步骤S113。换言之，所属领域中具有通常知识者可选用适当的蚀刻剂以同时蚀刻第二氧化层116、部分的第一导电层102、部分的衬底100以及延伸氧化图案118。
进行步骤S114，在第一导电结构102a与隔离结构120a的上方依序形成第二介电层122与第二导电层124。第二导电层124可作为半导体元件20的控制栅极，且第二介电层122可作为半导体元件20的闸间介电层。在一些实施例中，第二导电层124的材料可包括多晶硅、金属、金属硅化物或其他导体材料。举例而言，金属可包括钛、钽、钨、铝或锆。金属硅化物可包括硅化镍、硅化钛或硅化钨。第二介电层122可为单层结构或多层结构，且第二介电层122的材料可包括氧化硅、氮化硅或其组合。举例而言，第二介电层122可为ONO结构，也就是氧化硅/氮化硅/氧化硅的结构。至此，已完成本实施例的半导体元件20的制造。
综上所述，通过将第一导电层的邻近于堆叠结构的侧壁的区域氧化而形成延伸氧化图案，可使第一导电层与延伸氧化图案的界面经形成为弧面或斜面。如此一来，对第一导电层进行图案化且将延伸氧化图案移除后，可使第一导电结构的顶部具有圆角或斜角。因此，在相邻的第一导电结构之间及第一导电结构上形成第二导电层时，可避免在相邻的第一导电结构之间形成缝隙或孔洞。如此一来，后续对第二导电层进行图案化时，可避免产生侧向蚀刻而造成栅极耦合率下降的问题。此外，基于第一导电结构具有圆角或斜角，还可避免尖端放电的问题，也即可降低半导体元件的漏电。再者，本实施例的半导体元件的制造方法可在不用对第一导电结构进行非等向性蚀刻的情况下使得第一导电结构具有圆角或斜角。因此，可避免对第一导电结构进行非等向性蚀刻时由等离子体对第一导电结构所造成的损坏。
在一些实施例中，氧化第一导电层的部分区域的方法可包括临场蒸气产生法，其可在短时间内完成。因此，可降低半导体元件的制造方法的热预算，也即可减少热能对半导体元件的影响。此外，还可简单地通过调整临场蒸气产生法的操作时间而调整第一导电结构的圆角的弧度(或斜角的斜率)。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (11)
1.一种半导体元件的制造方法，其特征在于，包括：
在衬底上依序形成第一导电层、第一氧化层以及硬遮罩层；
图案化所述硬遮罩层与所述第一氧化层，以形成包括硬遮罩图案与第一氧化图案的堆叠结构；
进行氧化制程，以于所述堆叠结构与所述第一导电层的表面形成第二氧化层，且所述第一导电层的邻近所述堆叠结构的侧壁的区域经氧化而形成延伸氧化图案；
移除所述第二氧化层；
以所述堆叠结构为遮罩移除被暴露出的所述第一导电层及其下方的衬底，以形成第一导电结构，且在所述衬底中形成凹陷；
移除所述堆叠结构；以及
移除所述延伸氧化图案。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述延伸氧化图案的厚度沿着远离所述堆叠结构的侧壁的方向递减。
3.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述延伸氧化图案与所述第一导电层之间的界面为斜面或弧面。
4.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述氧化制程包括临场蒸气产生法。
5.根据权利要求4所述的半导体元件的制造方法，其特征在于，所述临场蒸气产生法的操作时间范围为1s至10s。
6.根据权利要求4所述的半导体元件的制造方法，其特征在于，所述临场蒸气产生法的操作温度范围为900℃至1200℃，且所述临场蒸气产生法的氢氧比的范围为0.30至0.35。
7.根据权利要求1所述的半导体元件的制造方法，其特征在于，在依序形成所述第一导电层、所述第一氧化层以及所述硬遮罩层的步骤之前，所述半导体元件的制造方法还包括于所述衬底上形成第一介电层。
8.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述硬遮罩层为多层结构。
9.根据权利要求1所述的半导体元件的制造方法，其特征在于，在移除所述堆叠结构与所述延伸氧化图案的步骤之前，所述半导体元件的制造方法还包括在所述衬底的凹陷中及其上方的所述第一导电结构的两侧形成隔离材料层。
10.根据权利要求9所述的半导体元件的制造方法，其特征在于，在移除所述堆叠结构与所述延伸氧化图案的步骤中，所述半导体元件的制造方法还包括移除部分的所述隔离材料层以形成隔离结构，其中所述隔离结构的顶面低于所述第一导电结构的顶面。
11.根据权利要求10所述的半导体元件的制造方法，其特征在于，还包括于所述第一导电结构与所述隔离结构的上方依序形成第二介电层与第二导电层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710849461.XA CN109524405B (zh) | 2017-09-20 | 2017-09-20 | 半导体元件的制造方法 |
| US16/112,780 US10497786B2 (en) | 2017-09-20 | 2018-08-27 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710849461.XA CN109524405B (zh) | 2017-09-20 | 2017-09-20 | 半导体元件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109524405A true CN109524405A (zh) | 2019-03-26 |
| CN109524405B CN109524405B (zh) | 2020-10-09 |
Family
ID=65719430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710849461.XA Active CN109524405B (zh) | 2017-09-20 | 2017-09-20 | 半导体元件的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10497786B2 (zh) |
| CN (1) | CN109524405B (zh) |
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2017
- 2017-09-20 CN CN201710849461.XA patent/CN109524405B/zh active Active
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| Publication number | Publication date |
|---|---|
| US20190088486A1 (en) | 2019-03-21 |
| CN109524405B (zh) | 2020-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |