CN109509752A - Sram的存储单元结构 - Google Patents

Abstract

本发明公开了一种SRAM的存储单元结构，包括成对的上拉管、下拉管、选择管和辅助管，选择管和辅助管都形成在第一有源区中，上拉管都形成在第二有源区中，下拉管形成在第三有源区中，辅助管栅极由上拉管栅极从第二有源区中延伸到第一有源区中形成；辅助管的源区连接辅助电极，能在读取过程中实现和对应的下拉管的并联从而提高下拉电流，以及能在写入过程中和对应的选择管并联从而提高写入电流；同一有源区中的各晶体管的沟道区的宽度都相同的结构使有源区的宽度保持一致，能防止有源区宽度渐变。本发明能消除有源区的宽度变化对晶体管的沟道长度和宽度的影响，从而能提高器件之间的匹配度并从而提高良率，能同时增大读写窗口并提高读写速度。

Description

SRAM的存储单元结构

技术领域

本发明涉及半导体集成电路，特别是涉及一种SRAM的存储单元结构。

背景技术

如图1所示，是现有SRAM的存储单元结构的版图；图2是图1所示的现有SRAM的存储单元结构的电路图，现有SRAM的存储单元结构由第一NMOS管101、第二NMOS管102、第一PMOS管103、第二PMOS管104、第三NMOS管105和第四NMOS管106这6个晶体管连接而成，所述第一PMOS管103和所述第二PMOS管104作为两个上拉管(Pull Up，PU)，所述第三NMOS管105和所述第四NMOS管106作为两个下拉管(PullDown，PD)。图1中，所述第一NMOS管101也用PG1表示，所述第二NMOS管102也用PG2表示，所述第一PMOS管103也用PU1表示，所述第二PMOS管104也用PU2表示，所述第三NMOS管105也用PD1表示，所述第四NMOS管106也用PD2表示。

图1中，所述第一NMOS管101和所述第三NMOS管105同时形成在有源区201d中，所述第二NMOS管102和所述第四NMOS管106同时形成在有源区201a中，所述第一PMOS管103形成在有源区201c中。所述第二PMOS管104形成在有源区201d中。

现有结构中，所述第一NMOS管101为NMOS管，所第二NMOS管102为NMOS管。

所述存储单元结构的6个晶体管的连接方式为：

所述第一NMOS管101的栅极和所述第二NMOS管102的栅极都连接到同一跟字线WL；所述第一NMOS管101的源区连接第一位线BL，所述第二NMOS管102的源区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；

所述第一PMOS管103的源区和所述第二PMOS管104的源区都连接到电源电压Vdd。

所述第一PMOS管103的漏区、所述第三NMOS管105的漏区、所述第一NMOS管101的漏区、所述第二PMOS管104的栅极、所述第四NMOS管106的栅极都连接到第一节点NQ。

所述第二PMOS管104的漏区、所述第四NMOS管106的漏区、所述第二NMOS管102的漏区、所述第一PMOS管103的栅极、所述第三NMOS管105的栅极都连接到第二节点Q。第一节点NQ和第二节点Q储存的信息为互为反相且互锁。

所述第三NMOS管105的源区和所述第四NMOS管106的源区都接地Vss。

6个晶体管的栅极结构都采用多晶硅栅202。

另外，图1中，所述第三NMOS管105和所述第一PMOS管103的多晶硅栅202连接成一体结构；所述第四NMOS管106和所述第二PMOS管104的多晶硅栅202连接成一体结构。

第一层金属204通过对应的接触孔203和底部的对应的结构如多晶硅栅202、源区或漏区连接。

现有技术中，为了获得最优的读窗口(read window)和写窗口(write window)，6个晶体管的沟道区的宽度设置如下：令，所述第三NMOS管105和所述第四NMOS管106的宽度为W101，所述第一NMOS管101和所述第二NMOS管102的宽度为W102，所述第一PMOS管103和所述第二PMOS管104的宽度为W103，则有：W101>W102>W103。

而对于各晶体管，被多晶硅栅202所覆盖的有源区为沟道区，故各晶体管的沟道区的宽度将会由有源区的宽度决定，而各晶体管的沟道区的长度将会由有源区的长度决定。所以，在有源区201a和201d中需要同时设置W101和W102两个宽度。

当在有源区中设置两个不同的宽度时，宽度并不会直接变小，在实际工艺中，有源区的宽度会逐渐变化，以图1中的虚线圈107所对应的有源区201a的宽度变化为例，图3中将虚线圈107所示区域进行了放大。由图3所示可知，虽然在版图设计时，有源区201a的宽度变化处为一直角，但是经过实际的有源区定义工艺之后，有源区201a的宽度变化处将会按照标记108所示的虚线变化，虚线108的变化范围所覆盖的有源区的长度较大，且会从所述第四NMOS管106的多晶硅栅202的底部即沟道区一直沿沟道区的长度方向延伸到所述第二NMOS管102的沟道区中，这会使得所述第四NMOS管106和所述第二NMOS管102的沟道区的长度和宽度都会变化，而且这种变化是由于实际工艺产生的，故随着工艺条件的变化，对应的晶体管的沟道区的变化还会不一致，也即同一批次生产的芯片的不同位置的晶体管的沟道区的尺寸变化会不一致，不同批次生产的芯片之间的各晶体管的沟道区的尺寸变化会更加不一致，这样影响器件的匹配性，也即容易产生器件失配，会影响器件的最小读取电压(Vmin)和产品的良率。

图1所示的现有结构还具有如下问题：

1、读取：

如图4所示，是图1所示的现有SRAM的存储单元结构的读取状态时的电路图；图4中显示存储单元结构存储的信息为0，即第一节点NQ为1，第二节点Q为0；在读取信息时，字线加1信号即高电平信号使两个选择管101和102都导通；位线BL和NBL都加1信号；由于第一节点NQ为1，故会使第四NMOS管106导通，而作为选择管的第二NMOS管102也导通，这样，对于存储了信息0的第二节点Q，位线BLB会通过第二NMOS管102充电，图4中显示充电电流为I101r，第二节点Q同时会通过第六NMOS管106放电，图4中显示放电电流为I102r，如果要使读取过程中是第二节点Q保持为0电位，则需要I102r大于I101r，在读取过程中产生的任何扰动都有可能时I101r大于I102r，从而使第二节点Q发生翻转。通常，由图1的版图结构所示可知，各晶体管的多晶硅栅202的宽度都相同，从而使得各晶体管的沟道区的长度都相同，如图1中的长度L101所示；所以，不同晶体管之间的源漏电流大小和各沟道区的宽度相关，也就I101r和I102r之间的大小比例将会由第二NMOS管102和第六NMOS管106的沟道区的宽度决定，通常，存储单元结构的读取扰动窗口(read disturb window)由系数Beta决定，系数Beta正比于W101/W102，如前所述，W101为第六NMOS管106的沟道区的宽度，W102为第二NMOS管102的沟道区的宽度。系数Beta越大，则读取时越能保证I102r大于I101r，故也越能防止读取过程所产生的第二节点Q的电位发生翻转。故现有技术中，需要增加W101的宽度和降低W102的宽度，这样就会产生前面所述的有源区的宽度的渐变问题。

2、写入：

如图5所示，是图1所示的现有SRAM的存储单元结构的写入状态时的电路图；和图4不同，写入过程中在位线BL和BLB上会加入一对反相的信号，并最后实现将位线BL和BLB上的信号写入到第一节点NQ和第二节点Q中。图5中，显示位线BL的信号为0，位线BLB的信号为1，如果成功写入的话，最后第一节点NQ将会变为0，而第二节点Q则将会变成1。可见读取过程中，两个节点都要求实现翻转：

对于第一节点NQ，第一NMOS管101的电流I104w要大于第一PMOS管103的电流I103w时才能实现翻转，且二者的差别越大，第一节点NQ的翻转越容易；对于第一节点NQ的翻转的难易程度，通常采用系数gamma表示，系数gamma正比于I103w/I104w，而由于各晶体管的多晶硅栅202的宽度相同，故I103w/I104w比值正比于W102/W103，系数gamma越小，则越有利于写入，写入窗口也越大。

同样，对于第二节点Q，第二节点Q的翻转的难易程度将由电流I101W和I102W的比值确定，这两个电流的大小比例关系最后同样是由上面描述的系数Beta决定。系数Beta越小，越有利于第二节点Q的翻转，写入窗口也就越大。

所以，写入窗口和读扰动窗口对系数Beta的要求正好相反。现有技术中，为了同时兼顾读操作即读取操作和写入操作即写操作，往往采用系数gamma来决定写操作对应的写入窗口。这些情形会使得现有结构的读写窗口受到限制。

发明内容

本发明所要解决的技术问题是提供一种SRAM的存储单元结构，能消除有源区的宽度变化对晶体管的沟道长度和宽度的影响，从而能提高器件之间的匹配度并从而提高良率，能同时增大读写窗口并提高读写速度。

为解决上述技术问题，本发明提供的SRAM的存储单元结构中，由第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管连接成存储单元结构。

所述第一NMOS管和所述第二NMOS管作为两个选择管，所述第一PMOS管和所述第二PMOS管作为两个上拉管，所述第三NMOS管和所述第四NMOS管作为两个下拉管，所述第五NMOS管和所述第六NMOS管作为两个辅助管。

所述第一NMOS管、所述第二NMOS管、所述第五NMOS管和所述第六NMOS管都形成在第一有源区中。

所述第一PMOS管和所述第二PMOS管形成在第二有源区中。

所述第三NMOS管和所述第四NMOS管形成在第三有源区中。

所述第一有源区具有第一宽度，以所述第一宽度确定所述第一NMOS管和所述第二NMOS管的沟道区的宽度。

所述第二有源区具有第二宽度，以所述第二宽度确定所述第一PMOS管和所述第二PMOS管的沟道区的宽度；

所述第三有源区具有第三宽度，以所述第三宽度确定所述第三NMOS管和所述第四NMOS管的沟道区的宽度。

所述存储单元结构的各晶体管的连接方式为：

所述第一NMOS管的栅极和所述第二NMOS管的栅极都连接到同一跟字线；所述第一NMOS管的源区连接第一位线，所述第二NMOS管的源区连接第二位线，所述第二位线和所述第一位线组成一对互为反相的位线结构。

所述第一PMOS管的源区和所述第二PMOS管的源区都连接到电源电压。

所述第一PMOS管的漏区、所述第三NMOS管的漏区、所述第一NMOS管的漏区、所述第二PMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的漏区和所述第六NMOS管的栅极都连接到第一节点。

所述第二PMOS管的漏区、所述第四NMOS管的漏区、所述第二NMOS管的漏区、所述第一PMOS管的栅极、所述第三NMOS管的栅极、所述第六NMOS管的漏区和所述第五NMOS管的栅极都连接到第二节点；所述第一节点和所述第二节点存储一对互为反相的信息且互相锁存。

所述第三NMOS管的源区和所述第四NMOS管的源区都接地。

所述第五NMOS管的源区和所述第六NMOS管的源区都接辅助电极。

所述第一有源区、所述第二有源区和所述第三有源区都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使各晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述存储单元结构内的器件匹配。

在对所述存储单元结构的读取过程中，所述辅助电极接地，所述第一节点和所述第二节点中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的下拉管实现并联从而增加对“0”信号节点的下拉电流，从而增大读取扰动窗口。

在对所述存储单元结构的写入过程中，所述辅助电极接电源电压，所述第一节点和所述第二节点中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的选择管实现并联从而增加对“0”信号节点的写入电流，从而增大写窗口。

进一步的改进是，在对所述存储单元结构处于待机状态时，所述辅助电极接地。

进一步的改进是，所述第三NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第三NMOS管的下拉电流，从而增加器件的读取扰动窗口。

进一步的改进是，所述第四NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第四NMOS管的下拉电流，从而增加器件的读取扰动窗口。

进一步的改进是，所述存储单元结构的各晶体管的栅极结构都采用多晶硅栅。

进一步的改进是，所述第三NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起。

所述第四NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起。

所述第一PMOS管的多晶硅栅从所述第二有源区中延伸到所述第三有源区中并同时作为所述第三NMOS管中的一个NMOS子管的多晶硅栅，所述第一PMOS管的多晶硅栅从所述第二有源区中延伸到所述第一有源区中并同时作为所述第五NMOS管的多晶硅栅。

所述第二PMOS管的多晶硅栅从所述第二有源区中延伸到所述第三有源区中并同时作为所述第四NMOS管中的一个NMOS子管的多晶硅栅，所述第二PMOS管的多晶硅栅从所述第二有源区中延伸到所述第一有源区中并同时作为所述第六NMOS管的多晶硅栅。

所述第一NMOS管的漏区和所述第五NMOS管的漏区共用，所述第一NMOS管的漏区和所述第一PMOS管的漏区通过第一层金属连接在一起。

所述第二NMOS管的漏区和所述第六NMOS管的漏区共用，所述第二NMOS管的漏区和所述第二PMOS管的漏区通过第一层金属连接在一起。

进一步的改进是，所述第一NMOS管的漏区顶部对应的第一层金属和所述第三NMOS管的各NMOS子管的漏区通过第二层金属连接在一起。

所述第二NMOS管的漏区顶部对应的第一层金属和所述第四NMOS管的各NMOS子管的漏区通过第二层金属连接在一起。

进一步的改进是，所述第四NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属形成有第二层金属，所述第四NMOS管的各NMOS子管的多晶硅栅顶部的第二层金属和所述第一NMOS管顶部对应的第二层金属之间通过第三层金属连接在一起。

进一步的改进是，所述第三NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属形成有第二层金属，所述第三NMOS管的各NMOS子管的多晶硅栅顶部的第二层金属和所述第二NMOS管顶部对应的第二层金属之间通过第三层金属连接在一起。

进一步的改进是，所述第三NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

进一步的改进是，所述第三NMOS管的2个NMOS子管共用的漏区通过顶部的接触孔连接到对应的第一层金属，之后再通过对应的第一层通孔连接到对应的第二层金属。

进一步的改进是，所述第四NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

进一步的改进是，所述第四NMOS管的2个NMOS子管共用的漏区通过顶部的接触孔连接到对应的第一层金属，之后再通过对应的第一层通孔连接到对应的第二层金属。

进一步的改进是，在版图结构上，所述第一有源区、所述第二有源区和所述第三有源区都呈条形结构且互相平行。

进一步的改进是，所述第二有源区的条形结构位于所述第一有源区的条形结构和所述第三有源区的条形结构之间。

本发明能取得如下有益技术效果：

1、本发明针对SRAM的存储单元结构中的各晶体管，对晶体管在版图上的排布方式以及对应的有源区的结构做了特别的设置，将沟道区的宽度不同的晶体管分开设置即不设置在相同的有源区中，特别是将选择管和下拉管分开设置在不同的有源区中，将下拉管即第三NMOS管和第四NMOS管都设置在相同的第三有源区中，由于有源区中不会设置不同沟道区的宽度的晶体管，故各有源区的宽度结构能保持不变，由于各晶体管的沟道区的宽度都等于对应的有源区的宽度，各晶体管的沟道区的宽度能都保持不变，同样，各晶体管的沟道区的长度也能都保持不变，所以，本发明能使存储单元结构中的各晶体管的沟道区的长度和宽度得到很好的控制，不会容易随着工艺的变化而变化；由于同一SRAM芯片中往往会集成众多的存储单元结构，故也能使同一SRAM芯片以及不同的SRAM芯片之间的对应的存储单元结构的晶体管之间的沟道区的宽度和长度的尺寸的一致性较好，能消除由于有源区的宽度渐变而造成的器件的沟道区的宽度和长度的失配，提高器件的匹配性，从而能提高产品的良率以及防止对器件的最小读取电压的影响。

2、由于本发明仅需对产品的版图结构进行改进即可实现，和现有工艺完全兼容，所以，本发明不会增大成本；另外，由于本发明的产品良率得到提升，所以，本发明还能带来由于良率的提升所产生的成本降低。相反，如果良率降低，则废品会增加，这就会相对增加成本。

3、本发明的各下拉管都做在同一个有源区即第三有源区中，容易对各下拉管进行结构设置，当将各下拉管对应的NMOS管设置为多个NMOS子管的并联结构时，能实现增加下拉管的下拉电流的技术效果，下拉电流的提升有利于增大读取扰动窗口。

4、本发明结合有源区的设置并通过将上拉管即第一PMOS管和第二PMOS管的多晶硅栅向选择管对应的有源区即第一有源区中延伸能在第一有源区中形成辅助管即第五NMOS管和第六NMOS管，辅助管的漏区和对应的下拉管的漏区连接在一起以及辅助管的栅极和对应的下拉管的栅极连接在一起，辅助管的源区则单独连接辅助电极，辅助电极会根据存储单元结构的状态不同而变化，能在读取过程中“0”信号节点的辅助管能和对应的下拉管并联从而增加“0”信号节点的对应的下拉电流，从而能增大读取扰动窗口；同时，在写入过程中，“0”信号节点对应辅助管能和对应的选择管实现并联从而增加对“0”信号节点的写入电流，从而增大写窗口，所以，本发明能同时增大读写窗口；同时，由于读取过程中的下拉电流增加以及写入过程中的写入电流增加，所以本发明还能同时增加读写速度。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有SRAM的存储单元结构的版图；

图2是图1所示的现有SRAM的存储单元结构的电路图；

图3是图1中的虚线圈107处的局部放大图；

图4是图1所示的现有SRAM的存储单元结构的读取状态时的电路图；

图5是图1所示的现有SRAM的存储单元结构的写入状态时的电路图；

图6是本发明第一实施例SRAM的存储单元结构的版图；

图7是图6所示的本发明第一实施例SRAM的存储单元结构的电路图；

图8a是图6所示的本发明第一实施例SRAM的存储单元结构的读取状态时的电路图；

图8b是图6所示的本发明第一实施例SRAM的存储单元结构的写入状态时的电路图；

图8c是图6所示的本发明第一实施例SRAM的存储单元结构的待机状态时的电路图；

图9是图6所示的本发明第二实施例SRAM的存储单元结构的电路图。

具体实施方式

本发明第一实施例：

如图6所示，是本发明第一实施例SRAM的存储单元结构的版图；如图7所示，是图6所示的本发明第一实施例SRAM的存储单元结构的电路图，本发明第一实施例SRAM的存储单元结构中，由第一NMOS管1、第二NMOS管2、第一PMOS管3、第二PMOS管4、第三NMOS管5、第四NMOS管6、第五NMOS管7和第六NMOS管8连接成存储单元结构。

所述第一NMOS管1和所述第二NMOS管2作为两个选择管，所述第一PMOS管3和所述第二PMOS管4作为两个上拉管，所述第三NMOS管5和所述第四NMOS管6作为两个下拉管，所述第五NMOS管7和所述第六NMOS管8作为两个辅助管。图6中，所述第一NMOS管1也用PG1表示，所述第二NMOS管2也用PG2表示，所述第一PMOS管3也用PU1表示，所述第二PMOS管4也用PU2表示，所述第三NMOS管5也用PD1表示，所述第四NMOS管6也用PD2表示，所述第五NMOS管7用PA1表示，所述第六NMOS管8用PA2表示。

所述第一NMOS管1、所述第二NMOS管2、所述第五NMOS管7和所述第六NMOS管8都形成在第一有源区301a中。

所述第一PMOS管3和所述第二PMOS管4形成在第二有源区301b中。

所述第三NMOS管5和所述第四NMOS管6形成在第三有源区301c中。

所述第一有源区301a具有第一宽度W1，以所述第一宽度W1确定所述第一NMOS管1和所述第二NMOS管2的沟道区的宽度。

所述第二有源区301b具有第二宽度W2，以所述第二宽度W2确定所述第一PMOS管3和所述第二PMOS管4的沟道区的宽度；

所述第三有源区301c具有第三宽度W3，以所述第三宽度W3确定所述第三NMOS管5和所述第四NMOS管6的沟道区的宽度。

所述存储单元结构的各晶体管的连接方式为：

所述第一NMOS管1的栅极和所述第二NMOS管2的栅极都连接到同一跟字线WL；所述第一NMOS管1的源区连接第一位线BL，所述第二NMOS管2的源区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构。

所述第一PMOS管3的源区和所述第二PMOS管4的源区都连接到电源电压Vdd。

所述第一PMOS管3的漏区、所述第三NMOS管5的漏区、所述第一NMOS管1的漏区、所述第二PMOS管4的栅极、所述第四NMOS管6的栅极、所述第五NMOS管7的漏区和所述第六NMOS管8的栅极都连接到第一节点NQ。

所述第二PMOS管4的漏区、所述第四NMOS管6的漏区、所述第二NMOS管2的漏区、所述第一PMOS管3的栅极、所述第三NMOS管5的栅极、所述第六NMOS管8的漏区和所述第五NMOS管7的栅极都连接到第二节点Q；所述第一节点NQ和所述第二节点Q存储一对互为反相的信息且互相锁存。

所述第三NMOS管5的源区和所述第四NMOS管6的源区都接地Vss。

所述第五NMOS管7的源区和所述第六NMOS管8的源区都接辅助电极RA。

所述第一有源区301a、所述第二有源区301b和所述第三有源区301c都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使各晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述存储单元结构内的器件匹配。

如图8a所示，是图6所示的本发明第一实施例SRAM的存储单元结构的读取状态时的电路图；在对所述存储单元结构的读取过程中，所述辅助电极RA接地Vss，所述第一节点NQ和所述第二节点Q中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的下拉管实现并联从而增加对“0”信号节点的下拉电流，从而增大读取扰动窗口。图8a中，所述第二节点Q为0，对应的下拉管为所述第四NMOS管6，对应的辅助管为第六NMOS管8，辅助电极RA为0电位，下拉电流为所述第四NMOS管6的源漏电流即电流I2r和所述第六NMOS管8的源漏电流即电流I3r的和，注入到所述第二节点Q的电流为所述第二NMOS管2的源漏电流即电流I1r，由于下拉电流较大，故所述第二节点Q容易保持为0电位。系数Beta将正比于(I2r+I3r)/I1r,由于沟道区的长度相同，故系数Beta也正比于(W3+W1)/W1。而现有技术中，在同一的读取条件下，缺少本发明第一实施例的所述第六NMOS管8对应的电流I3r，所以现有技术的系数Beta仅为W3/W1，所以本发明第一实施例能增加读取过程中的系数Beta，从而增加读取扰动窗口，同时由于下拉速率增加，读取速率也增加。

如图8b所示，是图6所示的本发明第一实施例SRAM的存储单元结构的写入状态时的电路图；在对所述存储单元结构的写入过程中，所述辅助电极RA接电源电压Vdd，所述第一节点NQ和所述第二节点Q中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的选择管实现并联从而增加对“0”信号节点的写入电流，从而增大写窗口。图8b中，在所述第一节点NQ处，所述第一节点NQ的1电位要通过所述第一NMOS管1的源漏电流即电流I5W降低到0电位，同时，由于所述第一PMOS管3也在写入时导通，故所述第一PMOS管3的源漏电流即电流I4W也会注入到所述第一节点NQ，只有I4W/I5W即为W2/W1也即系数gamma，这个系数gamma和现有技术的相同。但是，对于所述第二节点Q，由于辅助电极RA为1，所述第六NMOS管8的源漏电流即电流I3W将会由辅助电极RA注入到所述第二节点Q中，相当于和所述第二NMOS管2形成并联，这样，注入到所述第二节点Q的电流即写入电流为I3W加上所述第二NMOS管2的源漏电流即电流I1W，而从所述第二节点Q流到地电位的下拉电流为所述第六NMOS管6的电流I2W，这时下拉电流得到减少，写入电流得到增加，所述第二节点Q的更容易翻转；相应的系数Beta正比于为I2W/(I1W+I3W)也即W3/(W1+W1)。所以，本发明第一实施例能同时实现在写入时减少系数Beta，从而使所述第二节点Q更容易翻转，能提高写入窗口以及提高写入速率。

如图8c所示，是图6所示的本发明第一实施例SRAM的存储单元结构的待机状态时的电路图；在对所述存储单元结构处于待机状态时，所述辅助电极RA接地Vss。由于增加了两个辅助管，辅助电极为0电位，图8c中，所述第一节点NQ的电位为1，故所述第六NMOS管8打开，所述第六NMOS管8的源漏电压为0，所述第六NMOS管8将会产生栅极导通电流即Igon；而所述第五NMOS管7截止，所述第五NMOS管7会产生一个截止电流Ioff，故本发明第一实施例的存储单元结构的静态电流Isb将为现有不包括两个辅助管的基准静态电流Isb0再加上上述的Igon和Ioff。也即本发明第一实施例的静态电流会稍有增加，但是影响不大。

所述存储单元结构的各晶体管的栅极结构都采用多晶硅栅302。

所述第一PMOS管3的多晶硅栅302从所述第二有源区301b中延伸到所述第三有源区301c中并同时作为所述第三NMOS管5的多晶硅栅302，所述第一PMOS管3的多晶硅栅302从所述第二有源区301b中延伸到所述第一有源区301a中并同时作为所述第五NMOS管7的多晶硅栅302。

所述第二PMOS管4的多晶硅栅302从所述第二有源区301b中延伸到所述第三有源区301c中并同时作为所述第四NMOS管6的多晶硅栅302，所述第二PMOS管4的多晶硅栅302从所述第二有源区301b中延伸到所述第一有源区301a中并同时作为所述第六NMOS管8的多晶硅栅302。

所述第一NMOS管1的漏区和所述第五NMOS管7的漏区共用，所述第一NMOS管1的漏区和所述第一PMOS管3的漏区通过第一层金属304连接在一起。

所述第二NMOS管2的漏区和所述第六NMOS管8的漏区共用，所述第二NMOS管2的漏区和所述第二PMOS管4的漏区通过第一层金属304连接在一起。

在版图结构上，所述第一有源区301a、所述第二有源区301b和所述第三有源区301c都呈条形结构且互相平行。

所述第二有源区301b的条形结构位于所述第一有源区301a的条形结构和所述第三有源区301c的条形结构之间。

本发明第一实施例能取得如下有益技术效果：

1、本发明第一实施例针对SRAM的存储单元结构中的各晶体管，对晶体管在版图上的排布方式以及对应的有源区的结构做了特别的设置，将沟道区的宽度不同的晶体管分开设置即不设置在相同的有源区中，特别是将选择管和下拉管分开设置在不同的有源区中，将下拉管即第三NMOS管5和第四NMOS管6都设置在相同的第三有源区301c中，由于有源区中不会设置不同沟道区的宽度的晶体管，故各有源区的宽度结构能保持不变，由于各晶体管的沟道区的宽度都等于对应的有源区的宽度，各晶体管的沟道区的宽度能都保持不变，同样，各晶体管的沟道区的长度也能都保持不变，所以，本发明能使存储单元结构中的各晶体管的沟道区的长度和宽度得到很好的控制，不会容易随着工艺的变化而变化；由于同一SRAM芯片中往往会集成众多的存储单元结构，故也能使同一SRAM芯片以及不同的SRAM芯片之间的对应的存储单元结构的晶体管之间的沟道区的宽度和长度的尺寸的一致性较好，能消除由于有源区的宽度渐变而造成的器件的沟道区的宽度和长度的失配，提高器件的匹配性，从而能提高产品的良率以及防止对器件的最小读取电压的影响。

2、本发明第一实施例中，仅需对产品的版图结构进行改进即可实现，和现有工艺完全兼容，所以，不会增大成本；另外，由于产品良率得到提升，所以，还能带来由于良率的提升所产生的成本降低。相反，如果良率降低，则废品会增加，这就会相对增加成本。

3、本发明第一实施例中的各下拉管都做在同一个有源区即第三有源区301c中，容易对各下拉管进行结构设置，当将各下拉管对应的NMOS管设置为多个NMOS子管的并联结构时，能实现增加下拉管的下拉电流的技术效果，下拉电流的提升有利于增大读取扰动窗口。

4、本发明第一实施例结合有源区的设置并通过将上拉管即第一PMOS管3和第二PMOS管4的多晶硅栅302向选择管对应的有源区即第一有源区301a中延伸能在第一有源区301a中形成辅助管即第五NMOS管7和第六NMOS管8，辅助管的漏区和对应的下拉管的漏区连接在一起以及辅助管的栅极和对应的下拉管的栅极连接在一起，辅助管的源区则单独连接辅助电极RA，辅助电极RA会根据存储单元结构的状态不同而变化，能在读取过程中“0”信号节点的辅助管能和对应的下拉管并联从而增加“0”信号节点的对应的下拉电流，从而能增大读取扰动窗口；同时，在写入过程中，“0”信号节点对应辅助管能和对应的选择管实现并联从而增加对“0”信号节点的写入电流，从而增大写窗口，所以，本发明第一实施例能同时增大读写窗口；同时，由于读取过程中的下拉电流增加以及写入过程中的写入电流增加，所以本发明第一实施例还能同时增加读写速度。

本发明第二实施例：

如图9所示，是图6所示的本发明第二实施例SRAM的存储单元结构的电路图，图6中的金属层的设置是根据本发明第二实施例来做具体设置的,本发明第二实施例中，所述第三NMOS管5由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第三NMOS管5的下拉电流，从而增加器件的读取扰动窗口。

所述第四NMOS管6由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第四NMOS管6的下拉电流，从而增加器件的读取扰动窗口。

图6和图9中，所述第三NMOS管5由两个NMOS子管并联而成，两个NMOS子管分别用标记51和52表示，且NMOS子管51还采用了PD1-1表示，NMOS子管52还采用了PD1-2表示；所述第四NMOS管6由两个NMOS子管并联而成，两个NMOS子管分别用标记61和62表示，且NMOS子管61还采用了PD2-1表示，NMOS子管62还采用了PD2-2表示。

所述第三NMOS管5的各NMOS子管的多晶硅栅302之间通过第一层金属304连接在一起。所述第一层金属304底部对应的接触孔用标记303表示。

所述第四NMOS管6的各NMOS子管的多晶硅栅302之间通过第一层金属304连接在一起。

所述第一PMOS管3的多晶硅栅302从所述第二有源区301b中延伸到所述第三有源区301c中并同时作为所述第三NMOS管5中的NMOS子管51的多晶硅栅302。

所述第二PMOS管4的多晶硅栅302从所述第二有源区301b中延伸到所述第三有源区301c中并同时作为所述第四NMOS管6中的NMOS子管61的多晶硅栅302。

所述第一NMOS管1的漏区顶部对应的第一层金属304和所述第三NMOS管5的各NMOS子管的漏区通过第二层金属306连接在一起。所述第二层金属306底部的通孔为第一层通孔且用标记305表示。

所述第二NMOS管2的漏区顶部对应的第一层金属304和所述第四NMOS管6的各NMOS子管的漏区通过第二层金属306连接在一起。

所述第四NMOS管6的各NMOS子管的多晶硅栅302顶部的第一层金属304形成有第二层金属306，所述第四NMOS管6的各NMOS子管的多晶硅栅302顶部的第二层金属306和所述第一NMOS管1顶部对应的第二层金属306之间通过第三层金属308连接在一起。所述第三层金属308底部的通孔为第二层通孔且用标记307表示。

所述第三NMOS管5的各NMOS子管的多晶硅栅302顶部的第一层金属304形成有第二层金属306，所述第三NMOS管5的各NMOS子管的多晶硅栅302顶部的第二层金属306和所述第二NMOS管2顶部对应的第二层金属306之间通过第三层金属308连接在一起。

所述第三NMOS管5由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

所述第三NMOS管5的2个NMOS子管共用的漏区通过顶部的接触孔303连接到对应的第一层金属304，之后再通过对应的第一层通孔305连接到对应的第二层金属306。

所述第四NMOS管6由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

所述第四NMOS管6的2个NMOS子管共用的漏区通过顶部的接触孔303连接到对应的第一层金属304，之后再通过对应的第一层通孔305连接到对应的第二层金属306。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SRAM的存储单元结构，其特征在于：由第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管连接成存储单元结构；

所述第一NMOS管和所述第二NMOS管作为两个选择管，所述第一PMOS管和所述第二PMOS管作为两个上拉管，所述第三NMOS管和所述第四NMOS管作为两个下拉管，所述第五NMOS管和所述第六NMOS管作为两个辅助管；

所述第一NMOS管、所述第二NMOS管、所述第五NMOS管和所述第六NMOS管都形成在第一有源区中；

所述第一PMOS管和所述第二PMOS管形成在第二有源区中；

所述第三NMOS管和所述第四NMOS管形成在第三有源区中；

所述第一有源区具有第一宽度，以所述第一宽度确定所述第一NMOS管和所述第二NMOS管的沟道区的宽度；

所述第二有源区具有第二宽度，以所述第二宽度确定所述第一PMOS管和所述第二PMOS管的沟道区的宽度；

所述第三有源区具有第三宽度，以所述第三宽度确定所述第三NMOS管和所述第四NMOS管的沟道区的宽度；

所述存储单元结构的各晶体管的连接方式为：

所述第一NMOS管的栅极和所述第二NMOS管的栅极都连接到同一跟字线；所述第一NMOS管的源区连接第一位线，所述第二NMOS管的源区连接第二位线，所述第二位线和所述第一位线组成一对互为反相的位线结构；

所述第一PMOS管的源区和所述第二PMOS管的源区都连接到电源电压；

所述第一PMOS管的漏区、所述第三NMOS管的漏区、所述第一NMOS管的漏区、所述第二PMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的漏区和所述第六NMOS管的栅极都连接到第一节点；

所述第二PMOS管的漏区、所述第四NMOS管的漏区、所述第二NMOS管的漏区、所述第一PMOS管的栅极、所述第三NMOS管的栅极和所述第六NMOS管的漏区和所述第五NMOS管的栅极都连接到第二节点；所述第一节点和所述第二节点存储一对互为反相的信息且互相锁存；

所述第三NMOS管的源区和所述第四NMOS管的源区都接地；

所述第五NMOS管的源区和所述第六NMOS管的源区都接辅助电极；

所述第一有源区、所述第二有源区和所述第三有源区都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使各晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述存储单元结构内的器件匹配；

在对所述存储单元结构的读取过程中，所述辅助电极接地，所述第一节点和所述第二节点中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的下拉管实现并联从而增加对“0”信号节点的下拉电流，从而增大读取扰动窗口；

在对所述存储单元结构的写入过程中，所述辅助电极接电源电压，所述第一节点和所述第二节点中“1”信号节点控制的辅助管导通，导通的辅助管和“0”信号节点对应的选择管实现并联从而增加对“0”信号节点的写入电流，从而增大写窗口。

2.如权利要求1所述的SRAM的存储单元结构，其特征在于：在对所述存储单元结构处于待机状态时，所述辅助电极接地。

3.如权利要求1所述的SRAM的存储单元结构，其特征在于：所述第三NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第三NMOS管的下拉电流，从而增加器件的读取扰动窗口。

4.如权利要求3所述的SRAM的存储单元结构，其特征在于：所述第四NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第四NMOS管的下拉电流，从而增加器件的读取扰动窗口。

5.如权利要求4所述的SRAM的存储单元结构，其特征在于：所述存储单元结构的各晶体管的栅极结构都采用多晶硅栅。

6.如权利要求5所述的SRAM的存储单元结构，其特征在于：所述第三NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；

所述第四NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；

所述第一PMOS管的多晶硅栅从所述第二有源区中延伸到所述第三有源区中并同时作为所述第三NMOS管中的一个NMOS子管的多晶硅栅，所述第一PMOS管的多晶硅栅从所述第二有源区中延伸到所述第一有源区中并同时作为所述第五NMOS管的多晶硅栅；

所述第二PMOS管的多晶硅栅从所述第二有源区中延伸到所述第三有源区中并同时作为所述第四NMOS管中的一个NMOS子管的多晶硅栅，所述第二PMOS管的多晶硅栅从所述第二有源区中延伸到所述第一有源区中并同时作为所述第六NMOS管的多晶硅栅；

所述第一NMOS管的漏区和所述第五NMOS管的漏区共用，所述第一NMOS管的漏区和所述第一PMOS管的漏区通过第一层金属连接在一起；

所述第二NMOS管的漏区和所述第六NMOS管的漏区共用，所述第二NMOS管的漏区和所述第二PMOS管的漏区通过第一层金属连接在一起。

7.如权利要求6所述的SRAM的存储单元结构，其特征在于：所述第一NMOS管的漏区顶部对应的第一层金属和所述第三NMOS管的各NMOS子管的漏区通过第二层金属连接在一起；

所述第二NMOS管的漏区顶部对应的第一层金属和所述第四NMOS管的各NMOS子管的漏区通过第二层金属连接在一起。

8.如权利要求7所述的SRAM的存储单元结构，其特征在于：所述第四NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属形成有第二层金属，所述第四NMOS管的各NMOS子管的多晶硅栅顶部的第二层金属和所述第一NMOS管顶部对应的第二层金属之间通过第三层金属连接在一起。

9.如权利要求8所述的SRAM的存储单元结构，其特征在于：所述第三NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属形成有第二层金属，所述第三NMOS管的各NMOS子管的多晶硅栅顶部的第二层金属和所述第二NMOS管顶部对应的第二层金属之间通过第三层金属连接在一起。

10.如权利要求9所述的SRAM的存储单元结构，其特征在于：所述第三NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

11.如权利要求10所述的SRAM的存储单元结构，其特征在于：所述第三NMOS管的2个NMOS子管共用的漏区通过顶部的接触孔连接到对应的第一层金属，之后再通过对应的第一层通孔连接到对应的第二层金属。

12.如权利要求11所述的SRAM的存储单元结构，其特征在于：所述第四NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。

13.如权利要求12所述的SRAM的存储单元结构，其特征在于：所述第四NMOS管的2个NMOS子管共用的漏区通过顶部的接触孔连接到对应的第一层金属，之后再通过对应的第一层通孔连接到对应的第二层金属。

14.如权利要求5所述的SRAM的存储单元结构，其特征在于：在版图结构上，所述第一有源区、所述第二有源区和所述第三有源区都呈条形结构且互相平行。

15.如权利要求14所述的SRAM的存储单元结构，其特征在于：所述第二有源区的条形结构位于所述第一有源区的条形结构和所述第三有源区的条形结构之间。