CN109427834A - 改善快门效率的图像传感器装置及其制造方法 - Google Patents

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Abstract

本发明实施例涉及改善快门效率的图像传感器装置及其制造方法。本揭露涉及一种半导体装置，其包含半导体衬底及所述半导体衬底上方的栅极结构。所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结构经配置以存储从所述光敏区产生的电荷。所述半导体装置还包含在所述半导体衬底上方的导电结构。所述导电结构外接所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开。

Description

改善快门效率的图像传感器装置及其制造方法
技术领域
本发明实施例涉及改善快门效率的图像传感器装置及其制造方法。
背景技术
随着技术演进，互补金属氧化物半导体(CMOS)图像传感器归因于其性能优势而吸引愈来愈多的注意。举例来说，CMOS图像传感器可提供较高图像检索速率、较低操作 电压、较低功率消耗及较高噪声抗扰性。CMOS图像传感器通常包括光感测元件或像素 阵列。各像素经配置以将经接收光子转换为电子。另外，CMOS图像传感器包括用于将 电子变换为电信号的电路。接着处理电信号以产生主场景的图像。
发明内容
本发明的实施例涉及一种半导体装置，其包括：半导体衬底；栅极结构，其在所述半导体衬底上方，其中所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结 构经配置以存储从所述光敏区产生的电荷；及导电结构，其在所述半导体衬底上方，所 述导电结构外接所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开。
本发明的实施例涉及一种半导体装置，其包括：半导体衬底；栅极结构，其在所述半导体衬底上方，其中所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结 构经配置以存储从所述光敏区产生的电荷；及导电结构，其覆盖所述栅极结构，所述导 电结构包括具有大体上等于所述栅极结构的高度的高度且与所述栅极结构的侧壁隔开 的***部分。
本发明的实施例涉及一种制造半导体装置的方法，其包括：提供半导体衬底；在所述半导体衬底中形成光敏区；在所述半导体衬底上方形成栅极结构；在所述栅极结构上 方形成介电层；形成邻近所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开的第一 贯穿孔；使用材料层填充所述第一贯穿孔；在所述介电层中形成通路；去除所述材料以 在所述介电层中形成第二贯穿孔；及使用相同导电材料填充所述通路及所述第二贯穿 孔。
附图说明
当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的 标准实践，各种构件未按比例绘制。具体来说，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1到10为根据一些实施例的制造半导体装置的方法的中间阶段的剖面图。
图10A是根据一些实施例的图10中展示的半导体装置的栅极结构的示意性俯视图。
图11到13是根据一些实施例的制造半导体装置的方法的额外中间阶段的剖面图。
具体实施方式
下列揭露内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下 文描述组件及布置的特定实例以简化本揭露。当然，此些仅为实例且不旨在限制。举例来说，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各项实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用例如“在……下面”、“在……下方”、“下”、“在……上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操 作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且本文中使用 的空间相对描述符同样可相应地解释。
本揭露提供根据各项实施例的图像传感器装置的结构及制造操作。图像传感器的性 能由若干因素确定，例如信噪比、灵敏度及动态范围。另外，快门效率被视为改善图像质量的重要因素。快门效率(通常与全域快门方案相关)指对于电荷可良好地存储于存储栅极中而不被(例如)杂散光或杂散电流污染的度量。在全域快门方案中使用存储栅极以暂时存储光子变换的电子。更高快门效率容许像素提供更优选图像质量。在研究员最近 采用的改善快门效率的数个方法中，改善的存储栅极设计展示特定希望且在本揭露中加 以论述。可利用金属屏蔽来保护存储栅极免受杂光或杂散电子之扰。因此，由存储于存 储栅极中的电子表示的像素数据可提供较高准确度。在本揭露中，重新设计存储栅极及 金属屏蔽的制造方法及结构。所提出的金属屏蔽结构可提供优越噪声阻挡性能。因此， 可有效地增加快门效率。
图1到10及图11到13是根据一些实施例的制造半导体装置100的方法的中间阶 段的剖面图。半导体装置100可为图像传感器，例如前侧照明(FSI)图像传感器或背侧照 明(BSI)图像传感器。半导体装置100可包含布置成行及列的图像像素的阵列，绘示其的 一个示范性像素。参考图1，接纳或提供半导体衬底102。半导体衬底102包含半导体 材料，例如硅、锗、硅锗、碳化硅、砷化镓或类似者。替代地，半导体衬底102包含化 合物半导体，所述化合物半导体具有砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或其组 合。在其它替代例中，半导体衬底102可包含掺杂外延层、梯度半导体层或覆叠不同类 型的另一半导体层的半导体层(例如硅锗层上的硅层)。半导体衬底102可掺杂有N型掺 杂物(例如砷、磷或类似者)或可掺杂有P型掺杂物(例如硼或类似者)。在所描绘实施例 中，半导体衬底102包含掺杂有P型掺杂物的块状硅。
接着，在半导体衬底102中形成隔离结构104及106。隔离结构104及106用于使 像素区与邻近像素区或构件隔离。隔离结构104及106可为沟槽型隔离或硅局部氧化(LOCOS)。隔离结构104可指浅沟槽隔离(STI)且隔离结构106可为深沟槽隔离(DTI)， 其中DTI 106具有大于STI 104的深度的深度。作为用于制造隔离结构104或106的示 范性操作，最初通过蚀刻操作(例如干式蚀刻、湿式蚀刻、反应性离子蚀刻(RIE)操作或 类似者)形成若干凹槽。接着，将隔离材料填充到凹槽中以形成隔离结构104及106。隔 离材料可由电绝缘材料(例如介电材料)形成。在一些实施例中，隔离结构104及106是 由氧化物、氮化物、氮氧化物、二氧化硅、含氮氧化物、氮掺杂氧化物、氮氧化硅、聚 合物或类似者形成。可使用适合过程(例如化学气相沉积(CVD)、物理气相沉积(PVD)、 原子层沉积(ALD)、热氧化、UV-臭氧氧化或其组合)形成介电材料。在一些实施例中， 可使用平坦化操作(例如研磨或化学机械平坦化(CMP)过程)来去除隔离结构104或106 的过量材料且使隔离结构104或106的顶表面与半导体衬底102的顶表面齐平。在实施 例中，隔离结构104及106通过单一蚀刻及沉积操作形成，或其可连续形成。
参考图2，在半导体衬底102中形成光敏区112。光敏区112接收或检测入射到光 敏区112的表面的光子、光或辐射且将经接收光子变换为电流。在实施例中，光敏区112 包含具有N型或P型掺杂物的掺杂区。在一些实施例中，光敏区112可由光感测元件(例 如钉扎层光电二极管及非钉扎层光电二极管)形成。在实施例中，光敏区112由分层结构 构成。举例来说，光敏区112可包含交替硅层及硅锗层(未单独展示)的堆叠层。交替硅 层及硅锗层可由超晶格多量子井结构形成。替代地，硅层及硅锗层可由多量子点矩阵形 成。
如图2中展示，在半导体衬底102中也形成井区114、116及118。井区114或116 可包含P型或N型掺杂物。井区116(其指浮动扩散节点)经形成为用于存储由光敏区112 产生的电荷的电荷槽。在读出操作中读出存储于井区116中的电荷。在所描绘实施例中， 浮动扩散节点116具有N型掺杂物。在一些实施例中，浮动扩散区116具有大于半导体 衬底102的掺杂浓度的掺杂浓度。井区114在全域快门方案中充当光敏区112与浮动扩 散节点116之间的中间电荷槽且可被视为额外浮动扩散节点。在所描绘实施例中，浮动 扩散区114具有N型掺杂物。在一些实施例中，浮动扩散区114具有大于半导体衬底 102的掺杂浓度的掺杂浓度。井区118在读出电路中充当栅极结构的一个源极/漏极区， 在后续章节中提供其的细节。井区118可包含P型或N型掺杂物。在所描绘实施例中， 井区118具有N型掺杂物。在一些实施例中，井区118具有大于半导体衬底102的掺杂 浓度的掺杂浓度。在实施例中，可通过离子植入方案形成井区114、116及118以植入 掺杂物，接着进行退火操作以活化经植入掺杂物。
随后，在半导体衬底102上方形成栅极结构130、140、150及160，如图3中展示。 栅极结构130、140、150及160可分别包含介电材料122、124、126及128及在各自介 电材料上方的栅极电极132、134、136及138。在实施例中，介电材料122、124、126 或128由氮化物、氧化物、氮氧化物或类似者形成。在实施例中，介电材料122、124、 126或128包含高介电系数材料，例如HfO2、ZrO2、La2O3、Y2O3、Al2O3、TiO2、HfSixOy、 ZrSixOy、LaSixOy、YSixOy、AlSixOy、TiSixOy或类似者。介电材料122、124、126及128 可包含相同材料。在实施例中，栅极电极132、134、136或138包含导电材料或掺杂多 晶硅。导电材料可选自铜、钨、铝或其它适合金属。栅极电极132、134、136及138可 包含相同材料。在实施例中，栅极结构130、140、150及160由一系列相同操作形成。 作为示范性操作，可沉积毯覆式介电材料以覆盖半导体衬底102。接着，在毯覆式介电 材料上方形成毯覆式栅极材料。可使用CVD、PVD、ALD或类似者执行沉积操作。图 案化介电材料及栅极材料以形成栅极结构130、140、150及160且暴露半导体衬底102 的一部分。
在光敏区112与井区114之间形成栅极结构130。在实施例中，栅极结构130用作 第一传送栅极。透过栅极电极132上的适当偏压而传导从光敏区112传送到井区114的 电荷。栅极结构140经放置邻近栅极结构130。在井区114正上方形成栅极结构140。 在实施例中，栅极结构140用作存储栅极。在针对像素的数据感测操作中将传送到井区 114的电荷携载到存储栅极140中。在全域快门方案下，将针对特定像素行的像素数据 存储于各自存储栅极中。在实施例中，栅极电极134为浮动栅极，其中电荷透过量子穿 隧效应移动到存储栅极140的栅极电极134中或离开存储栅极140的栅极电极134。在 实施例中，栅极结构140的栅极电极134具有小于井区114的宽度的宽度且由井区114 覆盖。
栅极结构150经放置于存储栅极140与栅极结构160之间。栅极结构150经放置于井区114与浮动扩散节点(区)116之间。在实施方案中，栅极结构150充当第二传送栅 极且经配置以实现透过栅极电极136上的适当偏压将电荷从栅极电极134传送到浮动扩 散节点116。在完成数据感测之后，从各自浮动扩散节点116读出各像素中的电荷。栅 极结构160可为读出电路的部分，例如复位栅极。源极/漏极区118用于在数据读出期间 结合栅极电极138接收电荷。在数据读出操作期间，存储于浮动扩散节点116中的电荷 可透过栅极电极138及源极/漏极区118下方的通道移动到感测电路。
参考图4，在半导体衬底102上方沉积介电膜152。介电膜152保形地覆盖栅极结 构130、140、150及160。在实施例中，介电膜152充当蚀刻停止层。介电膜152可由 氧化硅、氮化硅、氮氧化硅或类似者形成。在一些实施例中，介电膜152可由HfO2、 ZrO2、La2O3、Y2O3、Al2O3、TiO2、HfSixOy、ZrSixOy、LaSixOy、YSixOy、AlSixOy、TiSixOy或类似者形成。介电膜152可通过适合方法(例如热氧化、CVD、等离子体辅助CVD (PECVD)、PVD或类似者)形成。
图5展示在半导体衬底102上方形成介电层162。可将介电层162称为层间介电质(ILD)。在实施例中，介电层162覆盖栅极结构130、140、150及160以及介电膜152。 介电层162可包含氧化硅、氮化硅、氮氧化硅或类似者。介电层162可通过适合沉积方 法(例如旋涂、CVD、PVD或类似者)形成。随后，执行图案化/蚀刻操作以邻近栅极结构 140形成沟槽或贯穿孔143。在实施例中，图案化贯穿孔143以横向包围栅极结构140(例 如，如图10A中随后将描绘)。贯穿孔143可延伸穿过介电层162及介电膜152。因此， 贯穿孔143接触半导体衬底102的上表面。在实施例中，井区114的一部分透过贯穿孔 143暴露。替代地，介电膜152及介电层162由不同材料形成(例如，膜152及层162分 别由氮化物及氧化物形成)，且可通过蚀刻穿过介电层162(其中介电膜152充当蚀刻停 止层)而执行贯穿孔143的形成。因此，贯穿孔143的蚀刻可在介电膜152的上表面处停 止。此外，贯穿孔143由面向栅极结构140的内侧壁及大体上平行于内侧壁的外侧壁界 定。在一些实施例中，贯穿孔143的内侧壁大体上平行于栅极结构140的侧壁。在实施 例中，当从上方观看时，贯穿孔143具有外接栅极结构140的环形状。贯穿孔143待使 用导电材料填充且形成为导电结构148的部分，即，图10中的***部分144(***部分 144的俯视图具有环形状，如图10A中展示)。
另外，蚀刻介电层162以在源极/漏极区118上方形成贯穿孔或通路159。相应地暴露源极/漏极区118的一部分。贯穿孔143及159可通过蚀刻操作(例如干式蚀刻、湿式 蚀刻、反应性离子蚀刻(RIE)或其组合)同时形成。
在图6中，使用有机材料填充贯穿孔143及159。在实施例中，有机材料选自光阻 材料，例如正光阻剂或负光阻剂。在实施例中，有机材料为聚合物材料。可使用CVD、 PVD、旋涂或类似者执行在贯穿孔143及159中填充有机材料。在实施例中，可利用平 坦化操作(例如研磨或CMP)来使经填充贯穿孔143与159齐平且去除半导体衬底102上 方的过量有机材料。
接着，蚀刻介电层162，如图7中绘示。使栅极结构140上方及井区118上方的介 电层162的部分内凹。凹槽147经形成且停止在栅极电极134上方的介电膜152处。因 而，暴露栅极电极134上方的介电膜152的一部分。在实施例中，从俯视图角度来看， 凹槽147具有圆形形状或多边形形状(例如矩形)。凹槽147可拥有遵循栅极电极134的 图案的形状同时具有更大面积以完全覆盖栅极电极134。在实施例中，凹槽147具有延 伸超出贯穿孔143的外侧壁的侧壁且因此完全覆盖贯穿孔143。再者，在凹槽147的蚀 刻期间，介电层162的一部分保留在贯穿孔143与栅极电极134之间。凹槽147下方的 剩余介电层162具有与经填充贯穿孔143的上表面齐平的顶表面。在实施例中，凹槽149 经形成于贯穿孔159上方。在实施例中，从俯视图角度来看，凹槽149具有大于贯穿孔 159的大小的大小。凹槽147或149可通过湿式蚀刻、干式蚀刻或RIE操作形成。可在 针对凹槽147的相同蚀刻操作期间形成凹槽149，或可连续形成凹槽147及149。
参考图8，去除贯穿孔143及159中的有机材料。相应地暴露贯穿孔143的底表面 及沟槽159的底表面。可使用湿式蚀刻、干式蚀刻或RIE操作执行有机材料的去除。在 所描绘实施例中，利用溶剂来溶解且去除有机材料。可执行后清洁操作以确保残余有机 材料的完全去除。
在清空贯穿孔143及159之后，在凹槽147及贯穿孔143中形成导电结构148，如 图9中证实。导电结构148可由导电材料(例如钛、钽、氮化钛、氮化钽、铜、铜合金、 镍、锡、金或其组合)形成。导电结构148包含分别占据凹槽147及贯穿孔143的空间的 顶部分142及***部分144。在实施例中，顶部分142从顶部分142的下表面与***部 分144连接。在实施例中，导电结构148的顶部分142覆盖栅极结构140。在实施例中， ***部分144外接栅极结构140的侧壁。在实施例中，***部分144具有从半导体衬底 102的表面到顶部分142的下表面测量的高度H1，高度H1大体上等于栅极结构140的 高度。在实施例中，***部分144经放置接近且大体上平行于栅极结构140的侧壁。在 实施例中，顶部分142在栅极电极134的顶表面周围接触介电膜152。在实施例中，顶 部分142覆盖栅极电极134的顶表面。在实施例中，介电膜152邻近半导体结构102横 向包围导电结构148的***部分144。经提出导电结构148的配置可提供对存储栅极140 的更优选保护使之免受外部噪声(例如非所要光或电流)之扰。可更优选维持由存储栅极 140中含有的电荷表示的像素数据的准确度。再者，在凹槽159及贯穿孔149中形成包 含导电通路155及导电通路155上方的导电垫176的导体。在实施例中，导电通路155 及导电垫176具有类似于导电结构148的导电材料的导电材料。在实施例中，从俯视图 角度来看，导电垫176具有大于导电通路155的面积的面积。在实施例中，导电垫176 至少部分与导电通路155重叠。可通过任何适合方法(例如CVD、PVD、ALD、溅镀或 类似者)形成导电结构148、导电通路155及导电垫176。
邻近栅极电极134的贯穿孔143或***部分144与栅极电极134的侧壁隔开。在实施例中，介电材料162填充***部分144与栅极电极134之间的空间。将贯穿孔143的 宽度的几何形状确定为过程友善尺寸使得可成功地实现用于形成贯穿孔143的所要蚀刻 操作及用于形成***部分144的后续填充操作。首先，现有方案完全去除栅极电极134 的侧壁上方及上的介电材料162以为导电结构148创建空间。然而，归因于朝向栅极电 极134的底部的空间的变窄宽度，此去除操作通常不成功。变窄宽度可能并不过程友善， 其中归因于负载效应，在蚀刻操作之后，介电层162的残余物可保留在栅极电极134的 底部附近。因此，剩余残余介电材料162可使空间中的导电材料的填充性能(例如，在栅 极电极周围产生空隙/开口)劣化。根据本揭露的实施例可在***部分144处提供良好管 理形成操作以在栅极电极134周围形成可靠导电结构(例如，结构148)而无空隙或开口。
参考图10及10A，在顶部分142中形成导电插塞154。可形成绝缘材料168使得导 电插塞154通过绝缘材料168与顶部分142的剩余部分电绝缘。在操作中，导电插塞154 接收偏压电压且经配置以在图像感测操作期间吸引井区114中的电荷朝向存储栅极140 的栅极电极134。在实施例中，绝缘材料包含介电材料，例如氮化硅、氧化硅、氮氧化 硅或类似者。在实施例中，介电材料包含高介电系数材料，例如HfO2、ZrO2、La2O3、 Y2O3、Al2O3、TiO2、HfSixOy、ZrSixOy、LaSixOy、YSixOy、AlSixOy、TiSixOy或类似者。 可通过最初蚀刻顶部分142而形成绝缘材料168。蚀刻操作形成伸展穿过顶部分142的 厚度且到达介电材料152的围封沟槽图案。图10A展示栅极结构140的俯视图，其中从 图10A的剖面线A-A'绘制图10的剖面图。在所描绘实例中，从俯视图角度来看，导电 结构148的顶部分142覆盖栅极结构140的栅极电极134的顶表面。在实施例中，从俯 视图角度来看，绝缘材料168具有环形状且由与栅极电极134重叠的同心圆组成。接着， 将绝缘材料168沉积到顶部分142的经蚀刻沟槽中以形成使顶部分142与导电插塞154 电绝缘的环。
图11展示在介电层162上方形成另一介电层164。可将介电层164称为额外层间介电质(ILD)。介电层164可包含氧化硅、氮化硅、氮氧化硅或类似者。介电层164可通过 适合沉积方法(例如旋涂、CVD、PVD或类似者)形成。随后，在介电层164中形成导电 通路156及158。作为示范性操作，使介电层164内凹且在栅极结构140及井区116上 方形成沟槽。面向井区116的沟槽可进一步伸展穿过介电层162且到达井区116。随后， 在沟槽中沉积导电材料以将导电通路156及158构建在适当位置中。在实施例中，导电 通路156及158可由导电材料(例如钛、钽、氮化钛、氮化钽、铜、铜合金、镍、锡、金 或其组合)透过沉积方法(例如CVD、PVD、ALD或类似者)形成。
接着，在介电层164上方形成互连层165，如图12中展示。互连层165经配置以将 半导体衬底102以及介电层162及164中的组件与外部装置电耦合。在一些情况中，互 连层165可为半导体衬底102以及介电层162及164中的构件建立重布连接以用于促进 信号传输。因此，互连层165也可称为重布层(RDL)。互连层165可包含分层导电线161。 各层中的导电线161沿着水平方向延伸且透过邻近垂直导电通路或接触件163互连。导 电线161及导电通路/接触件163可由导电材料(例如铜、钨、铝、银、其组合或类似者) 形成。用于导电线161或导电通路/接触件163的层数可视需要配置成调适不同应用。此 外，虽然未单独展示，但互连层165或介电层162及164中的一或多个金属线及金属通 路(例如，导电通路156)经建立且电耦合到导电插塞154，借此将偏压电压供应到导电插 塞154。
参考图13，在互连层165以及介电层162及164中形成光导管172。光导管172经 配置以接收光且引导经接收光穿过互连层165以及介电层162及164朝向光敏区112。 光导管172可包含树脂、旋涂玻璃或其它适合透明或半透明材料。可通过使互连层165 内凹穿过介电层162及164，接着沉积光导管材料172而形成光导管172。可利用平坦 化操作(例如研磨或CMP)来使光导管172的上表面与互连层165齐平。
根据本揭露的实施例，一种半导体装置包含半导体衬底及所述半导体衬底上方的栅 极结构。所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结构经配置以存储从所述光敏区产生的电荷。所述半导体装置也包含在所述半导体衬底上方的导电结 构。所述导电结构外接所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开。
根据本揭露的实施例，一种半导体装置包含半导体衬底及在所述半导体衬底上方的 栅极结构，其中所述半导体衬底包含邻近所述栅极结构的光敏区。所述栅极结构经配置以存储从所述光敏区产生的电荷。所述半导体装置进一步包含覆盖所述栅极结构的导电结构，其中所述导电结构具有拥有大体上等于所述栅极结构的高度的高度且与所述栅极结构的侧壁隔开的***部分。
根据本揭露的实施例，一种制造半导体装置的方法包含：提供半导体衬底；在所述半导体衬底中形成光敏区；在所述半导体衬底上方形成栅极结构；在所述栅极结构上方 形成介电层；形成邻近所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开的第一贯 穿孔；使用材料填充所述第一贯穿孔；在所述介电层中形成通路；去除所述材料以在所 述介电层中形成第二贯穿孔；及使用相同导电材料填充所述通路及所述第二贯穿孔。
上文概述若干实施例的特征，使得熟习所属领域者可较佳理解本揭露的方面。熟习 所属领域者应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达 成本文中介绍的实施例的相同优点的其它过程及结构的基础。熟习所属领域者也应意识 到此些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改 而不脱离本揭露的精神及范围。
符号说明
100 半导体装置
102 半导体衬底
104 隔离结构/浅沟槽隔离(STI)
106 隔离结构/深沟槽隔离(DTI)
112 光敏区
114 井区/浮动扩散区
116 井区/浮动扩散区/浮动扩散节点
118 井区
122 介电材料
124 介电材料
126 介电材料
128 介电材料
130 栅极结构
132 栅极电极
134 栅极电极
136 栅极电极
138 栅极电极
140 栅极结构/存储栅极
142 顶部分
143 沟槽/贯穿孔
144 ***部分
147 凹槽
148 导电结构
149 凹槽
150 栅极结构
152 介电膜
154 导电插塞
155 导电通路
156 导电通路
158 导电通路
159 贯穿孔/通路/沟槽
160 栅极结构
161 分层导电线
162 介电层
163 垂直导电通路/接触件
164 介电层
165 互连层
168 绝缘材料
172 光导管
176 导电垫
H1 高度

Claims (10)

1.一种半导体装置，其包括：
半导体衬底；
栅极结构，其在所述半导体衬底上方，其中所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结构经配置以存储从所述光敏区产生的电荷；及
导电结构，其在所述半导体衬底上方，所述导电结构外接所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开。
2.根据权利要求1所述的半导体装置，其中从俯视图角度来看所述导电结构具有覆盖所述栅极结构的顶表面的顶部分。
3.根据权利要求1所述的半导体装置，其中所述导电结构具有包围所述栅极结构的所述侧壁且与所述栅极结构的所述侧壁隔开的***部分。
4.根据权利要求3所述的半导体装置，其进一步包括插置于所述导电材料的所述***部分与所述栅极结构的所述侧壁之间的介电材料。
5.根据权利要求1所述的半导体装置，其进一步包括保形地覆盖所述栅极结构的介电膜。
6.根据权利要求5所述的半导体装置，其进一步包括透过所述导电结构耦合到所述介电膜的导电插塞。
7.一种半导体装置，其包括：
半导体衬底；
栅极结构，其在所述半导体衬底上方，其中所述半导体衬底包含邻近所述栅极结构的光敏区，且所述栅极结构经配置以存储从所述光敏区产生的电荷；及
导电结构，其覆盖所述栅极结构，所述导电结构包括具有大体上等于所述栅极结构的高度的高度且与所述栅极结构的侧壁隔开的***部分。
8.根据权利要求7所述的半导体装置，其中所述***部分经放置接近且大体上平行于所述栅极结构的所述侧壁。
9.根据权利要求7所述的半导体装置，其进一步包括在所述半导体衬底中邻近所述光敏区的井区，其中所述半导体装置经配置以透过所述井区将所述电荷从所述光敏区传送到所述栅极结构。
10.一种制造半导体装置的方法，其包括：
提供半导体衬底；
在所述半导体衬底中形成光敏区；
在所述半导体衬底上方形成栅极结构；
在所述栅极结构上方形成介电层；
形成邻近所述栅极结构的侧壁且与所述栅极结构的所述侧壁隔开的第一贯穿孔；
使用材料层填充所述第一贯穿孔；
在所述介电层中形成通路；
去除所述材料以在所述介电层中形成第二贯穿孔；及
使用相同导电材料填充所述通路及所述第二贯穿孔。
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