CN115706124A - 图像传感器及其制造方法 - Google Patents

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金范锡
金廷玹
俞铉根
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Abstract

提供了一种图像传感器及其制造方法。制造图像传感器的方法包括：形成第一导电类型的半导体衬底；在所述半导体衬底中形成像素隔离沟槽以限定像素区域；在所述像素隔离沟槽中形成衬垫绝缘层；用所述第一导电类型的掺杂剂掺杂所述衬垫绝缘层；在掺杂所述掺杂剂之后，在所述衬垫绝缘层上形成半导体层以填充所述像素隔离沟槽；以及对所述半导体衬底执行热处理工艺。

Description

图像传感器及其制造方法
相关申请的交叉引用
本申请要求于2021年8月6日在韩国知识产权局提交的韩国专利申请No.10-2021-0104097的优先权，该申请的公开内容通过引用并入本文。
技术领域
本公开涉及一种图像传感器及其制造方法，并且特别地，涉及一种具有改进的电学和光学特性的图像传感器及其制造方法。
背景技术
图像传感器是将光信号转换成电信号的器件。随着计算机和通信行业的发展，在诸如数码相机、摄像机、个人通信***、游戏机、安全相机、医用微型相机和机器人的各种应用中对高性能图像传感器的需求不断增加。
图像传感器通常被分类为电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。由于CMOS图像传感器没有CCD图像传感器复杂，所以能够将CMOS图像传感器的电路集成在单个芯片上，从而能够使相应产品的大小最小化。另外，由于CMOS图像传感器使用少量电力，所以它能够被应用于电池容量有限的电子设备。此外，CMOS图像传感器的制造成本低并且CMOS图像传感器能够捕获高分辨率的图像。
发明内容
本发明构思的至少一个实施例提供一种具有改进的电学和光学特性的图像传感器。
本发明构思的至少一个实施例提供一种制造具有改进的电学和光学特性的图像传感器的方法。
根据本发明构思的实施例，一种制造图像传感器的方法包括：形成第一导电类型的半导体衬底；在所述半导体衬底中形成限定像素区域的像素隔离沟槽；在所述像素隔离沟槽中形成衬垫绝缘层；用所述第一导电类型的掺杂剂掺杂所述衬垫绝缘层；在掺杂所述掺杂剂之后在所述衬垫绝缘层上形成半导体层以填充所述像素隔离沟槽；以及对所述半导体衬底执行热处理工艺。所述热处理工艺可以将被包含在所述衬垫绝缘层中的所述掺杂剂扩散到所述半导体层中。
根据本发明构思的实施例，一种制造图像传感器的方法包括：形成第一导电类型的半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面；在所述半导体衬底中靠近所述第一表面形成器件隔离层；形成像素隔离结构，所述像素隔离结构穿透所述器件隔离层和所述半导体衬底并且限定多个像素区域；在所述半导体衬底中并且分别在所述多个像素区域中形成多个第二导电类型的光电转换区域；以及在所述多个像素区域中的每个像素区域中，在所述半导体衬底的所述第一表面上形成像素栅电极和转移栅电极。所述像素隔离结构的形成可以包括：将所述器件隔离层和所述半导体衬底图案化以形成像素隔离沟槽；在所述像素隔离沟槽的表面上沉积衬垫绝缘层；用所述第一导电类型的掺杂剂掺杂所述衬垫绝缘层；在形成掺杂有所述掺杂剂的所述衬垫绝缘层之后，形成未掺杂的多晶硅层以填充所述像素隔离沟槽；蚀刻所述多晶硅层以形成多晶硅图案，所述多晶硅图案具有位于比所述半导体衬底的所述第一表面低的水平高度的顶表面；以及对所述半导体衬底执行热处理工艺。所述热处理工艺可以将被包含在所述衬垫绝缘层中的所述掺杂剂扩散到所述多晶硅图案中。
根据本发明构思的实施例，一种图像传感器包括：第一导电类型的半导体衬底；以及像素隔离结构，所述像素隔离结构被设置在所述半导体衬底中以限定多个像素区域。所述像素隔离结构包括垂直地穿透所述半导体衬底的半导体图案和介于所述半导体图案与所述半导体衬底之间的衬垫绝缘图案。所述半导体图案和所述衬垫绝缘图案包括所述第一导电类型的掺杂剂，并且所述第一导电类型的所述掺杂剂的浓度在所述衬垫绝缘图案中比在所述半导体图案中高。
根据本发明构思的实施例，一种图像传感器包括半导体衬底、像素隔离结构、光电转换区域、背面接触插塞、导电焊盘、滤色器和微透镜。所述半导体衬底是第一导电类型的。所述半导体衬底具有第一表面和与所述第一表面相对的第二表面。所述半导体衬底包括光接收区域、光阻挡区域和焊盘区域。所述像素隔离结构位于所述半导体衬底的所述光接收区域和光阻挡区域中以限定像素区域。所述像素隔离结构包括垂直地穿透所述半导体衬底的半导体图案和介于所述半导体图案与所述半导体衬底之间的衬垫绝缘图案。所述光电转换区域位于所述像素区域中。所述背面接触插塞位于所述光阻挡区域的一部分中并且与所述半导体衬底的所述第二表面相邻且与所述半导体图案的一部分接触。所述导电焊盘位于所述焊盘区域中并且与所述第二表面相邻地位于所述半导体衬底的中。所述滤色器对应于所述像素区域位于所述半导体衬底的所述第二表面上。所述微透镜设置在所述滤色器上。所述像素隔离结构的所述半导体图案和所述衬垫绝缘图案可以包括所述第一导电类型的掺杂剂。所述第一导电类型的所述掺杂剂的浓度在所述衬垫绝缘图案中可以比在所述半导体图案中高。
附图说明
图1是图示根据本发明构思的实施例的图像传感器的框图。
图2A和图2B是图示根据本发明构思的实施例的图像传感器的单位像素的电路图。
图3是图示根据本发明构思的实施例的图像传感器的俯视图。
图4是沿着图3的线I-I'截取以图示根据本发明构思的实施例的图像传感器的截面图。
图5A和图5B是图示图4的一部分“P1”的放大截面图。
图6A是示出沿着图5A的线A-A'截取的区域中的掺杂分布的曲线图。
图6B是示出根据本发明构思的实施例的图像传感器的半导体图案中的掺杂分布的曲线图。
图7、图8和图9均是沿着图3的线I-I'截取的截面图，图示了根据本发明构思的实施例的图像传感器。
图10是图示根据本发明构思的实施例的形成图像传感器的像素隔离结构的方法的流程图。
图11至图21是沿着图3的线I-I'截取的截面图，图示了根据本发明构思的实施例的制造图像传感器的方法。
图22是根据本发明构思的实施例的包括半导体器件的图像传感器的示意俯视图。
图23和图24均是沿着图22的线II-II'截取的截面图，图示了根据本发明构思的实施例的图像传感器。
具体实施方式
现在将参考附图更充分地描述发明构思的示例实施例，在附图中示出了示例实施例。
图1是图示根据本发明构思的实施例的图像传感器的框图。
参考图1，图像传感器可以包括有源像素传感器阵列(也称为像素阵列)1、行译码器2(例如，电路)、行驱动器3(例如，电路)、列译码器4(例如，电路)、定时发生器5(例如，定时控制器或定时控制电路)、相关双采样器(CDS)6、模数转换器(ADC)7和输入/输出(I/O)缓冲器8。
有源像素传感器阵列1可以包括二维布置的用于将光信号转换为电信号的多个单位像素。有源像素传感器阵列1可以由从行驱动器3发送的诸如以下多个驱动信号驱动：像素选择信号、复位信号和电荷转移信号。可以将转换后的电信号提供给CDS 6。
行驱动器3可以被配置为基于由行译码器2译码的结果将用于驱动多个单位像素的驱动信号提供给有源像素传感器阵列1。在单位像素以矩阵形状(即，按行和列)排列的情况下，可以将驱动信号提供给各行。
定时发生器5可以被配置为向行译码器2和列译码器4提供定时信号和控制信号。
CDS 6可以被配置为接收在有源像素传感器阵列1中生成的电信号以及对接收到的电信号执行保持和采样操作。例如，CDS 6可以对电信号的特定噪声电平和信号电平执行双采样操作并且可以输出对应于噪声电平与信号电平之差的差电平。
ADC 7可以被配置为将对应于从CDS 6输出的差电平的模拟信号转换成数字信号，然后将转换后的数字信号输出到I/O缓冲器8。
I/O缓冲器8可以被配置为基于由列译码器4译码的结果，锁存数字信号并且将锁存的数字信号顺序输出到图像信号处理单元(未示出)。
图2A和图2B是图示根据本发明构思的实施例的图像传感器的单位像素的电路图。
参考图2A，单位像素P可以包括第一光电转换元件PD1和第二光电转换元件PD2、第一转移晶体管(transfer transistor)TX1和第二转移晶体管TX2、以及四个像素晶体管。
像素晶体管可以包括复位晶体管RX、源极跟随器晶体管SF、选择晶体管SX和双转换增益晶体管DCX。在实施例中，每一个单位像素P被图示为包括四个像素晶体管，但是本发明构思不限于此示例。也就是说，可以不同地改变每一个单位像素P中的像素晶体管的数目。
在实施例中，第一光电转换器件PD1和第二光电转换器件PD2可以被配置为响应于入射光而生成电荷。在此实施例中，所生成的电荷可以被累积在第一光电转换器件PD1和第二光电转换器件PD2中。第一电转换器件PD1和第二光电转换器件PD2可以是例如光电二极管、光电晶体管、光电门、钉扎光电二极管(PPD)和它们的组合。
第一转移晶体管TX1和第二转移晶体管TX2可以被配置为将被存储在第一光电转换器件PD1和第二光电转换器件PD2中的电荷转移到第一浮置扩散区域FD1。第一转移晶体管TX1和第二转移晶体管TX2可以由第一转移信号TG1和第二转移信号TG2控制。第一转移晶体管TX1和第二转移晶体管TX2可以共享第一浮置扩散区域FD1。
第一浮置扩散区域FD1可以被配置为接收在第一光电转换器件PD1或第二光电转换器件PD2中生成的电荷，并且累积地存储电荷。源极跟随器晶体管SF可以通过存储在第一浮置扩散区域FD1中的光电荷的量来控制。
复位晶体管RX可以响应于施加到复位栅电极RG的复位信号，周期性地复位存储在第一浮置扩散区域FD1和第二浮置扩散区域FD2中的电荷。在实施例中，复位晶体管RX可以包括连接到双转换增益晶体管DCX的漏极端子和连接到像素电源电压VPIX的源极端子。如果复位晶体管RX和双转换增益晶体管DCX导通，则像素电源电压VPIX可以被施加到第一浮置扩散区域FD1和第二浮置扩散区域FD2。因此，被存储在第一浮置扩散区域FD1和第二浮置扩散区域FD2中的电荷可以被放电，结果，可以复位第一浮置扩散区域FD1和第二浮置扩散区域FD2。
双转换增益晶体管DCX可以设置在第一浮置扩散区域FD1与第二浮置扩散区域FD2之间以将它们彼此连接。双转换增益晶体管DCX可以通过第二浮置扩散区域FD2串联到复位晶体管RX。换句话说，双转换增益晶体管DCX可以设置在第一浮置扩散区域FD1与复位晶体管RX之间以将它们彼此连接。双转换增益晶体管DCX可以被配置为响应于双转换增益控制信号DCG而改变第一浮置扩散区域FD1的第一电容CFD1，从而改变单位像素P的转换增益。
详细地，在成像过程期间，不仅高强度的光可以入射到像素阵列上，而且低强度的光也可以入射到像素阵列上。因此，每个像素中的转换增益可以根据入射光而变化。例如，当双转换增益晶体管DCX关断时，单位像素可以具有第一转换增益，而当双转换增益晶体管DCX导通时，单位像素可以具有比第一转换增益高的第二转换增益。也就是说，根据双转换增益晶体管DCX的操作，第一转换增益模式(或高亮度模式)下的转换增益与第二转换增益模式(或低亮度模式)下的转换增益可以具有不同的值。
当双转换增益晶体管DCX关断时，第一浮置扩散区域FD1可以具有与第一电容CFD1相对应的电容。当双转换增益晶体管DCX导通时，第一浮置扩散区域FD1可以连接到第二浮置扩散区域FD2，并且第一浮置扩散区域FD1和第二浮置扩散区域FD2的电容可以是第一电容CFD1和第二电容CFD2之和。也就是说，当双转换增益晶体管DCX导通时，第一浮置扩散区域FD1或第二浮置扩散区域FD2的电容可以增加以降低转换增益，而当双转换增益晶体管DCX关断时，第一浮置扩散区域FD1的电容可以减小以增加转换增益。
源极跟随器晶体管SF可以是源极跟随器缓冲放大器，所述源极跟随器缓冲放大器被配置为生成要输入到源极跟随器栅电极的与第一浮置扩散区域FD1的电荷量成比例的源极-漏极电流。源极跟随器晶体管SF可以放大浮置扩散区域FD的电势变化以生成放大后的信号并且可以通过选择晶体管SX将该放大后的信号输出到输出线Vout。源极跟随器晶体管SF可以包括连接到像素电源电压VPIX的源极端子和连接到选择晶体管SX的源极端子的漏极端子。
选择晶体管SX可以用于在读取操作期间选择要读出的一行单位像素P。当选择晶体管SX被施加到选择栅电极的选择信号SG接通时，可以向输出线Vout输出被输出到源极跟随器晶体管SF的漏电极的电信号。
参考图2B和图4，单位像素P可以包括光电转换电路10和像素电路20，并且光电转换电路10可以包括第一光电转换器件PD1、第二光电转换器件PD2、第三光电转换器件PD3和第四光电转换器件PD4、第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4、以及第一浮置扩散区域FD1，如参考图2A所描述的那样。类似于图2A的实施例，像素电路20可以包括四个像素晶体管(例如，RX、DCX、SF和SX)。
第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4可以共享第一浮置扩散区域FD1。第一转移晶体管TX1、第二转移晶体管TX2、第三转移晶体管TX3和第四转移晶体管TX4的转移栅电极分别可以由第一转移信号TG1、第二转移信号TG2、第三转移信号TG3和第四转移信号TG4控制。
图3是图示根据本发明构思的实施例的图像传感器的俯视图。图4是沿着图3的线I-I'截取以图示根据本发明构思的实施例的图像传感器的截面图。
图5A和图5B是示出图4的一部分“P1”的放大截面图。图6A是示出沿着图5A的线A-A'截取的区域中的掺杂分布的曲线图。图6B是示出根据本发明构思的实施例的图像传感器的半导体图案中的掺杂分布的曲线图。
参考图3和图4，当在垂直截面中观察时，根据本发明构思的实施例的图像传感器可以包括光电转换层10、读出电路层20和透光层30。
当在垂直截面中观察时，光电转换层10可以设置在读出电路层20与透光层30之间。光电转换层10可以被配置为将从外部入射的光转换为电信号。光电转换层10可以包括半导体衬底100、像素隔离结构PIS和光电转换区域PD。
在实施例中，半导体衬底100具有第一表面或顶表面100a和与第一表面或顶表面100a相对的第二表面或底表面100b。半导体衬底100可以是包括顺序堆叠的并且具有第一导电类型(例如，p型)的体硅衬底和外延层的衬底。在图像传感器的制造过程期间去除体硅衬底的实施例中，半导体衬底100可以仅由p型外延层组成。在实施例中，半导体衬底100可以是包括具有第一导电类型的阱的体半导体衬底。
在每一个像素区域PR中，器件隔离层105可以被设置为与半导体衬底100的第一表面100a相邻。器件隔离层105可以设置在器件隔离沟槽T1中，所述器件隔离沟槽T1是通过使半导体衬底100的第一表面100a凹陷而形成的。例如，可以在第一表面100a中形成凹部并且可以用器件隔离层105填充凹部。器件隔离层105可以由绝缘材料形成或者包括绝缘材料。在实施例中，器件隔离层105可以包括衬垫氧化物层和衬垫氮化物层以及间隙填充氧化物层，衬垫氧化物层和衬垫氮化物层被形成为共形地覆盖器件隔离沟槽T1的表面；间隙填充氧化物层被形成为填充设有衬垫氧化物层和衬垫氮化物层的器件隔离沟槽T1。器件隔离层105可以在限定半导体衬底100中限定有源部分并且位于第一表面100a附近。在实施例中，器件隔离层105可以在半导体衬底100中限定第一有源部分ACT1和第二有源部分ACT2。在每一个像素区域PR中，第一有源部分ACT1和第二有源部分ACT2可以彼此间隔开并且可以具有彼此不同的大小。例如，在图3中，第一有源部分ACT1具有L形状而第二有源部分ACT2具有矩形形状，但是本发明构思的实施例不限于此。
像素隔离结构PIS可以设置在半导体衬底100中以限定多个像素区域PR。像素隔离结构PIS可以从半导体衬底100的第一表面100a垂直延伸到第二表面100b。像素隔离结构PIS可以穿透器件隔离层105的一部分。
像素隔离结构PIS可以包括在第一方向D1上延伸并且彼此平行的第一部分、以及在第二方向D2上延伸并且彼此平行以与第一部分交叉的第二部分。当在俯视图中观察时，像素隔离结构PIS可以被设置为包封每一个像素区域PR或每一个光电转换区域PD。
像素隔离结构PIS可以在半导体衬底100的第一表面100a的水平高度处具有第一上部宽度，并且可以在半导体衬底100的第二表面100b(例如，底表面)的水平高度处具有第一下部宽度。第一下部宽度可以基本上等于或小于第一上部宽度。在实施例中，像素隔离结构PIS的宽度可以在从半导体衬底100的第一表面100a朝向第二表面100b的方向上逐渐地减小。像素隔离结构PIS可以在与半导体衬底100的顶表面100a垂直的方向(即，第三方向D3)上具有长度。像素隔离结构PIS的长度可以基本上等于半导体衬底100的垂直厚度。
更详细地，参考图5A和图5B，像素隔离结构PIS可以设置在形成于半导体衬底100中的像素隔离沟槽T2中。像素隔离结构PIS可以包括衬垫绝缘图案111、半导体图案113和间隙填充绝缘图案115。像素隔离结构PIS可以具有约10:1至约15:1的纵横比。
衬垫绝缘图案111可以设置在半导体图案113与半导体衬底100之间。衬垫绝缘图案111可以与半导体衬底100直接接触。在实施例中，衬垫绝缘图案111具有比半导体衬底100低的折射率。例如，衬垫绝缘图案111可以由硅基绝缘材料(例如，氮化硅、氧化硅和/或氮氧化硅)和/或高k电介质材料(例如，氧化铪和/或氧化铝)中的至少一种形成或者包括硅基绝缘材料和/或高k电介质材料中的至少一种。在实施例中，衬垫绝缘图案111可以包括由不同材料形成的多个层。衬垫绝缘图案111的厚度可以为约
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至
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当在俯视图中观察时，衬垫绝缘图案111可以被设置为包封每一个像素区域PR。包封像素区域PR的衬垫绝缘图案111可以彼此间隔开。
半导体图案113可以作为单体被设置在半导体衬底100中。也就是说，半导体图案113可以由单个层组成。由单个层组成的半导体图案113可以具有形成在其中央部分的不连续界面113s(例如，接缝或空隙)。半导体图案113的顶表面113t可以位于与半导体衬底100的顶表面不同的水平高度。参考图5A，半导体图案113的顶表面113t可以位于与器件隔离层105的底表面基本上相同的水平高度。或者，参考图5B，半导体图案113的顶表面113t可以位于与器件隔离层105的底表面不同的水平高度。例如，半导体图案113的顶表面113t可以被定位为低于器件隔离层105的底表面。
半导体图案113可以包括在第一方向D1上延伸以彼此平行的第一部分、以及在第二方向D2上延伸以彼此平行并且与第一部分交叉的第二部分。半导体图案113可以沿第一方向D1和第二方向D2连续延伸。
衬垫绝缘图案111和半导体图案113可以包含第一导电类型的掺杂剂。第一导电类型的掺杂剂可以包括例如硼(B)、磷(P)、砷(As)、镓(Ga)、铟(In)、锑(Sb)或铝(Al)中的至少一种。
作为示例，衬垫绝缘图案111和半导体图案113可以包含硼，并且衬垫绝缘图案111中的硼的掺杂浓度可以在约1×1015cm3至约1×1017cm3的范围内。
在实施例中，如图6A所示，衬垫绝缘图案111中的第一导电类型掺杂剂的浓度可以高于半导体图案113中的第一导电类型掺杂剂的浓度。在实施例中，衬垫绝缘图案111中的第一导电类型掺杂剂的掺杂浓度可以具有最高值。或者，第一导电类型掺杂剂在衬垫绝缘图案111和半导体图案113中可以具有基本上相同的浓度。
另外，半导体图案113中的掺杂剂的浓度可以是半导体衬底100中的第一导电类型掺杂剂的浓度的约1倍至10倍。在示例性实施例中，半导体图案113中的第一导电类型的掺杂剂的浓度是半导体衬底100中的第一导电类型的掺杂剂的浓度的约8倍至9倍。
参考图6B，半导体图案113的与半导体衬底100的第一表面100a相邻的上部区域中的掺杂剂的浓度可以高于或基本上等于半导体图案113的与半导体衬底100的第二表面100b相邻的下部区域中的掺杂剂的浓度。换句话说，半导体图案113中的掺杂剂的浓度在从半导体衬底100的第一表面100a朝向第二表面100b的方向上减小。
间隙填充绝缘图案115可以设置在半导体图案113的顶表面113t上，并且间隙填充绝缘图案115的顶表面与器件隔离层105的顶表面可以位于基本上相同的水平高度。间隙填充绝缘图案115的底表面所在的水平高度可以低于或等于器件隔离层105的底表面的水平高度。
间隙填充绝缘图案115的底表面可以具有圆形形状。间隙填充绝缘图案115可以由氧化硅、氧氮化硅或氮化硅中的至少一种形成或者包括其中的至少一种。
返回参考图3和图4，光电转换区域PD可以在像素区域PR中分别设置在半导体衬底100中。光电转换区域PD可以与入射光的强度成比例地生成光电荷。可以通过将具有与半导体衬底100不同的第二导电类型的杂质注入到半导体衬底100中来形成光电转换区域PD。第二导电类型的光电转换区域PD和第一导电类型的半导体衬底100可以形成用作光电二极管的pn结。
在实施例中，每一个光电转换区域PD可以被设置为在与第一表面100a相邻的部分和与第二表面100b相邻的部分之间具有掺杂浓度差，从而在半导体衬底100的第一表面100a与第二表面100b之间具有非零电势梯度。例如，光电转换区域PD可以包括垂直堆叠的多个杂质区域。
读出电路层20可以设置在半导体衬底100的第一表面100a上。读出电路层20可以包括电连接到光电转换区域PD的读出电路(例如，MOS晶体管)。例如，读出电路层20可以包括参考图2A和图2B描述的复位晶体管RX、选择晶体管SX、双转换增益晶体管DCX和选择晶体管SX。
在每一个像素区域PR中，转移栅电极TG可以设置在半导体衬底100的第一有源部分ACT1上。当在俯视图中观察时，转移栅电极TG可以位于每个像素区域PR的中央部分。转移栅电极TG的一部分可以设置在半导体衬底100中，并且栅极绝缘层GIL可以***置在转移栅电极TG与半导体衬底100之间。例如，栅极绝缘层GIL的第一部分可以接触转移栅电极TG的左暴露侧，而栅极绝缘层GIL的第二其他部分可以接触转移栅电极TG的右暴露侧。
浮置扩散区域FD可以设置在第一有源部分ACT1的位于转移栅电极TG一侧的部分中。可以通过将杂质注入到半导体衬底100中来形成浮置扩散区域FD。在实施例中，浮置扩散区域FD的导电类型与半导体衬底100的导电类型不同。例如，浮置扩散区域FD可以是n型杂质区域。
在每一个像素区域PR中，至少一个像素晶体管可以设置在第二有源部分ACT2上。设置在每个像素区域PR中的像素晶体管可以是参考图2A和图2B描述的复位晶体管RX、源极跟随器晶体管SF、双转换增益晶体管DCX和选择晶体管SX之一。
像素晶体管可以包括像素栅电极PG和源极/漏极区域，所述像素栅电极PG被设置为与第二有源部分ACT2交叉，所述源极/漏极区域设置在第二有源部分ACT2的位于像素栅电极PG两侧的部分中。
像素栅电极PG可以具有与第二有源部分ACT2的顶表面平行的底表面。像素栅电极PG可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂多晶硅、金属材料、导电金属氮化物、导电金属硅化物材料、导电金属氧化物材料或它们的组合。
栅极绝缘层GIL可以设置在像素栅电极PG与第二有源部分ACT2之间。栅极绝缘层GIL可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：氧化硅、氮氧化硅、介电常数高于氧化硅的介电常数的高k电介质材料或它们的组合。像素晶体管的源极/漏极区域可以包含第二导电类型的杂质。作为示例，源极/漏极区域可以包含n型杂质。
层间绝缘层210可以设置在半导体衬底100的第一表面100a上以覆盖转移栅电极TG和像素栅电极PG。
连接到读出电路的互连结构221和223可以设置在层间绝缘层210中。互连结构221和223可以包括金属线223以及将金属线223彼此连接的接触插塞221。
透光层30可以设置在半导体衬底100的第二表面100b上。透光层30可以包括平坦化绝缘层310、晶格结构320、保护层330、滤色器340、微透镜350和钝化层360。透光层30可以被配置为执行对从外部入射的光进行聚焦和过滤的操作，并且将光提供给光电转换层10。
详细地，平坦化绝缘层310可以覆盖半导体衬底100的第二表面100b。平坦化绝缘层310可以由透明绝缘材料形成并且可以包括多个层。在实施例中，平坦化绝缘层310由折射率与半导体衬底100不同的绝缘材料形成。平坦化绝缘层310可以由金属氧化物和/或氧化硅中的至少一种形成或者包括其中的至少一种。
晶格结构320可以设置在平坦化绝缘层310上。当在俯视图中观察时，晶格结构320可以具有与像素隔离结构PIS类似的晶格形状。当在俯视图中观察时，晶格结构320可以与像素隔离结构PIS重叠。也就是说，晶格结构320可以包括沿第一方向D1延伸的第一部分、以及沿第二方向D2延伸以与第一部分交叉的第二部分。晶格结构320的宽度可以基本上等于或小于像素隔离结构PIS的最小宽度。
晶格结构320可以包括导电图案和/或低折射图案。光阻挡图案可以由至少一种金属材料(例如，钛、钽或钨)形成或者包括至少一种金属材料。在实施例中，低折射图案由折射率低于光阻挡图案的材料形成或者包括该材料。低折射图案可以由有机材料形成。在实施例中，低折射图案的折射率为约1.1至1.3。例如，晶格结构320可以是包括二氧化硅纳米粒子的聚合物层。
保护层330可以设置在平坦化绝缘层310上以共形地覆盖晶格结构320的表面(即，覆盖到基本上均匀的厚度)。保护层330可以是包括氧化铝层和碳氧化硅层中的至少一者的单层或多层结构。
滤色器340可以被形成为分别对应于像素区域PR。滤色器340可以被设置为填充由晶格结构320限定的空白区域。滤色器340可以包括基于单位像素的位置确定其颜色的红色、绿色或蓝色滤色器，或者品红色、青色或黄色滤色器。
微透镜350可以设置在滤色器340上。微透镜350可以具有凸形状并且可以具有特定的曲率半径。微透镜350可以由透光树脂形成或者包括透光树脂。
钝化层360可以被形成为共形地覆盖微透镜350的表面。钝化层360可以例如由至少一种无机氧化物材料形成或者包括至少一种无机氧化物材料。
图7、图8和图9均是沿着图3的线I-I'截取的截面图，图示了根据本发明构思的实施例的图像传感器。
在图7、图8和图9的实施例中，为了简明描述，先前参考图3和图4描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。
参考图7，包含第二导电类型的杂质的势垒区域PBR可以设置在半导体衬底100的与像素隔离结构PIS的侧表面相邻的部分中。势垒区域PBR可以包含与半导体衬底100具有相同导电类型(例如，第一导电类型或p型)的杂质。势垒区域PBR可以与像素隔离结构PIS的衬垫绝缘图案111的侧表面接触。势垒区域PBR可以包含与衬垫绝缘图案111中的杂质相同种类的杂质。在实施例中，势垒区域PBR的杂质浓度高于半导体衬底100的杂质浓度。引起暗电流的电子-空穴对(EHP)可以由在形成像素隔离沟槽T2的过程期间形成的像素隔离沟槽T2的表面缺陷生成。然而，可以通过根据本发明构思的实施例的势垒区域PBR来减小暗电流。
参考图8，像素隔离结构PIS可以在半导体衬底100的第一表面100a附近具有第一宽度，并且在半导体衬底100的第二表面100b附近具有大于第一宽度的第二宽度。另外，像素隔离结构PIS的宽度可以在从半导体衬底100的第一表面100a朝向第二表面100b的方向上逐渐增加。
如上所述，像素隔离结构PIS可以包括衬垫绝缘图案111、半导体图案113和间隙填充绝缘图案115。
像素隔离结构PIS可以与器件隔离层105接触。在实施例中，像素隔离结构PIS的衬垫绝缘图案111的一部分可以与器件隔离层105接触。衬垫绝缘图案111的所述部分可以位于器件隔离层105与半导体图案113之间。
参考图9，像素隔离结构PIS可以包括第一像素隔离结构PIS1和第二像素隔离结构PIS2。这里，第一像素隔离结构PIS可以被配置为具有与先前参考图3和图4描述的像素隔离结构PIS基本上相同的特征。衬垫绝缘图案111的一部分可以与第二像素隔离结构PIS2接触并且可以设置在第二像素隔离结构PIS2与半导体图案113之间。
第二像素隔离结构PIS2可以具有与第一像素隔离结构PIS1基本上相同的平面结构。当在俯视图中观察时，第二像素隔离结构PIS2可以与第一像素隔离结构PIS1重叠。也就是说，第二像素隔离结构PIS2可以包括在第一方向D1上延伸的第一部分、以及在第二方向D2上延伸以与第一部分交叉的第二部分。
第二像素隔离结构PIS2可以从半导体衬底100的第二表面100b沿垂直方向D3延伸并且可以设置在半导体衬底100中。第二像素隔离结构PIS2可以设置在从半导体衬底100的第二表面100b凹陷的沟槽中。例如，可以在第二表面100b中形成凹部并且可以用第二像素隔离结构PIS2填充该凹部。
第二像素隔离结构PIS2可以具有位于半导体衬底100的第一表面100a与第二表面100b之间的底表面。也就是说，第二像素隔离结构PIS2可以与半导体衬底100的第一表面100a间隔开。第二像素隔离结构PIS2可以与第一像素隔离结构PIS1接触。例如，第二像素隔离结构PIS2的底表面可以接触第一像素隔离结构PIS1的底表面。
第二像素隔离结构PIS2可以在半导体衬底100的第二表面100b的水平高度处具有第二上部宽度，并且可以在其底表面的水平高度处具有第二下部宽度。第二下部宽度可以小于或基本上等于第二上部宽度。第二像素隔离结构PIS2的宽度可以从半导体衬底100的第二表面100b朝向第一表面100a逐渐减小。
当在垂直方向D3上测量时，第二像素隔离结构PIS2的长度可以与第一像素隔离结构PIS1的长度不同。在实施例中，第二像素隔离结构PIS2的长度可以小于或等于第一像素隔离结构PIS1的长度。
第二像素隔离结构PIS2可以由介电常数高于氧化硅层的介电常数的高k电介质材料中的至少一种形成或者包括其中的至少一种。作为示例，第二像素隔离结构PIS2可以包括包含从由铪(Hf)、锆(Zr)、铝(Al)、钽(Ta)、钛(Ti)、钇(Y)和镧(La)构成的组中选择的至少一种金属元素的金属氧化物或金属氟化物。例如，第二像素隔离结构PIS2可以包括依次堆叠的氧化铝层和氧化铪层。
图10是图示根据本发明构思的实施例的形成图像传感器的像素隔离结构的方法的流程图。图11至图21是沿着图3的线I-I'截取以图示根据本发明构思的实施例的制造图像传感器的方法的截面图。
参考图3和图11，可以形成或提供第一导电类型(例如，p型)的半导体衬底100。半导体衬底100可以具有第一表面100a和与第一表面100a相对的第二表面100b。半导体衬底100可以包括第一导电类型的体硅衬底以及形成在体硅衬底上并且具有第一导电类型的外延层。这里，可以使用体硅衬底作为晶种通过选择性外延生长(SEG)工艺来形成外延层，并且在外延生长工艺期间，可以用第一导电类型的杂质掺杂外延层。例如，外延层可以包含p型杂质。
在实施例中，半导体衬底100可以是包括第一导电类型的阱的体半导体衬底。在实施例中，半导体衬底100可以是绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底或硅锗衬底。
可以通过使半导体衬底100的第一表面100a图案化来形成器件隔离沟槽T1。器件隔离沟槽T1可以在每一个像素区域PR中限定第一有源部分ACT1和第二有源部分ACT2。器件隔离沟槽T1的形成可以包括：在半导体衬底100的第一表面100a上形成缓冲层BFL和掩模图案MP，并且使用掩模图案MP作为蚀刻掩模来各向异性地蚀刻半导体衬底100。
可以通过对半导体衬底100的第一表面100a执行沉积工艺或热氧化工艺来形成缓冲层BFL。缓冲层BFL可以包括氧化硅层。
掩模图案MP可以包括氮化硅层或氮氧化硅层。
接下来，可以形成器件隔离绝缘层103以填充器件隔离沟槽T1。可以通过在设有器件隔离沟槽T1的半导体衬底100上厚厚地沉积绝缘材料来形成器件隔离绝缘层103。器件隔离绝缘层103可以填充器件隔离沟槽T1并且可以覆盖掩模图案MP。
此后，参考图3、图10和图12，在半导体衬底100中形成像素隔离沟槽T2以限定像素区域(在S10中)。例如，像素区域形成在半导体衬底100中。
可以通过使半导体衬底100的器件隔离绝缘层103和第一表面100a图案化来形成像素隔离沟槽T2。可以以矩阵形状或者在彼此交叉的第一方向D1和第二方向D2上布置多个第一像素区域和第二像素区域。
详细地，像素隔离沟槽T2的形成可以包括在器件隔离绝缘层103上形成第二掩模图案(未示出)并且使用第二掩模图案作为蚀刻掩模来各向异性地蚀刻半导体衬底100。
像素隔离沟槽T2可以从半导体衬底100的第一表面100a朝向第二表面100b垂直延伸以暴露半导体衬底100的侧表面的一部分。像素隔离沟槽T2可以被形成为比器件隔离沟槽T1深并且可以穿透器件隔离沟槽T1的一部分。像素隔离沟槽T2可以是纵横比为约10:1至15:1的深沟槽。
当在俯视图中观察时，像素隔离沟槽T2可以包括在第一方向D1上延伸并且具有均匀宽度的多个第一区域以及在与第一方向D1交叉的第二方向D2上延伸并且具有均匀宽度的多个第二区域。
由于像素隔离沟槽T2是通过执行各向异性蚀刻工艺形成的，所以像素隔离沟槽T2可以在从半导体衬底100的第一表面100a朝向第二表面100b的方向上具有逐渐减小的宽度。也就是说，像素隔离沟槽T2可以具有一个或更多个倾斜的侧表面。像素隔离沟槽T2的底表面可以与半导体衬底100的第二表面100b间隔开。
在形成像素隔离沟槽T2之后，可以去除第二掩模图案。
参考图3、图10和图13，在像素隔离沟槽T2中形成初步衬垫绝缘层110a(在S20中)。例如，初步衬垫绝缘层110a可以被形成为覆盖像素隔离沟槽T2的内表面。
初步衬垫绝缘层110a可以共形地覆盖像素隔离沟槽T2的内表面和器件隔离绝缘层103的顶表面。可以通过具有良好的台阶覆盖性质的沉积方法来沉积初步衬垫绝缘层110a。初步衬垫绝缘层110a可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或者包括其中的至少一种。在实施例中，可以将初始衬垫绝缘层110a沉积为具有约
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至
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的厚度。
参考图3、图10和图14，对初步衬垫绝缘层110a执行掺杂工艺(在S30中)。
掺杂工艺可以包括用第一导电类型的掺杂剂掺杂初步衬垫绝缘层110a。作为对初步衬垫绝缘层110a的掺杂的结果，可以形成第一导电类型的衬垫绝缘层110b。
掺杂工艺可以是例如束线离子注入工艺或等离子体掺杂工艺(PLAD)。在等离子体掺杂工艺的情况下，可以将气态的源材料供应到工艺室中。源材料可以被等离子体离子化，然后，可以通过对上面放置有半导体衬底100的静电卡盘(未示出)施加高压偏压来将离子化后的源材料注入到初步衬垫绝缘层110a中。
在等离子体掺杂工艺的情况下，即使在深水平高度处也可以实现均匀的掺杂分布并且减少掺杂工艺的工艺时间。在这种情况下，可以实现均匀的掺杂浓度，而与初始衬垫绝缘层110a中的位置无关。更具体地，初步衬垫绝缘层110a可以包括与半导体衬底100的第一表面100a相邻的第一区域和与半导体衬底100的第二表面100b相邻的第二区域。初步衬垫绝缘层110a的第一区域中的第一导电类型掺杂剂的浓度可以基本上等于初步衬垫绝缘层110a的第二区域的掺杂浓度。
对于束线离子注入工艺，因为器件隔离沟槽T1被形成为具有大深度和小宽度，所以可能难以在不管垂直深度如何的情况下都均匀地掺杂衬垫绝缘层110b。换句话说，在通过束线离子注入工艺执行掺杂工艺的情况下，衬垫绝缘层110b中的掺杂浓度可以根据垂直深度而变化。例如，衬垫绝缘层110b的上部的掺杂浓度可以高于衬垫绝缘层110b的下部的掺杂浓度。
在实施例中，可以执行气相掺杂工艺作为掺杂工艺。气相掺杂工艺可以包括将掺杂气体供应到初步衬垫绝缘层110a的内表面上。这里，掺杂气体可以包含III族元素(例如，铝(Al)、硼(B)、铟(In)和/或镓(Ga))。作为示例，掺杂气体可以包含含硼气体(例如，三氯化硼BC13或氢化硼B2H6)。作为另一示例，掺杂气体可以包含三氟化硼BF3。在掺杂工艺之后，衬垫绝缘层110b中的硼的掺杂浓度可以在约1×1015cm3至约1×1017cm3的范围内。
参考图3、图10和图15，在衬垫绝缘层110b上形成半导体层112以填充像素隔离沟槽T2(在S40中)。可以在衬垫绝缘层110b的掺杂之后执行半导体层112的形成。在实施例中，半导体层112可以是未掺杂多晶硅层。
可以通过具有良好的台阶覆盖性质的膜形成工艺(例如，化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺)来形成半导体层112。在这种情况下，半导体层112可以在像素隔离沟槽T2中覆盖衬垫绝缘层110b的侧壁和底部部分。当通过沉积工艺形成半导体层112时，可以在半导体层112中形成不连续界面(例如，接缝或空隙)，如图5A所示。
参考图3、图10和图16，可以通过蚀刻半导体层112的位于器件隔离绝缘层103的顶表面上并且位于像素隔离沟槽T2的上部区域中的部分来形成半导体图案113。
半导体图案113的顶表面可以位于高于或等于器件隔离沟槽T1的底表面的水平高度处。也就是说，半导体图案113可以被形成为填充像素隔离沟槽T2的下部区域。在实施例中，半导体图案113的顶表面位于低于器件隔离沟槽T1的底表面的水平高度处。
接下来，对半导体衬底100执行热处理工艺(在S50中)。
在实施例中，可以在约550℃至800℃的温度范围内执行热处理工艺。在热处理工艺期间，可以使用氮气N2、氩气Ar、氢气H2或氧气O2作为工艺气体。
可以通过热处理工艺将衬垫绝缘层110b中的第一导电类型的掺杂剂扩散到半导体图案113中。也就是说，半导体图案113可以掺杂有从衬垫绝缘层110b扩散的掺杂剂。结果，可以在像素隔离沟槽T2中形成掺杂多晶硅图案。
因为，如上所述，半导体图案113掺杂有掺杂剂，所以半导体图案113可以具有降低的电阻。另外，通过对掺杂有掺杂剂的半导体图案113施加特定电压，可以减小由半导体衬底100与像素隔离沟槽T2之间的界面处的缺陷引起的暗电流。
在热处理工艺之后，衬垫绝缘层110b中的掺杂浓度可以高于半导体图案113中的掺杂浓度。或者，在热处理工艺之后，衬垫绝缘层110b中的掺杂浓度可以基本上等于半导体图案113中的掺杂浓度。作为示例，在热处理工艺之后，衬垫绝缘层110b中的第一导电类型掺杂剂的浓度可以在约1×1015cm3至约1×1017cm3的范围内，并且半导体图案113中的第一导电类型掺杂剂的浓度可以在约1×1013cm3至约1×1017cm3的范围内。在热处理工艺之后，半导体图案113中的第一导电类型的掺杂剂的浓度可以是半导体衬底100中的第一导电类型的掺杂剂的浓度的约8倍至9倍。
参考图3、图10和图17，可以形成绝缘间隙填充层114以填充设有半导体图案113的像素隔离沟槽T2。
可以在半导体衬底100的第一表面100a上形成绝缘间隙填充层114以覆盖衬垫绝缘层110b。绝缘间隙填充层114可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或者包括其中的至少一种。
绝缘间隙填充层114可以使用具有良好的台阶覆盖性质的层形成方法(例如，化学气相沉积(CVD)方法或原子层沉积(ALD)方法)来形成。在这种情况下，绝缘间隙填充层114可以在像素隔离沟槽T2中覆盖衬垫绝缘层110b的侧壁部分和顶表面。
在实施例中，绝缘间隙填充层114可以使用具有不好的台阶覆盖性质的沉积方法来形成。例如，可以使用物理气相沉积方法来形成绝缘间隙填充层114。
接下来，参考图3、图10和图18，可以使衬垫绝缘层110b和绝缘间隙填充层114平坦化以暴露掩模图案MP的顶表面。结果，可以在像素隔离沟槽T2中形成衬垫绝缘图案111、半导体图案113和间隙填充绝缘图案115。因此，可以在像素隔离沟槽T2中形成像素隔离结构PIS。
可以在形成像素隔离结构PIS之后去除掩模图案MP，并且可以通过使器件隔离绝缘层103平坦化以暴露半导体衬底100的第一表面100a来在器件隔离沟槽T1中形成器件隔离层105。由于执行了平坦化工艺以暴露半导体衬底100的第一表面100a，所以像素隔离结构PIS可以具有与器件隔离层105的顶表面基本上共面的顶表面。
参考图3和图18，可以在半导体衬底100中形成第二导电类型的光电转换区域PD。
可以通过将具有与第一导电类型不同的第二导电类型(例如，n型)的杂质注入到半导体衬底100中来形成光电转换区域PD。光电转换区域PD可以与半导体衬底100的第一表面100a和第二表面100b间隔开。
描述了在形成像素隔离结构PIS之后形成光电转换区域PD的示例，但是在实施例中，可以在形成像素隔离结构PIS之前形成光电转换区域PD。
接下来，参考图3、图10和图19，可以在半导体衬底100的第一表面100a上形成构成读出电路的MOS晶体管。
详细地，可以分别在像素区域PR上形成转移栅电极TG。转移栅电极TG的形成可以包括：使半导体衬底100图案化以在每一个像素区域PR中形成栅极凹部区域；形成栅极绝缘层以共形地覆盖栅极凹部区域的内表面，形成栅极导电层以填充栅极凹部区域；以及使栅极导电层图案化。例如，栅极凹部区域可以形成在表面100a中。
另外，在通过使栅极导电层图案化来形成转移栅电极TG时，也可以在每一个像素区域PR中形成读出晶体管的栅电极。
在形成转移栅电极TG之后，可以在半导体衬底100的位于转移栅电极TG一侧的部分中形成浮置扩散区域FD。可以通过将第二导电类型的杂质注入到半导体衬底100中的离子注入工艺来形成浮置扩散区域FD。此外，在形成浮置扩散区域FD时，可以形成被用作读出晶体管的源极/漏极的杂质区域。
可以在半导体衬底100的第一表面100a上形成层间绝缘层210以及互连结构221和223。
层间绝缘层210可以被形成为覆盖转移晶体管和逻辑晶体管。层间绝缘层210可以由具有良好的间隙填充性质的材料形成并且可以被形成为具有基本上平坦的顶表面。
可以在层间绝缘层210中形成连接到浮置扩散区域FD或读出晶体管的接触插塞221。可以在层间绝缘层210之间形成金属线223。接触插塞221和金属线223可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钼(Mo)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化锆(ZrN)、氮化钨(WN)和它们的合金。
参考图3、图10和图20，可以执行减薄工艺以去除半导体衬底100的一部分或者减小半导体衬底100的垂直厚度。减薄工艺可以包括对半导体衬底100的第二表面100b进行研磨或抛光并且各向异性地或各向同性地蚀刻半导体衬底100。可以使半导体衬底100倒转以进行减薄工艺。
作为示例，可以执行研磨或抛光工艺以去除半导体衬底100的体硅衬底并且暴露半导体衬底100的外延层。此后，可以执行各向异性或各向同性蚀刻工艺以去除可能存在于外延层的暴露表面上的表面缺陷。外延层的暴露表面可以对应于半导体衬底100的第二表面100b。
可以对半导体衬底100执行减薄工艺以暴露半导体衬底100的第二表面100b附近的像素隔离结构PIS的半导体图案113。结果，半导体图案113和衬垫绝缘图案111可以具有位于与半导体衬底100的第二表面100b基本上相同水平高度的表面。
接下来，可以在半导体衬底100的第二表面100b上形成平坦化绝缘层310。平坦化绝缘层310可以覆盖半导体图案113的表面和半导体衬底100的第二表面100b。可以通过沉积金属氧化物层(例如，氧化铝和/或氧化铪)来形成平坦化绝缘层310。
参考图3、图10和图21，可以在平坦化绝缘层310上形成晶格结构320。晶格结构320可以包括光阻挡图案和/或低折射图案。光阻挡图案可以由金属材料(例如，钛、钽或钨)中的至少一种形成或者包括其中的至少一种。低折射图案可以由折射率比光阻挡图案低的材料形成或者包括该材料。低折射图案可以由有机材料形成并且可以具有约1.1至1.3的折射率。例如，晶格结构320可以是其中包括二氧化硅纳米粒子的聚合物层。
晶格结构320可以在第一方向D1和第二方向D2上延伸以具有晶格形状。当在俯视图中观察时，晶格结构320可以与半导体图案113重叠。
可以在平坦化绝缘层310上形成保护层330以共形地覆盖晶格结构320的表面(即，到基本上均匀的厚度)。保护层330可以是包括氧化铝层和碳氧化硅层中的至少一者的单层或多层结构。
此后，可以在保护层330上设置滤色器340以分别对应于第一像素区域和第二像素区域。滤色器340可以包括蓝色、红色和绿色滤色器。
接下来，可以分别在滤色器340上形成微透镜350。微透镜350可以具有凸形状并且可以具有特定的曲率半径。微透镜350可以由透光树脂形成或者包括透光树脂。
钝化层360可以共形地覆盖微透镜350的顶表面。钝化层360可以由例如无机氧化物材料形成或者包括例如无机氧化物材料。
图22是根据本发明构思的实施例的包括半导体器件的图像传感器的示意俯视图。图23和图24是沿着图22的线II-II'截取以图示根据本发明构思的实施例的图像传感器的截面图。
参考图22和图23，图像传感器可以包括传感器芯片C1和逻辑芯片C2。传感器芯片C1可以包括像素阵列区域R1和焊盘区域R2。
像素阵列区域R1可以包括在两个不同的方向上(例如，在第一方向D1和第二方向D2上)二维布置的多个单位像素P。每一个单位像素P可以包括光电转换器件和读出器件。可以从像素阵列区域R1的每一个单位像素P输出由入射光产生的电信号。
像素阵列区域R1可以包括光接收区域AR和光阻挡区域OB。当在俯视图中观察时，光阻挡区域OB可以被设置为包封光接收区域AR。例如，当在俯视图中观察时，光阻挡区域OB可以被设置为在四个不同的方向(例如，上、下、左和右方向)上包封光接收区域AR。在实施例中，光未入射到的参考像素可以设置在光阻挡区域OB中。在这种情况下，通过将从光接收区域AR中的单位像素P获得的电荷量与在参考像素中产生的参考电荷量进行比较，可以计算从单位像素P感测到的电信号的大小。
可以在焊盘区域R2中设置用于输入或输出控制信号和光电信号的多个导电焊盘CP。当在俯视图中观察时，焊盘区域R2可以被设置为包封像素阵列区域R1。在这种情况下，可以促进图像传感器与外部设备之间的电连接。导电焊盘CP可以用于将在单位像素P中产生的电信号发送到外部设备。
在光接收区域AR中，传感器芯片C1可以被配置为具有与上述图像传感器相同的技术特征。也就是说，当在垂直方向上观察时，传感器芯片C1可以如上所述包括读出电路层20、透光层30、以及位于读出电路层20与透光层30之间的光电转换层10。如上所述，传感器芯片C1的光电转换层10可以包括半导体衬底100、限定像素区域的像素隔离结构PIS、以及设置在像素区域中的光电转换区域PD。像素隔离结构PIS可以在光接收区域AR和光阻挡区域OB上具有基本上相同的结构。
透光层30可以包括设置在光阻挡区域OB上的光阻挡图案OBP、背面接触插塞PLG和接触图案CT、有机层355以及钝化层360。
在光阻挡区域OB上，像素隔离结构PIS的一部分可以连接到背面接触插塞PLG。
详细地，在光阻挡区域OB上，半导体图案113可以连接到背面接触插塞PLG。可以通过接触图案CT和背面接触插塞PLG对半导体图案113施加负偏压。因此，可以减小可能在像素隔离结构PIS与半导体衬底100之间的界面处生成的暗电流。
在实施例中，背面接触插塞PLG的宽度大于像素隔离结构PIS的宽度。背面接触插塞PLG可以由金属材料和/或金属氮化物中的至少一种形成或者包括其中的至少一种。例如，背面接触插塞PLG可以由钛和/或氮化钛中的至少一种形成或者包括其中的至少一种。
可以将接触图案CT掩埋在设有背面接触插塞PLG的接触孔中。接触图案CT可以包括与背面接触插塞PLG不同的材料。例如，接触图案CT可以由铝(Al)形成或者包括铝(Al)。
接触图案CT可以电连接到像素隔离结构PIS的半导体图案113。可以通过接触图案CT向像素隔离结构PIS的半导体图案113施加负偏压，并且可以将负偏压从光阻挡区域OB发送到光接收区域AR。
在光阻挡区域OB中，光阻挡图案OBP可以从背面接触插塞PLG连续延伸并且可以设置在平坦化绝缘层310的顶表面上。也就是说，光阻挡图案OBP可以由与背面接触插塞PLG相同的材料形成或者包括与背面接触插塞PLG相同的材料。光阻挡图案OBP可以由金属材料和/或金属氮化物材料中的至少一种形成或者包括其中的至少一种。例如，光阻挡图案OBP可以由钛和/或氮化钛中的至少一种形成或者包括其中的至少一种。在实施例中，光阻挡图案OBP不延伸至像素阵列区域R1的光接收区域AR。
光阻挡图案OBP可以防止光入射到被设置在光阻挡区域OB上的光电转换区域PD中。光阻挡区域OB的参考像素中的光电转换区域PD可以被配置为输出噪声信号，而不是光电信号。噪声信号可以是由通过热量或暗电流生成的电子产生的。
保护层330可以从像素阵列区域R1延伸到焊盘区域R2。保护层330可以覆盖光阻挡图案OBP的顶表面。
可以在光阻挡区域OB上设置滤光层345以覆盖保护层330。滤光层345可以被配置为阻挡波长与滤色器340的波长不同的光。例如，滤光层345可以阻挡红外光。在实施例中，滤光层345可以包括蓝色滤色器，但是本发明构思不限于此示例。
可以在光阻挡区域OB和焊盘区域R2中的保护层330上设置有机层355和钝化层360。有机层355可以由与微透镜350相同的材料形成或者包括与微透镜350相同的材料。
第一穿透导电图案511可以设置在光阻挡区域OB中以穿透半导体衬底100，并且可以电连接到读出电路层20的金属线223和逻辑芯片C2的互连结构1111。第一穿透导电图案511可以具有位于不同水平高度的第一底表面和第二底表面。可以在第一穿透导电图案511中设置第一间隙填充图案521。第一间隙填充图案521可以由至少一种低折射材料形成或者包括至少一种低折射材料并且可以具有绝缘性质。
可以在半导体衬底100的位于焊盘区域R2中的并且与第二表面100b相邻的部分中设置导电焊盘CP。可以将导电焊盘CP掩埋在半导体衬底100的位于第二表面100b附近的部分中。在实施例中，导电焊盘CP可以设置在焊盘沟槽中，所述焊盘沟槽形成在半导体衬底100的第二表面100b中并且位于焊盘区域R2中。导电焊盘CP可以由金属材料(例如，铝、铜、钨、钛、钽或它们的合金)中的至少一种形成或者包括其中的至少一种。在图像传感器的安装过程中，可以将接合线接合到导电焊盘CP。导电焊盘CP可以通过接合线电连接到外部设备。
第二穿透导电图案513可以设置在焊盘区域R2上以穿透半导体衬底100并且可以电连接到逻辑芯片C2的互连结构1111。第二穿透导电图案513可以延伸到半导体衬底100的第二表面100b上的区域并且可以电连接到导电焊盘CP。第二穿透导电图案513的一部分可以覆盖导电焊盘CP的底表面和侧表面。可以在第二穿透导电图案513中设置第二间隙填充图案523。第二间隙填充图案523可以由至少一种低折射材料形成或者包括至少一种低折射材料并且可以具有绝缘性质。可以在焊盘区域R2上设置第一像素隔离结构PIS1和第二像素隔离结构PIS2以包封第二穿透导电图案513。
逻辑芯片C2可以包括逻辑半导体衬底1000、逻辑电路(TR)、连接到逻辑电路的互连结构1111和逻辑层间绝缘层1100。逻辑层间绝缘层1100的最上层可以耦接到传感器芯片C1的读出电路层20。逻辑芯片C2可以通过第一穿透导电图案511和第二穿透导电图案513电连接到传感器芯片C1。
在实施例中，传感器芯片C1和逻辑芯片C2被图示为通过第一穿透导电图案511和第二穿透导电图案513彼此电连接，但是本发明构思不限于此示例。
在图24所示的实施例中，可以省略图23的第一穿透导电图案和第二穿透导电图案，并且传感器芯片C1和逻辑芯片C2可以通过直接将分别设置在传感器芯片C1和逻辑芯片C2的最上金属层中的接合焊盘彼此连接而彼此电连接。
详细地，图像传感器的传感器芯片C1可以包括设置在读出电路层20的最上金属层中的第一接合焊盘BP1，并且逻辑芯片C2可以包括设置在互连结构1111的最上金属层中的第二接合焊盘BP2。第一接合焊盘BP1和第二接合焊盘BP2可以由例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)或氮化钛(TiN)中的至少一种形成或者包括其中的至少一种。
传感器芯片C1的第一接合焊盘BP1和逻辑芯片C2的第二接合焊盘BP2可以以混合接合方式彼此直接电连接。这里，混合接合方式可以指在两个元件之间的界面处将包含相同种类材料的两个元件熔合成单个元件的接合方式。例如，在第一接合焊盘BP1和第二接合焊盘BP2由铜(Cu)形成的情况下，它们可以以Cu-Cu接合方式彼此在物理连接且电连接。另外，传感器芯片C1和逻辑芯片C2的绝缘层可以以介质-介质接合方式彼此接合。
根据本发明构思的实施例，像素隔离沟槽中的衬垫绝缘层可以预掺杂有掺杂剂，像素隔离沟槽可以填充有通过单一沉积工艺形成的半导体材料，然后，可以执行热工艺以形成掺杂有掺杂剂的半导体图案。因此，即使像素隔离沟槽具有高纵横比，也可以在像素隔离沟槽中形成掺杂半导体图案。
因此，可以降低制造图像传感器的过程中的复杂性和成本，改善图像传感器的暗电流性质，并且降低半导体图案的电阻。
虽然已经特别示出并描述了本发明构思的示例实施例，但是本领域的普通技术人员应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的变化。

Claims (20)

1.一种制造图像传感器的方法，包括：
形成第一导电类型的半导体衬底；
在所述半导体衬底中形成限定像素区域的像素隔离沟槽；
在所述像素隔离沟槽中形成衬垫绝缘层；
用所述第一导电类型的掺杂剂掺杂所述衬垫绝缘层；
在掺杂了所述掺杂剂之后，在所述衬垫绝缘层上形成半导体层以填充所述像素隔离沟槽；以及
对所述半导体衬底执行热处理工艺。
2.根据权利要求1所述的方法，其中，在所述热处理工艺之后，所述衬垫绝缘层中的所述掺杂剂的浓度高于所述半导体层中的所述掺杂剂的浓度。
3.根据权利要求1所述的方法，还包括：在所述热处理工艺之前，蚀刻所述半导体层使得所述半导体层的顶表面位于低于所述半导体衬底的顶表面的水平高度。
4.根据权利要求1所述的方法，其中，所述掺杂剂的所述掺杂包括执行等离子体掺杂工艺、波束线离子注入工艺或气相掺杂工艺。
5.根据权利要求1所述的方法，其中，在所述热处理工艺之后，所述半导体层中的所述第一导电类型的所述掺杂剂的浓度是所述半导体衬底中的所述第一导电类型的所述掺杂剂的浓度的8倍至9倍。
6.根据权利要求1所述的方法，其中，所述像素隔离沟槽具有10:1至15:1的纵横比。
7.根据权利要求1所述的方法，其中，所述半导体层包括单个多晶硅层。
8.一种制造图像传感器的方法，包括：
形成第一导电类型的半导体衬底，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面；
在所述半导体衬底中靠近所述第一表面形成器件隔离层；
形成像素隔离结构，所述像素隔离结构穿透所述器件隔离层和所述半导体衬底并且限定多个像素区域；
在所述半导体衬底中并且分别在所述多个像素区域中形成多个第二导电类型的光电转换区域；以及
在所述多个像素区域中的每个像素区域中，在所述半导体衬底的所述第一表面上形成像素栅电极和转移栅电极，
其中，所述像素隔离结构的形成包括：
将所述器件隔离层和所述半导体衬底图案化以形成像素隔离沟槽；
在所述像素隔离沟槽的表面上沉积衬垫绝缘层；
用所述第一导电类型的掺杂剂掺杂所述衬垫绝缘层；
在形成掺杂有所述掺杂剂的所述衬垫绝缘层之后，形成未掺杂的多晶硅层以填充所述像素隔离沟槽；
蚀刻所述多晶硅层以形成多晶硅图案，所述多晶硅图案具有位于低于所述半导体衬底的所述第一表面的水平高度的顶表面；以及
对所述半导体衬底执行热处理工艺。
9.根据权利要求8所述的方法，其中，在所述热处理工艺之后，所述衬垫绝缘层中的所述掺杂剂的浓度高于所述多晶硅图案中的所述掺杂剂的浓度。
10.根据权利要求8所述的方法，其中，在所述热处理工艺之后，所述多晶硅图案中的所述第一导电类型的所述掺杂剂的浓度是所述半导体衬底中的所述第一导电类型的所述掺杂剂的浓度的8倍至9倍。
11.根据权利要求8所述的方法，其中，所述像素隔离结构的形成还包括在所述热处理工艺之后，在所述多晶硅图案上形成间隙填充绝缘图案，并且
所述间隙填充绝缘图案的顶表面与所述器件隔离层的顶表面共面。
12.根据权利要求8所述的方法，还包括在所述半导体衬底的所述第二表面上形成平坦化绝缘层，
其中，所述平坦化绝缘层与所述衬垫绝缘层的底表面和所述多晶硅图案的底表面接触。
13.根据权利要求12所述的方法，还包括：
在所述平坦化绝缘层上对应于所述像素区域形成滤色器；以及
在所述滤色器上形成微透镜。
14.根据权利要求8所述的方法，还包括形成耦接到所述多晶硅图案的一部分的背面接触插塞。
15.根据权利要求8所述的方法，其中，所述像素隔离沟槽包括在第一方向上延伸的多个第一区域，以及在与所述第一方向交叉的第二方向上延伸并且与所述第一区域交叉的多个第二区域，并且
所述多晶硅图案在所述第一方向和所述第二方向上都连续地延伸。
16.一种图像传感器，包括：
第一导电类型的半导体衬底；以及
像素隔离结构，所述像素隔离结构位于所述半导体衬底中以限定多个像素区域，
其中，所述像素隔离结构包括：
垂直地穿透所述半导体衬底的半导体图案；以及
介于所述半导体图案与所述半导体衬底之间的衬垫绝缘图案，
其中，所述半导体图案和所述衬垫绝缘图案包括所述第一导电类型的掺杂剂，并且
其中，所述第一导电类型的所述掺杂剂的浓度在所述衬垫绝缘图案中比在所述半导体图案中高。
17.根据权利要求16所述的图像传感器，其中，所述半导体图案包括单个多晶硅层。
18.根据权利要求16所述的图像传感器，其中，所述半导体图案中的所述第一导电类型的所述掺杂剂的浓度是所述半导体衬底中的所述第一导电类型的所述掺杂剂的浓度的8倍至9倍。
19.根据权利要求16所述的图像传感器，其中，所述半导体衬底具有第一表面和与所述第一表面相对的第二表面，并且
所述半导体图案中的所述掺杂剂的浓度在从所述半导体衬底的所述第一表面朝向所述第二表面的方向上减小。
20.根据权利要求16所述的图像传感器，其中，所述像素隔离结构还包括间隙填充绝缘图案，所述间隙填充绝缘图案设置在所述半导体图案上并且具有与所述半导体衬底的所述第一表面位于相同水平高度的顶表面。
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