CN109358484A - 一种基于门限缓冲器的时间数字转换器 - Google Patents

Abstract

本发明的一种基于门限缓冲器的时间数字转换器，包括N个a链延时单元及b链延时单元、编码器、第一及第二反相器；测量周期信号输入端LP端口与a链第一延迟单元的IN端口、b链第一延迟单元的IN端口、第一反相器INV1的输入端及第二反相器的输入端相连接；测量信号输入端EN端口与每个a链延时单元及b链延时单元的使能控制端EN端口相连接；第一反相器的输出端与每个a链延时单元的清零端rst端口相连接；第二反相器的输出端与每个b链延时单元的清零端rst端口相连接。本发明通过门限缓冲器测量时间，从而在测量间断的、分散的时间量时能够实现累和测量，减少量化误差，同时选取双链中量化误差较小的测量值来提高分辨率。

Description

一种基于门限缓冲器的时间数字转换器

技术领域

本发明涉及一种基于门限缓冲器的时间数字转换器，属于数控技术领域。

背景技术

DCO在集时间数字转换器(TDC)在很多科研领域都扮演着重要的角色，是高精度激光脉冲测距、超声波测距和雷达测距的物理基础。测量波束在测距仪器和被测目标之间往返的时间间隔与距离成正比，测距精度直接由时间间隔测量精度决定。激光测距、雷达测距和超声波测距在军事、航天、航空、冶金等方面都有着广泛应用。军事上对打击目标的精确测距是精确打击的基础，提高时间间隔测量的分辨率，就意味着有效提高制导、引爆的精确度；在航空航天领域，飞行器通过精确测量波束往返所需的时间间隔来进行导航和高度标定等，飞行过程对时间间隔测量精度和实时性要求更为苛刻，实时精确地测量时间间隔，可以保障飞行器的安全飞行。

综上所述，TDC在航空、航天、精确制导以及核物理等领域有着广泛的应用，是导航、空间技术、通讯、工业生产、电力等应领域不可缺少的关键。TDC对测控技术在工业、国防及学技术的进步方面起到了举足轻重的作用。传统结构的TDC虽然结构简单易于实现，但分辨率受限于单个延迟单元的延迟时间。同时，对于需要多次测量的时间量，普通的TDC多次测量无法较少量化误差。

发明内容

本发明所要解决的技术问题是提供一种通过门限缓冲器测量时间，从而在测量间断的、分散的时间量时能够实现累和测量，减少量化误差，同时选取双链中量化误差较小的测量值来进一步提高分辨率的时间数字转换器。

本发明为了解决上述技术问题采用以下技术方案：

本发明的一种基于门限缓冲器的时间数字转换器，包括N个a链延时单元、N个b链延时单元、编码器、第一反相器INV1和第二反相器INV2，其中，N为大于等于3的正整数；测量周期信号输入端LP端口与a链第一延迟单元T_a1的IN端口、b链第一延迟单元T_b1的IN端口、第一反相器INV1的输入端及第二反相器INV2的输入端相连接；测量信号输入端EN端口与每个a链延时单元及b链延时单元的使能控制端EN端口相连接；所述第一反相器INV1的输出端与每个a链延时单元的清零端rst端口相连接；所述第二反相器INV2的输出端与每个b链延时单元的清零端rst端口相连接；所述a链第一延迟单元T_a1的OUT端口与a链第二延迟单元T_a2的IN端口及编码器的Q_a1端口相连接，……，a链第N-1延迟单元T_aN-1的OUT端口与a链第N延迟单元T_aN的IN端口、编码器的Q_aN-1端口相连接，a链第N延迟单元T_aN的OUT端口与编码器的Q_aN端口相连接；所述b链第一延迟单元T_b1的OUT端口与b链第二延迟单元T_b2的IN端口及编码器的Q_b1端口相连接，……，b链第N-1延迟单元T_bN-1的OUT端口与b链第N延迟单元T_bN的IN端口、编码器的Q_bN-1端口相连接，b链第N延迟单元T_bN的OUT端口与编码器的Q_bN端口相连接；所述编码器的输出端口D_FO作为基于门限缓冲器的时间数字转换器的输出端。

上述a链延时单元、b链延时单元均包括第一PMOS晶体管M_P1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4和第五NMOS晶体管M_N5；所述第一PMOS晶体管M_P1的漏极与第二PMOS晶体管M_P2的源极相连接；所述第二PMOS晶体管M_P2的漏极与第一NMOS晶体管M_N1的漏极、第四PMOS晶体管M_P4的栅极、第三NMOS晶体管M_N3的栅极、第五PMOS晶体管M_P5的漏极相连接；所述第一NMOS晶体管M_N1的源极与第二NMOS晶体管M_N2的漏极相连接；所述第二NMOS晶体管M_N2的源极接地；所述第三PMOS晶体管M_P3的漏极与第四PMOS晶体管M_P4的源极相连接；所述第三NMOS晶体管M_N3的源极与第四NMOS晶体管M_N4的漏极相连接；所述第四NMOS晶体管M_N4的源极接地。

使能控制端EN端口与第二NMOS晶体管M_N2的栅极、第四NMOS晶体管M_N4的栅极相连接；反相使能控制端EN_n端口与第一PMOS晶体管M_P1的栅极、第三PMOS晶体管M_P3的栅极相连接；信号输入端IN端口与第二PMOS晶体管M_P2的栅极、第一NMOS晶体管M_N1的栅极相连接；信号输出端OUT端口与第四PMOS晶体管M_P4的漏极、第三NMOS晶体管M_N3的漏极、第五NMOS晶体管M_N5的漏极相连接；清零端rst端口与第五NMOS晶体管M_N5的栅极相连接；反相清零端rst_n端口与第五PMOS晶体管M_P5的栅极相连接。

上述第一PMOS晶体管M_P1的源极接电源VDD，所述第三PMOS晶体管M_P3的源极接电源VDD，所述第五PMOS晶体管M_P5的源极接电源VDD；所述第五NMOS晶体管M_N5的源极接地。

上述a链延时单元及b链延时单元的个数为十六个。

当测量信号输入端EN端口的输入信号为i段需要累积测量的时间量Q_i时，总的时间量∑Q_i测量结果为∑Q_i＝max{aT_a,bT_b}；

对于不同大小的时间量，由于每次测量取两条链中的最大值输出，使得每次测量的分辨率不同，平均分辨率由公式计算得出

其中，T_{LSB_F}为平均分辨率，T_lcm为T_a与T_b的最小公倍数，由公式看出T_{LSB_F}<T_a，相对于单链测量分辨率提高。

本发明采用门限缓冲器作为基本延迟单元，利用门限缓冲器的控制端EN作为测量信号的输入端，从而在测量间断的、分散的时间量时能够实现累和测量，减少量化误差；上下两条延迟链的基本延迟单元延迟时间不同，通过编码器从双链中选取测量值较大的一条作为测量结果输出，从而提升测量的精度。

附图说明

图1是本发明的基于门限缓冲器的时间数字转换器的电路结构示意图；

图2是本发明的基于门限缓冲器的时间数字转换器中基本延迟单位的电路结构示意图；

图3是本发明的基于门限缓冲器的时间数字转换器中a链的瞬态仿真图；

图4是本发明的基于门限缓冲器的时间数字转换器中b链的瞬态仿真图。

具体实施方式

下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。

如图1所示，本发明所设计的一种基于门限缓冲器的时间数字转换器，包括a链第一延迟单元T_a1、a链第二延迟单元T_a2、a链第三延迟单元T_a3、……、a链第十六延迟单元T_a16；b链第一延迟单元T_b1、b链第二延迟单元T_b2、b链第三延迟单元T_b3、……、b链第十六延迟单元T_b16；第一反相器INV₁、第二反相器INV₂；编码器，其中：

基于门限缓冲器的时间数字转换器的测量周期信号输入端LP端口与a链第一延迟单元T_a1的IN端口、b链第一延迟单元T_b1的IN端口、第一反相器INV₁的输入端、第二反相器INV₂的输入端相连接；

基于门限缓冲器的时间数字转换器的测量信号输入端EN端口与所有延迟单元的使能控制端EN端口相连接；

第一反相器INV₁的输出端与a链第一延迟单元T_a1的清零端rst端口、a链第二延迟单元T_a2的清零端rst端口、a链第三延迟单元T_a3的清零端rst端口、……、a链第十六延迟单元T_a16的清零端rst端口相连接，第二反相器INV₂的输出端与b链第一延迟单元T_b1的清零端rst端口、b链第二延迟单元T_b2的清零端rst端口、b链第三延迟单元T_b3的清零端rst端口、……、b链第十六延迟单元T_b16的清零端rst端口相连接；

a链第一延迟单元T_a1的OUT端口与a链第二延迟单元T_a2的IN端口、编码器的Q_a1端口相连接，a链第二迟单元T_a2的OUT端口与a链第三延迟单元T_a3的IN端口、编码器的Q_a2端口相连接，……，a链第十五延迟单元T_a15的OUT端口与a链第十六延迟单元T_a16的IN端口、编码器的Q_a15端口相连接，a链第十六延迟单元T_a16的OUT端口与编码器的Q_a16端口相连接；

b链第一延迟单元T_b1的OUT端口与b链第二延迟单元T_b2的IN端口、编码器的Q_b1端口相连接，b链第二迟单元T_b2的OUT端口与b链第三延迟单元T_b3的IN端口、编码器的Q_b2端口相连接，……，b链第十五延迟单元T_b15的OUT端口与b链第十六延迟单元T_b16的IN端口、编码器的Q_b15端口相连接，b链第十六延迟单元T_b16的OUT端口与编码器的Q_b16端口相连接；

编码器的输出端口D_FO作为基于门限缓冲器的时间数字转换器的输出端；

本发明所设计基于门限缓冲器的时间数字转换器在实际的应用过程当中，对基本延迟单元进行了具体设计，如图2所示：所述基本延迟单元包括第一PMOS晶体管M_P1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4、第五NMOS晶体管M_N5，其中：

基本延迟单元的使能控制端EN端口与第二NMOS晶体管M_N2的栅极、第四NMOS晶体管M_N4的栅极相连接；基本延迟单元的反相使能控制端EN_n端口与第一PMOS晶体管M_P1的栅极、第三PMOS晶体管M_P3的栅极相连接；

基本延迟单元的的信号输入端IN端口与第二PMOS晶体管M_P2的栅极、第一NMOS晶体管M_N1的栅极相连接；基本延迟单元的的信号输出端OUT端口与第四PMOS晶体管M_P4的漏极、第三NMOS晶体管M_N3的漏极、第五NMOS晶体管M_N5的漏极相连接；

基本延迟单元的清零端rst端口与第五NMOS晶体管M_N5的栅极相连接；基本延迟单元的反相清零端rst_n端口与第五PMOS晶体管M_P5的栅极相连接；

第一PMOS晶体管M_P1的源极接电源VDD；第一PMOS晶体管M_P1的漏极与第二PMOS晶体管M_P2的源极相连接；第二PMOS晶体管M_P2的漏极与第一NMOS晶体管M_N1的漏极、第四PMOS晶体管M_P4的栅极、第三NMOS晶体管M_N3的栅极、第五PMOS晶体管M_P5的漏极相连接；第一NMOS晶体管M_N1的源极与第二NMOS晶体管M_N2的漏极相连接；第二NMOS晶体管M_N2的源极接地；

第三PMOS晶体管M_P3的源极接电源VDD；第三PMOS晶体管M_P3的漏极与第四PMOS晶体管M_P4的源极相连接；第三NMOS晶体管M_N3的源极与第四NMOS晶体管M_N4的漏极相连接；第四NMOS晶体管M_N4的源极接地；

第五PMOS晶体管M_P5的源极接电源VDD；第五NMOS晶体管M_N5的源极接地。

本发明还针对所设计的基于门限缓冲器的时间数字转换器进行仿真，如图3、图4所示，TDC电路的LP端输入信号是周期为1ns的信号作为测量周期，EN端输入信号为周期300ps、高电平持续210ps的脉冲信号。由于在一次测量周期内测量了三次高电平为210ps的脉冲信号，所以理论值为630ps。在图3中从第三个信号波形开始从上往下依次为为Q_a1、Q_a2……、Q_a16端的输出电平，且a链的每个基本延迟单元的延迟时间为47ps,由图2可知a链的测量结果为13*47ps＝611ps。在图4中从第三个信号波形开始从上往下依次为为Q_b1、Q_b2……、Q_b16端的输出电平，且b链的每个基本延迟单元的延迟时间为75ps,由图4可知b链的测量结果为8*75＝600ps。选取a、b链中测量结果较大的值，所以实际测量值为611ps，与单链单次测量相比误差减小。综上所述，本发明所设计的一种基于门限缓冲器的时间数字转换器，采用门限缓冲器作为基本延迟单元，并基于游尺线型时间数字转换器结构设计的新型时间数字转换器，利用门限缓冲器的控制端EN作为测量信号的输入端，从而在测量间断的、分散的时间量时能够实现累和测量，减少量化误差。上下两条延迟链的基本延迟单元延迟时间不同，通过编码器从双链中选取测量值较大的一条作为测量结果输出，从而提升测量的精度。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (6)

1.一种基于门限缓冲器的时间数字转换器，其特征在于：包括N个a链延时单元、N个b链延时单元、编码器、第一反相器INV1和第二反相器INV2，其中，N为大于等于3的正整数；

测量周期信号输入端LP端口与a链第一延迟单元T_a1的IN端口、b链第一延迟单元T_b1的IN端口、第一反相器INV1的输入端及第二反相器INV2的输入端相连接；

测量信号输入端EN端口与每个a链延时单元及b链延时单元的使能控制端EN端口相连接；

所述第一反相器INV1的输出端与每个a链延时单元的清零端rst端口相连接；

所述第二反相器INV2的输出端与每个b链延时单元的清零端rst端口相连接；

所述a链第一延迟单元T_a1的OUT端口与a链第二延迟单元T_a2的IN端口及编码器的Q_a1端口相连接，……，a链第N-1延迟单元T_aN-1的OUT端口与a链第N延迟单元T_aN的IN端口、编码器的Q_aN-1端口相连接，a链第N延迟单元T_aN的OUT端口与编码器的Q_aN端口相连接；

所述b链第一延迟单元T_b1的OUT端口与b链第二延迟单元T_b2的IN端口及编码器的Q_b1端口相连接，……，b链第N-1延迟单元T_bN-1的OUT端口与b链第N延迟单元T_bN的IN端口、编码器的Q_bN-1端口相连接，b链第N延迟单元T_bN的OUT端口与编码器的Q_bN端口相连接；

所述编码器的输出端口D_FO作为基于门限缓冲器的时间数字转换器的输出端。

2.根据权利要求1所述的基于门限缓冲器的时间数字转换器，其特征在于：

所述a链延时单元、b链延时单元均包括第一PMOS晶体管M_P1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4和第五NMOS晶体管M_N5；

所述第一PMOS晶体管M_P1的漏极与第二PMOS晶体管M_P2的源极相连接；所述第二PMOS晶体管M_P2的漏极与第一NMOS晶体管M_N1的漏极、第四PMOS晶体管M_P4的栅极、第三NMOS晶体管M_N3的栅极、第五PMOS晶体管M_P5的漏极相连接；所述第一NMOS晶体管M_N1的源极与第二NMOS晶体管M_N2的漏极相连接；所述第二NMOS晶体管M_N2的源极接地；

所述第三PMOS晶体管M_P3的漏极与第四PMOS晶体管M_P4的源极相连接；所述第三NMOS晶体管M_N3的源极与第四NMOS晶体管M_N4的漏极相连接；所述第四NMOS晶体管M_N4的源极接地。

3.根据权利要求2所述的基于门限缓冲器的时间数字转换器，其特征在于：使能控制端EN端口与第二NMOS晶体管M_N2的栅极、第四NMOS晶体管M_N4的栅极相连接；反相使能控制端EN_n端口与第一PMOS晶体管M_P1的栅极、第三PMOS晶体管M_P3的栅极相连接；信号输入端IN端口与第二PMOS晶体管M_P2的栅极、第一NMOS晶体管M_N1的栅极相连接；信号输出端OUT端口与第四PMOS晶体管M_P4的漏极、第三NMOS晶体管M_N3的漏极、第五NMOS晶体管M_N5的漏极相连接；清零端rst端口与第五NMOS晶体管M_N5的栅极相连接；反相清零端rst_n端口与第五PMOS晶体管M_P5的栅极相连接。

4.根据权利要求2所述的基于门限缓冲器的时间数字转换器，其特征在于：所述第一PMOS晶体管M_P1的源极接电源VDD，所述第三PMOS晶体管M_P3的源极接电源VDD，所述第五PMOS晶体管M_P5的源极接电源VDD；所述第五NMOS晶体管M_N5的源极接地。

5.根据权利要求1至4任意一项所述的基于门限缓冲器的时间数字转换器，其特征在于：所述a链延时单元及b链延时单元的个数为十六个。

6.根据权利要求1至4任意一项所述的基于门限缓冲器的时间数字转换器，其特征在于：当测量信号输入端EN端口的输入信号为i段需要累积测量的时间量Q_i时，总的时间量∑Q_i测量结果为∑Q_i＝max{aT_a,bT_b}，其中，a表示信号在a链经过的级数，Ta表示a链的缓冲器延迟时间，b表示信号在b链经过的级数，Tb表示b链的缓冲器延迟时间；

对于不同大小的时间量，由于每次测量取两条链中的最大值输出，使得每次测量的分辨率不同，平均分辨率由公式计算得出

其中，T_{LSB_F}为平均分辨率，T_lcm为T_a与T_b的最小公倍数，由公式看出T_{LSB_F}<T_a，相对于单链测量分辨率提高。