CN111755453B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法。3D存储器件包括衬底，衬底上形成有掺杂阱区；叠层结构，位于衬底的第一表面上，叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿叠层结构的多个沟道柱；停止层，位于沟道柱底部与衬底的掺杂阱区之间；以及多个通孔，贯穿衬底，从衬底的第二表面上分别延伸至每个沟道柱的底部，通孔内填充有多晶硅，多个沟道柱的底部通过多晶硅和掺杂阱区形成共源极连接。该存储器件在衬底的阱区与叠层结构之间加入了停止层，保证了沟道柱和通孔的刻蚀深度，并且从衬底的第二表面形成填充有多晶硅的通孔，使得沟道柱通过阱区和多晶硅共同形成共源连接，提高了存储器的擦除和编程速度，从而提高存储器件良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件的写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与外部电路的电连接。现有水平叠层结构的3D存储器可以从晶圆背面进行刻蚀，实现共源连接，但是制造工艺复杂难以控制，形成的存储器结构只能进行低速的GIDL P/E(gate-induced drain leakage program/erasure)，即低速的栅感应漏电编程/擦除，无法保证存储器良好的存储效率。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，在叠层结构和衬底上的阱区之间形成有一层停止层，控制刻蚀速率，使沟道层能同时接触到多晶硅和衬底内的阱区，提高编程和擦除速度，以提高3D存储器件的良率和可靠性。

根据本发明的一方面，提供了一种3D存储器件，其特征在于，包括：

衬底，所述衬底上形成有掺杂阱区；

叠层结构，位于所述衬底的第一表面上，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的多个沟道柱；

停止层，位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；以及

多个通孔，贯穿所述衬底，从所述衬底的第二表面上分别延伸至每个所述沟道柱的底部，所述通孔内填充有半导体材料，

其中，所述第一表面和所述第二表面为所述衬底的相对的两个表面，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接。

优选地，所述掺杂阱区从所述衬底的第一表面向内部延伸。

优选地，所述停止层为高功函数电介质层。

优选地，所述停止层包括氧化铝层，所述半导体材料包括多晶硅。

优选地，所述3D存储器件还包括：

导电通道，贯穿所述叠层结构，与位于所述叠层结构远离所述衬底的一侧的CMOS电路或***电路形成电连接；以及

位线，位于所述沟道柱的顶部，与所述沟道柱形成电连接。

优选地，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：

在所述衬底上形成掺杂阱区；

在所述衬底的第一表面上形成停止层和叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

形成贯穿所述叠层结构的多个沟道柱，所述停止层位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；

形成分别从所述衬底的第二表面上向每个所述沟道柱的底部延伸的，且贯穿所述衬底的多个通孔；以及

向所述通孔内填充半导体材料，其中，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接，所述第一表面和所述第二表面为所述衬底的相对的两个表面。

优选地，所述掺杂阱区从所述衬底的第一表面向内部延伸。

优选地，所述掺杂阱区为P型掺杂。

优选地，所述停止层为高功函数电介质层。

优选地，所述制造方法还包括：

形成贯穿所述叠层结构的导电通道，所述导电通道与位于所述叠层结构远离所述衬底的一侧的CMOS电路或***电路形成电连接；以及

在所述沟道柱顶部形成位线，与所述沟道柱形成电连接。

优选地，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

优选地，形成所述停止层的步骤包括：

在所述衬底的第一表面上沉积一层停止层；

在所述停止层上方形成叠层结构；

形成贯穿所述叠层结构的多个沟道柱和通道孔；以及

沿所述通道孔的底部对所述停止层进行刻蚀，保留位于所述沟道柱底部的部分停止层。

根据本发明提供的3D存储器件及其制造方法，在衬底的阱区与叠层结构之间加入了停止层，保证了沟道柱和通孔的刻蚀深度，并且从衬底的第二表面形成填充有多晶硅的通孔，使得沟道柱通过阱区和多晶硅共同形成共源连接，提高了存储器的擦除和编程速度，能实现批量编程和擦除，从而提高3D存储器件的良率和可靠性。

进一步地，在该3D存储器件中，采用高功函数电介质层作为停止层，既可以保证沟道柱和通孔等的刻蚀深度，同时又可以减缓擦除饱和等问题，使得3D存储器件的结构稳定，而且提高了擦除和编程速度，提高了3D存储器件的操作速度和可靠性。

进一步地，该3D存储器件从晶圆衬底的背面刻蚀，形成达到沟道孔底部的通孔，以形成共源极连接，简化了制备工艺，降低了成本，而且不影响衬底表面其他工艺的制作，结构稳定可靠。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3示出传统3D存储器件的截面示意图。

图4a至4p示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供电连接。金属布线密度的增加将会不仅加大了工艺成本和工艺复杂度，并且会产生电路短接、寄生电容增加、寄生电阻增加等问题。此外，分布在一侧的布线会导致CMOS电路复杂度的增加，从而降低3D存储器件的操作速度，影响了3D存储器件的良率和可靠性。

本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出根据本发明实施例的3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层151隔开，从而形成栅叠层结构120。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条地选择线SGS。

进一步地，在该实施例中还可以包括假沟道柱(图中未示出)，假沟道柱与沟道柱110的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱也没有形成有效的存储单元。

图3示出传统3D存储器件的截面示意图。

如图3所示，为传统3D存储器件的倒置结构，其包括衬底301和堆叠于衬底301的第一表面上的叠层结构。叠层结构包括交替堆叠的多个栅极导体332和332’以及多个层间绝缘层351和351’，存储器件还包括贯穿叠层结构的多个沟道柱(图中示出4个)。优选地，叠层结构例如为多个，图中以2个示例，两个叠层结构依次堆叠，第一叠层结构包括多个栅极导体332和多个层间绝缘层351，第二叠层结构包括多个栅极导体332’和多个层间绝缘层351’。每个叠层结构上均形成有贯穿叠层结构的沟道柱，当两个叠层结构堆叠时，相对应的沟道柱相互连通。由于刻蚀工艺，沟道柱的底部和顶部宽窄不一，所以在两个沟道柱的连接处会形成台阶结构。沟道柱内部与图1b示出的结构相同，本实施例的沟道柱包括沿沟道孔内壁延伸的沟道层311、隧穿介质层312、电荷存储层313和阻挡介质层314，另外在沟道孔中还形成由绝缘空隙316和包裹绝缘空隙的填充绝缘层315。由于传统的3D存储器件结构为常见的结构，所以不做更为仔细的描述。

该3D存储器件还包括在沟道柱顶部(远离衬底301的一端)形成的导电块371和位线结构382，以及化学机械抛光的绝缘材料383。

在该倒置结构中，为实现共源极连接，在衬底301的第二表面上进行刻蚀操作，以形成连通多个沟道柱的通孔，在通孔内填充多晶硅层392。该通孔刻蚀穿过每个沟道柱的底部，使得多晶硅层392与沟道柱底部的沟道层311相连接。但是该工艺较为复杂，进程难以控制，形成的立体结构只能进行低速的栅极致漏极漏电流擦除(GIDL)，其存储效果较差。

本发明实施例在传统的3D存储器件的基础上进行了改进，以提高存储器的擦除和编程速度，提高存储性能。以下结合图4a-4p对本发明实施例的3D存储器件及其制造方法进行详细说明。

图4a至4p示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。截面图沿着图2中的AA线截取。

首先，提供半导体衬底，然后在该衬底上形成掺杂阱区。如图4a所示，在衬底101上形成多个掺杂阱区。在该实施例中，半导体衬底101例如是单晶硅衬底。

在该实施例中，为了便于对3D存储器件中的存储单元进行编程操作，在衬底101中形成多个阱区。所述多个阱区例如包括深N阱区102、位于深N阱区102中的高压P型掺杂阱区103、与高压P型掺杂阱区103相邻接的高压N阱区105、位于高压P型掺杂阱区103中的P+掺杂区104、位于高压N阱区105中的N+掺杂区106。在该实施例中，高压P型掺杂阱区103作为沟道柱的公共源线，高压N阱105用于对公共源线的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。如下文所述，对该掺杂阱区103进行蚀刻后，作为多个组沟道柱的公共源线，位于绝缘叠层结构的下方。优选的，掺杂阱区103从衬底101的第一表面向内部延伸。

进一步地，在衬底101的第一表面上形成停止层107和叠层结构，叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。

如图4b所示，在衬底101的第一表面上形成停止层107，例如采用原子层沉积的方法沉积停止层107。该停止层107用于控制后续沟道孔和通孔的刻蚀深度，且能减缓存储器件中的擦除饱和效应。优选的，停止层107为高功函数电介质层(high-K dielectrics)，停止层107例如包括氧化铝层或者三氧化二铝层，或二氧化铪(HfO₂)。停止层107较高的介电常数可通过增进编程与擦除速率来改善效能、在存储单元的阈值电压中改善记忆窗(memory window)。

如图4c所示，在停止层107上形成绝缘堆叠结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。层间绝缘层151与牺牲层152在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除牺牲层152时层间绝缘层151几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成绝缘叠层结构。绝缘叠层结构内层间绝缘层151与牺牲层152的层数可以包括32层、64层、96层或128层等等，可以根据实际需要进行设定，此处不做限定。

如下文所述，牺牲层152将置换成栅极导体132，栅极导体进132一步连接至字线。为了形成从栅极导体132到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

进一步地，形成贯穿叠层结构的多个沟道柱，停止层位于沟道柱底部与衬底的掺杂阱区之间。

如图4d所示，在绝缘堆叠结构中的中间区域(core region)形成沟道孔110。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘堆叠结构中形成沟道孔110。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。由于停止层107的存在，沟道孔110的刻蚀深度得到控制，沟道孔110在达到停止层107后，刻蚀掉部分停止层107，随后停止。停止层107位于沟道孔110的底部与P型掺杂阱区103之间。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在一个实施例中，3D存储器件包括多个叠层结构和多个上下连通的沟道孔。即需要在已经形成沟道孔110的叠层结构上方再次堆叠一至多个叠层结构。本实施例以两层叠层结构为例说明。

如图4e所示，在形成的第一层绝缘叠层结构的沟道孔110中填充填孔牺牲层141，可以采用沉积工艺，沉积填孔牺牲材料层于结构表面，再进行化学机械研磨的工艺将其顶部磨至与第一层绝缘叠层结构的上表面相平齐，从而得到第一填孔牺牲层，其中，各填孔牺牲层的材料可以选择为多晶硅，填孔牺牲层在后续工艺中被去除掉。

接着，如图4f所示，再在形成有第一填孔牺牲层的结构上继续交替沉积层间绝缘层151’和牺牲层152’，形成另外一层绝缘叠层结构，即第二绝缘叠层结构。

继续，如图4g所示，在后续形成的第二绝缘叠层结构中形成第二沟道孔110，并使得第二沟道孔与之前形成的第一沟道孔上下一一对应设置，且上层的沟道孔显露对应的下层的沟道孔中的填孔牺牲层141。对第二绝缘叠层结构的设置与第一层相似，这里不做赘述。

最后，如图4h所示，基于上层形成的第二沟道孔110去除下层的第一填孔牺牲层141，从而得到上下连通设置的沟道孔110，暴露沟道孔110底部的停止层107。其中，可以采用湿法刻蚀的方式去除各填孔牺牲层141。

进一步地，在沟道孔110中形成沟道柱，如图4i所示。沟道柱的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)，即沟道柱包括功能侧壁层以及沟道层111，沿沟道孔110的内部形成连续延伸的功能侧壁层，功能侧壁层自沟道孔110的侧壁至中心的方向依次包括阻挡介质层114、电荷存储层113和隧穿介质层112，沟道层111位于功能侧壁层的表面，沿沟道孔110的内壁延伸，沟道层111为多晶硅层。

其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成功能侧壁层。在一示例中，阻挡介质层114可以包括但不仅限于氧化硅层，电荷存储层113可以包括但不仅限于氮化硅层，隧穿介质层112可以包括但不仅限于氧化硅层。

在一示例中，功能侧壁层与沟道层111的厚度之和可以小于沟道孔110的宽度的一半，此时，形成沟道层111后沟道孔110内还保留有填充绝缘层的预留空间。其中，当保留预留空间时，还包括于沟道孔110内形成填充绝缘层115的步骤，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于沟道孔110内形成填充绝缘层115。填充绝缘层115的材料可以包括氧化介质层，譬如氧化硅等等，填充绝缘层115可以填满沟道孔110。另外，在一示例中，还可以通过控制填充绝缘层115的沉积工艺参数于填充绝缘层115中形成绝缘间隙116。

作为示例，形成沟道层111之后还包括步骤：于沟道孔110中填充填充绝缘层115，并于填充绝缘层115上制备连接块171，且连接块171的侧缘与沟道层111相接触，在连接块117表面覆盖有绝缘盖183(在后续工艺图中示出)。具体的，在沟道孔110填充好之后，对填充绝缘层115进行回刻，并对应沉积导电材料，以形成连接块171，连接块171位于沟道孔110的顶部，且与功能侧壁层及沟道层111相接触，实现电连接。

进一步地，形成停止层107的具体步骤如下：

在衬底101的第一表面上沉积一层停止层107；在停止层107上方形成叠层结构；形成贯穿叠层结构的多个沟道柱和通道孔160；以及沿通道孔160的底部对停止层107进行刻蚀，保留位于沟道柱底部的部分停止层。

如图4j所示，于叠层结构内形成通道孔160，通道孔160与沟道孔110之间具有间距。具体地，包括：于叠层结构的上表面形成图形化掩膜层(未示出)，图形化掩膜层内形成有定义出购到同160的形状及位置的开口图形；基于图形化掩膜层刻蚀叠层结构以形成通道孔160，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀叠层结构。通道孔160延伸至掺杂阱区103的上方。

进一步，如图4k所示，基于通道孔160底部去除部分停止层107，可以采用但不仅限于湿法刻蚀工艺去除停止层107，去除沟道柱外侧的停止层形成底部间隙。由于刻蚀工艺的影响，沟道柱底部的停止层107得到保留。

进一步地，采用多个层间绝缘层151作为蚀刻停止层，经由通道孔160通过蚀刻去除牺牲层152以形成空腔，如图4l所示。

在形成空腔时，利用通道孔160作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满通道孔160。绝缘叠层结构中的牺牲层152的端部暴露于通道孔160的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由通道孔160的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层151去除牺牲层152。

进一步地，形成贯穿叠层结构的导电通道，导电通道与***电路形成电连接；以及采用金属层填充空腔以形成栅极导体122，其中，多个栅极导体122和多个层间绝缘层151交替堆叠，从而多个沟道柱110贯穿栅叠层结构，如图4m所示。

如图4m所示，首先，在空腔和底部间隙中填充金属，形成栅极导体132和132’。具体地，在形成栅极导体132和132’时，利用通道孔160作为沉积物通道，采用原子层沉积(ALD)，在通道孔160两侧的空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

在另一个实施例中，例如在底部间隙中填充氧化层，在空腔中填充金属，形成钨栅。

在该半导体结构中，形成了选择晶体管和存储晶体管。在沟道柱110的中间部分，栅极导体132与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管。在沟道柱110的两端，栅极导体132与沟道柱110内部的沟道层111(或半导体层116)和阻挡介质层114一起，形成选择晶体管。

然后，在通道孔160中形成位于其侧壁的绝缘层108以及与之连接的导电层。在栅线缝隙104的侧壁上沉积形成隔离层108。隔离层108采用绝缘材料形成，例如氧化硅。然后再以隔离层108为掩膜，沉积形成覆盖通道孔160的底部与侧壁的导电层，导电层包括第一导电材料层141和第二导电材料层142。首先，覆盖通道孔160的底部与顶部以及隔离层108的侧壁形成第一导电材料层141。在该步骤中，第一导电材料层141的材料为钛，第一导电材料层141与半导体衬底101形成接触区，该触区的材料为导电化合物TixSiy，可以使第一导电材料层141与掺杂区形成较好的欧姆接触。在形成第一导电材料层141之后，覆盖第一导电材料层141形成第二导电材料层142，第二材料层142为氮化钛。

进一步地，在通道孔160中填充导电材料以形成导电柱143。在该步骤中，在导电层的底部和侧壁上沉积导电材料，以填满通道孔160，形成导电柱143，导电柱143的材料例如包括金属钨。导电柱143与导电层直接接触，以与掺杂区形成电连接。进一步地，采用化学机械剖光工艺(CMP)去除在叠层结构的上表面上堆叠的导电层和导电柱143，即进行刻蚀和磨平处理。进一步地，在沟道柱顶部形成多条位线，多个沟道柱分别与多条位线对应连接。

如图4n，在沟道柱顶部形成多条位线182，连接块171提供沟道柱与位线182之间的电连接，连接块171例如为钨。具体地，在连接块171上形成多条位线BL，，在多条位线BL周围填充绝缘材料183，以固定多条位线BL，并且使绝缘材料183的表面光滑。位线BL例如由Ti/TiN或W组成，绝缘材料183例如为氧化硅。使绝缘材料183的表面光滑的方法例如为化学机械抛光。

进一步地，在沟道柱周围形成后道工艺(BEOL，back end of line)，和***电路。例如还可以在沟道柱周围设置焊盘，以与***电路连接，或者形成CMOS电路。

进一步地，翻转半导体结构，形成分别从衬底的第二表面上向每个沟道柱的底部延伸的，且贯穿衬底的多个通孔。

如图4o所示，将半导体结构翻转，从衬底101的第二表面上进行刻蚀，形成从衬底101的第二表面上延伸至沟道柱底部的通孔191，该通孔191贯穿衬底101，且通过停止层107到达了沟道层111的底部。由于停止层107的存在，通孔191的深度得到控制。

进一步地，向通孔内填充多晶硅，其中，多个沟道柱的底部通过多晶硅和掺杂阱区形成共源极连接。

如图4p所示，在通孔191内填充半导体材料192，半导体材料192例如为多晶硅，使得多晶硅通过通孔与沟道柱内部的沟道层111连接。而且，沟道层111通过多晶硅和掺杂阱区103形成共源极连接。掺杂阱区103为P型掺杂区域，包含单晶硅。电子和空穴的遂穿在单晶硅中比多晶硅中明显，所以该3D存储器件结构可以增加电子和空穴的遂穿，从而增加存储器的擦除和编程速度。本实施例既利用了停止层107的高功函数电介质的性质，提升了存储器的编程和擦除速度，又利用了其耐刻蚀的性能，限制沟道孔和通孔的刻蚀深度，保证器件的结构稳定，而且使得沟道层可以与多晶硅和单晶硅连通，提升电子和空穴的隧穿效率，增加存储器的擦除和编程速度。

综上，根据本发明提供的3D存储器件及其制造方法，在衬底的阱区与叠层结构之间加入了停止层，保证了沟道柱和通孔的刻蚀深度，并且从衬底的第二表面形成填充有多晶硅的通孔，使得沟道柱通过阱区和多晶硅共同形成共源连接，提高了存储器的擦除和编程速度，能实现批量编程和擦除，从而提高3D存储器件的良率和可靠性。

进一步地，在该3D存储器件中，采用高功函数电介质层作为停止层，既可以保证沟道柱和通孔等的刻蚀深度，同时又可以减缓擦除饱和等问题，使得3D存储器件的结构稳定，而且提高了擦除和编程速度，提高了3D存储器件的操作速度和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (13)

1.一种3D存储器件，其特征在于，包括：

衬底，所述衬底上形成有掺杂阱区；

叠层结构，位于所述衬底的第一表面上，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的多个沟道柱；

停止层，位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；以及

多个通孔，贯穿所述衬底，从所述衬底的第二表面上分别延伸至每个所述沟道柱的底部，多个所述通孔通过所述停止层连接所述沟道柱底部，且所述通孔内填充有半导体材料，

其中，所述第一表面和所述第二表面为所述衬底的相对的两个表面，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接。

2.根据权利要求1所述的3D存储器件，其中，所述掺杂阱区从所述衬底的第一表面向内部延伸。

3.根据权利要求1所述的3D存储器件，其中，所述停止层为高功函数电介质层。

4.根据权利要求3所述的3D存储器件，其中，所述停止层包括氧化铝层，所述半导体材料包括多晶硅。

5.根据权利要求1所述的3D存储器件，还包括：

导电通道，贯穿所述叠层结构，与位于所述叠层结构远离所述衬底的一侧的CMOS电路或***电路形成电连接；以及

位线，位于所述沟道柱的顶部，与所述沟道柱形成电连接。

6.根据权利要求5所述的3D存储器件，其中，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

7.一种3D存储器件的制造方法，包括：

在衬底上形成掺杂阱区；

在所述衬底的第一表面上形成停止层和叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

形成贯穿所述叠层结构的多个沟道柱，所述停止层位于所述沟道柱底部与所述衬底的所述掺杂阱区之间；

形成分别从所述衬底的第二表面上向每个所述沟道柱的底部延伸的，且贯穿所述衬底通过所述停止层连接所述沟道柱底部的多个通孔；以及

向所述通孔内填充半导体材料，其中，所述多个沟道柱的底部通过所述半导体材料和所述掺杂阱区形成共源极连接，所述第一表面和所述第二表面为所述衬底的相对的两个表面。

8.根据权利要求7所述的制造方法，其中，所述掺杂阱区从所述衬底的第一表面向内部延伸。

9.根据权利要求8所述的制造方法，其中，所述掺杂阱区为P型掺杂。

10.根据权利要求7所述的制造方法，其中，所述停止层为高功函数电介质层。

11.根据权利要求7所述的制造方法，还包括：

形成贯穿所述叠层结构的导电通道，所述导电通道与位于所述叠层结构远离所述衬底的一侧的CMOS电路或***电路形成电连接；以及在所述沟道柱顶部形成位线，与所述沟道柱形成电连接。

12.根据权利要求11所述的制造方法，其中，所述掺杂阱区覆盖多个所述沟道柱，多个所述沟道柱分别与多条所述位线对应连接。

13.根据权利要求7所述的制造方法，其中，形成所述停止层的步骤包括：

在所述衬底的第一表面上沉积一层停止层；

在所述停止层上方形成叠层结构；

形成贯穿所述叠层结构的多个沟道柱和通道孔；以及

沿所述通道孔的底部对所述停止层进行刻蚀，保留位于所述沟道柱底部的部分停止层。

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