CN1093285C - 数字运算单元 - Google Patents

数字运算单元 Download PDF

Info

Publication number
CN1093285C
CN1093285C CN95105476A CN95105476A CN1093285C CN 1093285 C CN1093285 C CN 1093285C CN 95105476 A CN95105476 A CN 95105476A CN 95105476 A CN95105476 A CN 95105476A CN 1093285 C CN1093285 C CN 1093285C
Authority
CN
China
Prior art keywords
mentioned
alu
data transmission
register
switchgear
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95105476A
Other languages
English (en)
Other versions
CN1118089A (zh
Inventor
李芳远
林泳宪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1118089A publication Critical patent/CN1118089A/zh
Application granted granted Critical
Publication of CN1093285C publication Critical patent/CN1093285C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Software Systems (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)
  • Logic Circuits (AREA)

Abstract

数字运算单元包括可从第一和第二输入端得到两数据的算术逻辑单元，多个存储运算结果的寄存器，许多联接在算术逻辑单元和多个寄存器之间控制数据传输的第一开关装置，许多联接在多个寄存器和算术逻辑单元第一输入端之间的第二开关装置，许多联接在多个寄存器和算术逻辑单元第二输入端之间的第三开关装置。本数字运算单元不扩展内存，就可容易地完成多种复杂的算术逻辑运算，并能减少数据移动，从而提高整体运算速度。

Description

数字运算单元
本发明涉及一种数字信号处理器，尤其指运用多个寄存器的数字运算单元。
通常，数字运算单元包括一个算术逻辑单元和一个寄存器。图1显示了传统数字运算单元结构的框图，它包括一个实现算术和逻辑运算的算术逻辑单元ALU(10)，一个存储ALU(10)输出数据的寄存器(20)，传输数据的总线(30)，控制总线(30)数据传输的开关(40a)和(40b)，以及控制从寄存器(20)输出数据的传输的开关(50a)和(50b)。
传统数字运算单元中从ALU(10)中输出的数据仅存储在一个寄存器(20)中，因此，为了用ALU(10)运算得到的输出数据进行进一步运算，需要在总线(30)上连接一个扩展存储器(图中未显示)，也就是说，为了实现各种复杂的算术和逻辑运算，需要频繁地将数据移进或移出扩展存储器，因而降低了总运算速度。
本发明的目的是提供一种能容易地实施复杂算术和逻辑运算而无需将数据移进或移出扩展存储器的数字运算单元。
为了实现上述目的，依据本发明设计的数字运算单元包括：一个通过从第一和第二输入端得到的两个数据进行算术和逻辑运算的算术逻辑单元，多个用于存储算术逻辑单元运算结果的寄存器，许多连接在算术逻辑单元和多个寄存器之间的用来控制数据传输的第一开关装置；许多连接在多个寄存器和算术逻辑单元第一输入端之间的用来控制数据传输的第二开关装置；以及许多连接在多个寄存器和算术逻辑单元的第二输入端之间的用于控制数据传输的第三开关装置。
根据本发明的另一个方面，提供一种数字运算单元，包括：用于传输数据的总线；用于控制经过上述总线的数据传输的第六开关装置；用于控制经过上述总线的数据传输和由上述第六开关装置控制的数据传输的第七和第八开关装置；通过从上述分别连接在上述第七和第八开关装置上的第三和第四输入端中得到的两个数据进行算术和逻辑运算的算术逻辑单元；多个用于存储上述算术逻辑单元运算结果的寄存器；连接上述算术逻辑单元和上述多个寄存器之间的用于控制数据传输的第九开关装置；连接在上述多个寄存器和上述算术逻辑单元的第三输入端之间的用于控制数据传输的第十开关装置；连接在上述多个寄存器和所述总线之间的用于控制数据输出的第十一开关装置。
通过参照附图详述本发明实施例，以上所述的本发明的目的和优点将变得更加明显。
图1是显示传统数字运算单元结构的框图。
图2是显示依据本发明而设计的数字运算单元结构的框图。
图2中表示的数字运算器包括：一个实现算术和逻辑运算的算术逻辑单元(100)；存储算术逻辑器(100)运算结果的寄存器(200a)，(200b)，(200c)和(200d)；分别连接在ALU(100)和寄存器(200a)，(200b)，(200c)和(200d)之间的用于控制ALU(100)输出数据传输的开关(81a)，(81b)，(81c)，(81d)；分别连接在ALU(100)的第一输入端184和寄存器(200a)，(200b)，(200c)和(200d)之间用于控制寄存器(200a)，(200b)，(200c)和(200d)输出数据传输开关(83a)，(83b)，(83c)，(83d)；分别连接在总线(60)和寄存器(200a)，(200b)，(200c)和(200d)之间的用于控制寄存器(200a)，(200b)，(200c)和(200d)输出数据传输的开关(84a)，(84b)，(84c)和(84d)；控制总线(60)的数据传输的开关(71a)和(71b)；分别连接在总线(60)和ALU(100)的第一和第二输入端之间的开关(73)和(75)；连接在开关(83a)，(83b)，(83c)，(83d)与ALU(100)的第一输入端之间的开关(79)；以及连接在总线(60)和开关(84a)，(84b)，(84c)和(84d)之间的开关(77)。这里，取代开关(77)和(79)，开关(83a)，(83b)，(83c)和(83d)可以直接与ALU(100)的第一输入端(84)相连接，开关(84a)，(84b)，(84c)和(84d)也可以直接与总线(60)相连接。在上述结构中，开关(71a)，(71b)，(73)，(75)，(77)，(79)，(81a)至(81d)，(83a)至(83d)，(84a)至(84d)各自均由CMOS传输门组成，它们的开/关动作取决于外部控制信号(图中未显示)，ALU(100)的运算类形也根据外部控制信号选取。
首先，描述一下与从总线(60)输入的数据和存储在寄存器(200a)中的数据有关的运算。
如果开关(83a)和(79)接通，寄存器(200a)中的数据经过开关(83a)和(79)输入到ALU(100)的第一输入端(84)。如果开关(71a)，(71b)和(75)接通，数据依次经过总线(60)，开关(71a)，(71b)，(75)输入到ALU(100)的第二输入端(85)，这时，ALU(100)根据两个输入数据进行运算，其运算类形根据外部控制信号(未显示)来选取。随后，ALU(100)的运算结果根据对开关(81a)，(81b)，(81c)和(81d)的控制存储在一个或几个寄存器中。
其次，描述一下与分别存储在寄存器(200a)和(200b)中的数据有关的运算。
如果开关(83a)和(79)接通，存储在寄存器(200aA)中的数据经过开关(83a)，(79)输入到ALU(100)的第一输入端(84)。如果开关(84b)，(77)，(71b)和(75)接通，存储在寄存器(200b)中的数据依次经过开关(84b)，(77)，(71b)和(75)输入到ALU(100)的第二输入端(85)。这时，ALU(100)根据从第一和第二输入端(84)，(85)输入的数据进行算术或逻辑运算。
如同上面所描述的，根据本发明设计的算术运算单元在没有扩展内存器辅助的情况下，通过采用多个寄存器来控制分别存储在各寄存器中的数据的传输，能容易地完成多种复杂的算术和逻辑运算。因此，减少了数据的移动，进而提高了整体运算速度。

Claims (7)

1.一种数字运算单元的组成包括：
一个通过从第一和第二输入端得到两个数据进行算术和逻辑运算的算述逻辑单元；
多个用于存储算术逻辑单元运算结果的寄存器；
许多联接在上述算术逻辑单元和上述多个寄存器之间用于控制数据传输的第一开关装置；
许多联接在上述多个寄存器和上述算术逻辑单元的第一输入端之间用来控制数据传输的第二开关装置；
许多联接在上述多个寄存器和上述算术逻辑单元的第二输入端之间用来控制数据传输的第三开关装置。
2.如权利要求1中所述的数字运算单元，还包括联接在上述许多第二开关装置和上述算术逻辑单元第一输入端之间的用于控制数据传输的第四开关装置，以及联接在上述许多第三开关装置和上述算术逻辑单元第二输入端之间的用于控制数据传输的第五开关装置。
3.如权利要求1中所述的数字运算单元，其中上述许多第一开关装置是由CMOS传输门组成的。
4.如权利要求1中所述的数字运算单元，其中上述许多第二开关装置是由CMOS传输门组成的。
5.如权利要求1中所述的数字运算单元，其中上述许多第三开关装置是由CMOS传输门组成的。
6.如权利要求2中所述的数字运算单元，其中上述第四和第五开关装置是由CMOS传输门组成的。
7.一种数字运算单元，包括：
用于传输数据的总线；
用于控制经过上述总线的数据传输的第六开关装置；
用于控制经过上述总线的数据传输和由上述第六开关装置控制的数据传输的第七和第八开关装置；
通过从上述分别联接在上述第七和第八开关装置上的第三和第四输入端中得到的两个数据进行算述和逻辑运算的算术逻辑单元；
多个用于存储上述算术逻辑单元运算结果的寄存器；
联接上述算术逻辑单元和上述多个寄存器之间的用于控制数据传输的第九开关装置；
联接在上述多个寄存器和上述算术逻辑单元的第三输入端之间的用于控制数据传输的第十开关装置；
联接在上述多个寄存器和所述总线之间的用于控制数据输出的第十一开关装置。
CN95105476A 1994-05-09 1995-05-09 数字运算单元 Expired - Fee Related CN1093285C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940010095A KR970002394B1 (ko) 1994-05-09 1994-05-09 산술 논리 연산장치와 다중 가산기들 사이의 데이타 전송회로
KR10095/94 1994-05-09

Publications (2)

Publication Number Publication Date
CN1118089A CN1118089A (zh) 1996-03-06
CN1093285C true CN1093285C (zh) 2002-10-23

Family

ID=19382713

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95105476A Expired - Fee Related CN1093285C (zh) 1994-05-09 1995-05-09 数字运算单元

Country Status (5)

Country Link
US (1) US5636154A (zh)
EP (1) EP0682308A1 (zh)
JP (1) JPH07311680A (zh)
KR (1) KR970002394B1 (zh)
CN (1) CN1093285C (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967397B2 (en) * 2022-03-31 2024-04-23 Texas Instruments Incorporated Communication system with mixed threshold voltage transistors

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760544A (en) * 1986-06-20 1988-07-26 Plessey Overseas Limited Arithmetic logic and shift device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920006283B1 (ko) * 1988-02-19 1992-08-03 미쯔비시덴끼 가부시끼가이샤 디지탈신호 처리방식
US4996661A (en) * 1988-10-05 1991-02-26 United Technologies Corporation Single chip complex floating point numeric processor
JPH03260866A (ja) * 1990-03-12 1991-11-20 Ricoh Co Ltd 統計演算装置
JP3228927B2 (ja) * 1990-09-20 2001-11-12 沖電気工業株式会社 プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法
JPH04177462A (ja) * 1990-11-08 1992-06-24 Koufu Nippon Denki Kk ベクトル総和演算装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4760544A (en) * 1986-06-20 1988-07-26 Plessey Overseas Limited Arithmetic logic and shift device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《电子电路百科全书》1986.7.1 (美)R.F.格拉夫著 科学出版社 *

Also Published As

Publication number Publication date
JPH07311680A (ja) 1995-11-28
KR970002394B1 (ko) 1997-03-05
CN1118089A (zh) 1996-03-06
US5636154A (en) 1997-06-03
KR950033812A (ko) 1995-12-26
EP0682308A1 (en) 1995-11-15

Similar Documents

Publication Publication Date Title
US5652904A (en) Non-reconfigurable microprocessor-emulated FPGA
US5473554A (en) CMOS multiplexor
CN108470009B (zh) 处理电路及其神经网络运算方法
US4141005A (en) Data format converting apparatus for use in a digital data processor
JP3452929B2 (ja) マルチプロセッサ
JP4527571B2 (ja) 再構成可能演算処理装置
EP0154529A2 (en) Threaded interpretive language data processor
US6460131B1 (en) FPGA input output buffer with registered tristate enable
JP2679007B2 (ja) ディジタル信号処理集積回路
JPH0769782B2 (ja) マイクロプログラム可能な３２ビットカスケード可能ビットスライス
CN1093285C (zh) 数字运算单元
JP2009059346A (ja) 複数のマルチモードプロセッサに接続するための方法および装置
US6889320B1 (en) Microprocessor with an instruction immediately next to a branch instruction for adding a constant to a program counter
JP3183844B2 (ja) 可変パイプライン段数のデータ処理装置
US5751999A (en) Processor and data memory for outputting and receiving data on different buses for storage in the same location
KR100196270B1 (ko) 마이크로프로세서
US2998192A (en) Computer register
CA1193738A (en) Pre-execution next address calculating mechanism
US4931974A (en) Sixteen-bit programmable pipelined arithmetic logic unit
JPH0225921A (ja) バレルシフタ
US5157772A (en) Data bus arrangement with improved speed and timing
KR100206558B1 (ko) 동작 전류를 감소시킨 산술 논리 연산 장치
JPH03268024A (ja) マイクロプロセッサ、情報処理装置及びそれを用いた図形表示装置
JPH0736150B2 (ja) バレルシフト回路
Jones et al. Architecture and instruction set design of an ATM network processor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20021023

Termination date: 20100509