CN109309050A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括相邻的第一器件区和第二器件区；在基底上形成功能层；在第一器件区的功能层上形成有机掩膜层；至少在有机掩膜层靠近第二器件区一侧的侧壁上形成牺牲层；以有机掩膜层和牺牲层为掩膜，采用湿法刻蚀工艺刻蚀去除第二器件区的功能层；去除有机掩膜层和牺牲层。本发明至少在有机掩膜层靠近第二器件区一侧的侧壁上形成牺牲层，所述牺牲层能够有效降低所述湿法刻蚀工艺所采用的刻蚀溶液渗入至所述有机掩膜层中的概率，从而降低所述刻蚀溶液经所述有机掩膜层对所述第一器件区的功能层造成刻蚀损耗的概率，进而有利于提高所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
然而，引入了高k金属栅的半导体结构中，仍有许多问题亟待解决，其中一个就是功函数的匹配问题，因为功函数将直接影响器件的阈值电压(Vt)和性能。因此功函数必须调整到半导体器件的合适工作范围内。
现有技术中，通过在晶体管栅极结构中形成功函数层以实现所述晶体管阈值电压的调节，但是引入功函数层的晶体管依旧存在电学性能不良的问题，从而导致所形成半导体结构性能不良。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一器件区和第二器件区；在所述基底上形成功能层；在所述第一器件区的功能层上形成有机掩膜层；至少在所述有机掩膜层靠近所述第二器件区一侧的侧壁上形成牺牲层；以所述有机掩膜层和牺牲层为掩膜，采用湿法刻蚀工艺刻蚀去除所述第二器件区的功能层；去除所述有机掩膜层和牺牲层。
相应的，本发明还提供一种半导体结构，包括：基底，包括相邻的第一器件区和第二器件区；功能层，位于所述基底上；有机掩膜层，位于所述第一器件区的功能层上；牺牲层，至少位于所述有机掩膜层靠近所述第二器件区一侧的侧壁上。
与现有技术相比，本发明的技术方案具有以下优点：
在第一器件区的功能层上形成有机掩膜层后，至少在所述有机掩膜层靠近所述第二器件区一侧的侧壁上形成牺牲层；在后续采用湿法刻蚀工艺刻蚀去除所述第二器件区的功能层的工艺过程中，所述牺牲侧墙能够有效降低所述湿法刻蚀工艺所采用的刻蚀溶液渗入至所述有机掩膜层中的概率，从而降低所述刻蚀溶液经所述有机掩膜层对所述第一器件区的功能层造成刻蚀损耗的概率，进而有利于提高所形成半导体结构的性能。
可选方案中，所述有机掩膜层的厚度为90nm至300nm，与通常所采用的有机掩膜层的厚度相比，通过增加所述有机掩膜层的厚度，以增加所述刻蚀溶液经所述有机掩膜层顶部接触所述第一器件区的功能层的路径长度，从而降低所述刻蚀溶液对所述第一器件区的功能层造成刻蚀损耗的概率。
可选方案中，所述功能层为P型功函数层或N型功函数层，通过本发明所述技术方案，可以避免对所述第一器件区所形成器件的阈值电压和性能产生不良影响。
附图说明
图1是一种半导体结构的形成方法对应的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图13是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，半导体结构的性能有待提高。现结合一种半导体结构的形成方法，分析其性能不良的原因。参考图1，示出了一种半导体结构的形成方法对应的结构示意图。
所述形成方法包括：提供基底(未标示)，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11，所述基底包括相邻的第一器件区I和第二器件区II；形成横跨所述鳍部11的高k栅介质层13，所述高k栅介质层13覆盖所述鳍部11的部分顶部和部分侧壁；在所述高k栅介质层13上形成功函数层14；在所述第一器件区I的功函数层14上形成有机掩膜层20；以所述有机掩膜层20为掩膜，采用湿法刻蚀工艺刻蚀去除所述第二器件区II的功函数层14。
以所形成半导体结构为SRAM(SRAM，Static Random Access Memory)为例，当所述功函数层14为P型功函数层材料时，所述第一器件区I为用于形成上拉(PU，Pull Up)晶体管的PMOS区，所述第二器件区II为用于形成下拉(PD，Pull Down)晶体管和传送门(PG，PassGate)晶体管的NMOS区，所述湿法刻蚀工艺用于去除所述NMOS区的功函数层14，以保留所述PMOS区的功函数层14；当所述功函数层14为N型功函数层材料时，所述第一器件区I为用于形成下拉晶体管和传送门晶体管的NMOS区，所述第二器件区II为用于形成上拉晶体管的PMOS区，所述湿法刻蚀工艺用于去除所述PMOS区的功函数层14，以保留所述NMOS区的功函数层14。
由于所述有机掩膜层20为有机材料，例如所述有机掩膜层20可以为光刻胶层，所述有机掩膜层20为多孔材料，因此所述刻蚀溶液容易经所述光刻胶层20的侧壁和顶部渗入所述光刻胶层20中，从而容易对所述光刻胶层20下方的功函数层14造成刻蚀损耗，且对所述第一器件区I中靠近所述第二器件区II一侧的功函数层14(如图1中虚线圈所示)的刻蚀损耗尤为严重，从而容易导致所形成半导体结构的性能下降。
为了解决所述技术问题，本发明在第一器件区的功能层上形成有机掩膜层后，至少在所述有机掩膜层靠近所述第二器件区一侧的侧壁上形成牺牲层，所述牺牲层能够有效降低刻蚀溶液渗入至所述有机掩膜层中的概率，从而降低所述刻蚀溶液经所述有机掩膜层对所述第一器件区的功能层造成刻蚀损耗的概率，进而有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图2，提供基底(未标示)，所述基底包括相邻的第一器件区I和第二器件区II。
本实施例中，所形成半导体结构具有鳍式结构，即所形成的器件为鳍式场效应晶体管，因此所述基底包括衬底100、以及位于所述衬底100上分立的鳍部110。在其他实施例中，所形成半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
所述衬底100为后续形成半导体结构提供工艺操作平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述鳍部110的顶部尺寸小于底部尺寸，即所述鳍部110的侧壁为斜面。在其他实施例中，所述鳍部的顶部尺寸也可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，所述第一器件区I为用于形成P型器件的PMOS区，所述第二器件区II为用于形成N型器件的NMOS区。在其他实施例中，所述第一器件区为NMOS区，则所述第二器件区为PMOS区。
在一些具体实施例中，后续所形成半导体结构为SRAM，因此，所述第一器件区I用于形成上拉晶体管，所述第二器件区II包括用于形成下拉晶体管的下拉区111N、以及用于形成传送门晶体管的传送门区121N，且所述下拉区111N与所述第一器件区I相邻。其中，所述第一器件区I和下拉区111N的相邻鳍部110的间距与所述第二器件区II的相邻鳍部110的间距不同，为了在刻蚀形成所述鳍部110的工艺过程中避免出现刻蚀负载效应(LoadingEffect)，通过Cut Last工艺以形成所述鳍部110。
具体地，形成等间距的鳍部110后，刻蚀所述第一器件区I和第二器件区II交界处的鳍部110，在所述第一器件区I和第二器件区II交界处形成伪鳍部115，从而增加所述第一器件区I和第二器件区II相邻鳍部110的间距，且所述鳍部115的高度较小，被后续所形成的隔离结构所覆盖，因此对器件性能的影响较小甚至没有影响。
本实施例中，形成所述衬底100和鳍部110后，还包括步骤：在所述衬底100上形成隔离结构101(如图1所示)，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101覆盖所述伪鳍部115，从而避免所述伪鳍部115用于形成器件。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
结合参考3，本实施例中，采用后形成高k栅介质层后形成栅电极层(high k lastmetal gate last)的工艺以形成半导体结构的金属栅极结构，因此形成所述隔离结构101后，还包括步骤：形成横跨所述鳍部110的伪栅结构(未标示)，所述伪栅结构覆盖所述鳍部110的部分顶部和部分侧壁表面。
所述伪栅结构用于为后续金属栅极结构的形成占据空间位置。
本实施例中，所述伪栅结构为叠层结构，包括伪氧化层121和位于所述伪氧化层121上的伪栅极122。在其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构仅包括伪栅层。
本实施例中，所述伪氧化层121的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层122的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，根据实际工艺需求，所述伪栅层122横跨所述第一器件区I和第二器件区II。在其他实施例中，所述第一器件区I和第二器件区II的伪栅层还可以相互分立。
需要说明的是，形成所述伪栅结构后，还包括步骤：在所述伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)；形成所述源漏掺杂区后，在所述衬底100上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构顶部。
本实施例中，所述第一器件区I用于形成P型器件，所述第二器件区II用于形成N型器件，因此所述第一器件区I源漏掺杂区的掺杂离子为P型离子，所述P型离子包括B、Ga和In中的一种或多种，所述第二器件区II源漏掺杂区的掺杂离子为N型离子，所述N型离子包括P、As和Sb中的一种或多种。。
所述层间介质层用于实现相邻半导体结构之间的电隔离。
所述层间介质层的材料为绝缘材料。本实施例中，所述层间介质层的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层的步骤包括：在所述衬底100上形成层间介质膜，所述层间介质膜还覆盖所述伪栅结构顶部；研磨去除高于所述伪栅结构顶部的层间介质膜，露出所述伪栅结构顶部，剩余层间介质膜作为所述层间介质层。
本实施例中，形成所述层间介质层后，所述层间介质层顶部与所述伪栅结构顶部齐平。
因此，结合参考图4，去除所述伪栅结构(未标示)，在所述层间介质层(图未示)内形成栅极开口(未标示)。
本实施例中，依次去除所述伪栅层122(如图3所示)和所述伪氧化层121(如图3所示)，所述栅极开口为后续形成金属栅极结构提供空间位置。在其他一些实施例中，根据实际工艺需求，还可以仅去除所述伪栅层，保留所述伪氧化层。
结合参考图5和图6，在所述基底(未标示)上形成功能层(未标示)。
所述功能层用于作为所形成半导体结构的一部分，以调节所形成器件的电学参数。
本实施例中，定义所述功能层为第一功能层230(如图6所示)，所述第一功能层230为功函数层(Work Function Layer)，所述第一功能层230用于调节所形成器件的阈值电压。所以，所述第一功能层230的材料可以为Ta、TiN、TaN、TaSiN、TiSiN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
具体地，所述第一器件区I为PMOS区，所述第二器件区II为NMOS区，因此所述第一功能层230为P型功函数层，所述第一功能层230用于调节所形成上拉晶体管的阈值电压。在其他实施例中，例如当所述第一器件区为NMOS区、所述第二器件区为PMOS区时，则所述第一功能层相应为N型功函数层。本实施例中，所述第一功能层230的材料TiN。
其中，所述第一功能层230的厚度根据所形成器件的阈值电压以及所述第一功能层230的材料而定。本实施例中，所述第一功能层230的厚度为至
需要说明的是，如图5所示，在所述基底(未标示)上形成所述第一功能层230之前，还包括步骤：形成横跨所述鳍部110的栅介质层(未标示)，所述栅介质层覆盖所述鳍部110的部分顶部和部分侧壁。
所述栅介质层用于实现后续所形成金属栅极结构与所述基底内沟道之间的电隔离。
本实施例中，所述栅介质层包括界面层(IL，Interfacial Layer)210以及位于所述界面层210表面的高k栅介质层220；相应的，所述第一功能层230形成于所述高k栅介质层220上。
所述界面层210为形成所述高k栅介质层220提供良好的界面基础，从而提高所述高k栅介质层220的质量，减小所述高k栅介质层220与所述鳍部110之间的界面态密度，且避免所述高k栅介质层220与所述鳍部110直接接触造成的不良影响。所述界面层210的材料为氧化硅或氮氧化硅。
本实施例中，采用氧化工艺形成所述界面层210，因此所述界面层210仅形成于所述栅极开口(未标示)暴露出的鳍部110顶部表面和侧壁表面。在其他实施例中，还可以采用沉积工艺形成所述界面层，例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，相应的，所形成的界面层还位于所述栅极开口露出的隔离结构上。
所述高k栅介质层220的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层220的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
形成所述高k栅介质层220的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述高k栅介质层220，从而使所述高k栅介质层220具有良好的台阶覆盖性。因此，所述高k栅介质层220还形成于所述栅极开口露出的隔离结构101上。
还需要说明的是，形成所述高k栅介质层220后，形成所述第一功能层230之前，还包括步骤：在所述高k栅介质层220上形成盖帽层(图未示)。
所述盖帽层可以起到保护所述高k栅介质层220的作用，防止后续的刻蚀工艺对所述高k栅介质层220造成不必要的刻蚀损失，所述盖帽层还有利于避免所述第一功能层230或后续所形成的功能层中的金属离子扩散至所述高k栅介质层220中，此外，所述盖帽层还可以防止所述高k栅介质层220中的氧离子扩散至所述第一功能层230或后续所形成的功能层中，从而避免所述高k栅介质层220出现氧空位含量增加的问题。
本实施例中，所述盖帽层的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaSiN。
参考图7，在所述第一器件区I的第一功能层230上形成有机掩膜层300。
所述有机掩膜层300用于作为后续刻蚀所述第一功能层230的刻蚀掩膜。
本实施例中，所述有机掩膜层300为光刻胶层(Photo Resist，PR)，通过曝光显影工艺，在所述第一器件区I的第一功能层230上形成所述有机掩膜层300。在其他实施例中，所述有机掩膜层还可以为有机介质层(Organic Dielectric Layer，ODL)、底部抗反射涂层(Bottom Anti-Reflective Coating，BARC)或深紫外光吸收层(Deep UV Light AbsorbingOxide，DUO)。
其中，当所述有机掩膜层为有机介质层、底部抗反射涂层或深紫外光吸收层时，形成所述有机掩膜层的步骤包括：在所述第一功能层上形成有机掩膜材料层；通过曝光显影工艺，在所述第一器件区的有机掩膜材料层上形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除所述第二器件区的有机掩膜材料层，保留所述第一器件区的有机掩膜材料层作为所述有机掩膜层。相应的，后续以所述光刻胶层和所述有机掩膜层的叠层结构作为刻蚀掩膜。
需要说明的是，所述有机掩膜层300的材料为有机材料，因此所述有机掩膜层300为多孔材料，当后续采用湿法刻蚀工艺刻蚀去除所述第二器件区II的第一功能层230时，刻蚀溶液容易经所述有机掩膜层300的顶部渗入至所述有机掩膜层300中，在严重的情况下，所述刻蚀溶液透过所述有机掩膜层300中并接触所述第一器件区I的第一功能层230，从而对所述第一器件区I的第一功能层230造成刻蚀损耗，进而容易导致所形成半导体结构的性能下降。
为此，本实施例中，与通常所采用的光刻胶层的厚度相比，适当增加所述有机掩膜层300的厚度，以增加所述刻蚀溶液经所述光刻胶层300顶部接触所述第一器件区I的第一功能层230的路径长度，从而降低所述刻蚀溶液对所述第一器件区I的第一功能层230造成刻蚀损耗的概率。
所述有机掩膜层300的厚度越大，防止所述第一器件区I的第一功能层230受到刻蚀损耗的效果越好，但是，所述有机掩膜层300的厚度不宜过大，否则在形成所述有机掩膜层300的工艺过程中，所述有机掩膜层300容易发生倒塌的问题(例如，PR Peeling)，工艺风险和工艺难度较高；而且，在防止所述第一器件区I的第一功能层230受到刻蚀损耗的效果较佳的情况下，所述有机掩膜层300的厚度过大，还会造成工艺成本的浪费。为此，本实施例中，在降低所述第一器件区I第一功能层230受到刻蚀损耗的概率的同时，避免副作用的产生，设定所述有机掩膜层300的厚度为90nm至300nm。
参考图8，至少在所述有机掩膜层300靠近所述第二器件区II一侧的侧壁上形成牺牲层310。
当后续采用湿法刻蚀工艺刻蚀去除所述第二器件区II的第一功能层230时，刻蚀溶液容易经所述有机掩膜层300的侧壁渗入至所述有机掩膜层300中，从而容易对所述第一器件区I的第一功能层230造成刻蚀损耗，尤其是所述第一器件区I中靠近所述第二器件区II一侧的第一功能层230；所述牺牲层310用于对所述有机掩膜层300的侧壁起到保护作用，有效降低所述刻蚀溶液经所述有机掩膜层300的侧壁渗入至所述有机掩膜层300中的概率，从而降低所述刻蚀溶液经对所述第一器件区I的第一功能层230造成刻蚀损耗的概率，进而有利于提高所形成半导体结构的性能。
所以，所述牺牲层310的材料选取为：所述牺牲层310的致密度大于所述有机掩膜层300，且所述湿法刻蚀工艺对所述牺牲层310的刻蚀速率小于对所述第一功能层230的刻蚀速率，从而在刻蚀去除第二器件区II的第一功能层230后，保证所述牺牲层310仍有保留，且能够避免所述刻蚀溶液渗透至所述牺牲层310内、再由所述牺牲层310渗透至所述有机掩膜层300中的问题；此外，后续还需去除所述牺牲层310，因此去除所述牺牲层310所采用的刻蚀工艺对所述第一功能层230和高k栅介质层220的刻蚀损耗较小。
本实施例中，所述牺牲层310的材料为氧化硅。在其他实施例中，所述牺牲层的材料还可以为无定形硅、无定形碳或氮化硅。
本实施例中，所述湿法刻蚀工艺对所述牺牲层310与所述第一功能层230的刻蚀速率之比小于1:1。因此，后续刻蚀去除所述第二器件区II的第一功能层230后，能够保证所述有机掩膜层300侧壁上仍有所述牺牲层310保留。
需要说明的是，所述牺牲层310的厚度不宜过小，也不宜过大。如果所述牺牲层310的厚度过小，则难以起到保护所述有机掩膜层300侧壁的作用，且容易出现在未完成对所述第一器件区I第一功能层230的刻蚀之前，所述牺牲层310已被完全去除的问题，从而容易导致所述第一器件区I的第一功能层230受到刻蚀损耗；如果所述牺牲层310的厚度过大，则容易导致所述牺牲层310过多地覆盖所述第二器件区II的第一功能层230，从而导致在后续湿法刻蚀工艺后，所述第二器件区II的第一功能层230残留过多，进而容易对所形成下拉晶体管和传送门晶体管的电学性能产生不良影响，相应导致所形成半导体结构的性能下降。
为此，本实施例中，所述牺牲层310的厚度为2nm至10nm。也就是说，在垂直于所述有机掩膜层300侧壁的方向上，所述牺牲层310的尺寸为2nm至10nm。
本实施例中，为了提高所述牺牲层310的厚度均一性、以及对所述光刻胶层300侧壁的覆盖效果，形成所述牺牲层310所采用的工艺为原子层沉积工艺(Atomic LayerDeposition，ALD)。在其他实施例中，形成所述牺牲层的工艺还可以为低温氧化工艺(LowTemperature Oxidation，LTO)或等离子体增强化学气相沉积工艺(Plasma EnhancedChemical Vapor Deposition，PECVD)。
具体地，形成所述牺牲层310的步骤包括：形成保形覆盖所述有机掩膜层300和第一功能层230的牺牲膜；刻蚀去除所述有机掩膜层300顶部以及所述第一功能层230上的牺牲膜，保留位于所述有机掩膜层300侧壁的牺牲膜作为所述牺牲侧墙310。
本实施例中，采用无掩膜刻蚀工艺，刻蚀去除所述有机掩膜层300顶部以及所述第一功能层230上的牺牲膜。由于所述鳍部110的顶部尺寸可以小于底部尺寸，即所述鳍部110侧壁为斜面，因此采用无掩膜刻蚀工艺的方案，能够在去除所述鳍部110侧壁的牺牲膜的同时，保留所述光刻胶层300侧壁上的牺牲膜；而且，通过采用无掩膜刻蚀工艺的方案，还能够避免新增光罩(Mask)的使用，从而避免工艺成本的增加。
具体地，所述无掩膜刻蚀工艺为干法刻蚀工艺。所述牺牲侧墙310的材料为氧化硅，则所述牺牲膜的材料为氧化硅，因此所述干法刻蚀工艺采用含氟气体对所述牺牲膜进行刻蚀。其中，所述干法刻蚀工艺的具体参数根据所述牺牲侧墙310的厚度而定。
在其他实施例中，所述牺牲层还覆盖所述有机掩膜层的顶部。
因此，所述牺牲层不仅对所述有机掩膜层侧壁起到保护作用，还对所述有机掩膜层顶部保护作用，从而降低所述刻蚀溶液经所述有机掩膜层顶部渗入至所述有机掩膜层中的概率，进而可以进一步降低所述刻蚀溶液对所述第一器件区的第一功能层造成刻蚀损耗的概率。
相应的，形成所述牺牲层的步骤包括：采用原子层沉积工艺、低温氧化工艺或等离子体增强化学气相沉积工艺，形成覆盖所述有机掩膜层和第一功能层的牺牲膜；在所述有机掩膜层顶部的牺牲膜上形成图形层，所述有机掩膜层顶部和侧壁的牺牲膜在所述基底上的投影，与所述图形层在所述基底上的投影相重合；以所述图形层为掩膜，刻蚀所述牺牲膜，保留位于所述有机掩膜层顶部和侧壁的牺牲膜作为所述牺牲层；去除所述图形层。
参考图9，以所述有机掩膜层300和牺牲层310为掩膜，采用湿法刻蚀工艺刻蚀去除所述第二器件区II的第一功能层230。
采用湿法刻蚀工艺以刻蚀所述第一功能层230的方式，从而避免所述高k栅介质层220受到等离子损伤(Plasma Damage)，进而避免对所形成半导体结构的性能产生不良影响。
本实施例中，所述第一功能层230的材料为TiN，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为NH4OH、H2O2和水的混合溶液(即SC1溶液)，或者为NH4、H2O2和水的混合溶液，或者为HCl、H2O2和水的混合溶液(即SC2溶液)。
在所述牺牲层310的保护作用下，所述第一器件区I第一功能层230受到刻蚀损耗的概率较低，因此有利于提高所形成半导体结构的性能。具体地，所述第一功能层230为功函数层，从而可以避免对所述第一器件区I所形成器件的阈值电压和性能产生不良影响。
参考图10，去除所述有机掩膜层300(如图9所示)和牺牲层310(如图9所示)。
通过去除所述有机掩膜层300和牺牲层310，以露出剩余第一功能层230，从而为后续工艺的进行提供工艺基础。
本实施例中，先去除所述牺牲层310，再去除所述有机掩膜层300。在其他实施例中，还可以先去除所述有机掩膜层，再去除所述牺牲层。
其中，通过先去除所述牺牲层310的方案，可以降低所述牺牲层310因失去支撑而发生倒塌的风险。
本实施例中，采用灰化或湿法去胶的方式，去除所述有机掩膜层300。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层310。所述牺牲层310的材料为氧化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为稀释氢氟酸(DHF)溶液。其中，所述湿法刻蚀工艺的具体参数根据所述牺牲层310的厚度而定。
在其他实施例中，当所述牺牲层的材料为无定形硅时，采用湿法刻蚀工艺去除所述牺牲层，所述湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化氨(TMAH)溶液；当所述牺牲层的材料为无定形碳时，采用臭氧或者采用N2和H2的混合气体，对所述牺牲层进行干法刻蚀；当所述牺牲层的材料为氮化硅时，采用湿法刻蚀工艺去除所述牺牲层，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。
结合参考图11和图12，去除所述有机掩膜层300(如图9所示)和牺牲层310(如图9所示)之后，还包括步骤：形成覆盖所述第二器件区II的第二功能层240(如图11所示)，所述第二功能层240为N型功函数层；在所述第一功能层230和第二功能层240上形成栅电极层250(如图12所示)。
本实施例中，所述第二功能层240用于调节所形成下拉晶体管和传送门晶体管的阈值电压。
所以，所述第二功能层240的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。本实施例中，所述第二功能层240的材料为TiAl。
本实施例中，形成所述第二功能层240的步骤中，所述第二功能层240还覆盖所述第一功能层230，且保留所述第一功能层230上的第二功能层240。
由于所述第二功能层240对上拉晶体管的阈值电压影响并不大，通过保留所述第一功能层230上的第二功能层240的方案，在形成所述第二功能层240后能够减少光罩的使用，并且可以减少工艺步骤，降低工艺成本。相应的，在所述第二功能层240上形成所述栅电极层250。
具体地，形成所述栅电极层250的步骤包括：向所述层间介质层内的栅极开口中填充满导电材料，所述导电材料还覆盖所述层间介质层顶部；研磨去除高于所述层间介质层顶部的导电材料，保留所述栅极开口中的导电材料作为所述栅电极层250。
本实施例中，所述栅电极层250的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述第一器件区I的栅介质层(未标示)、第一功能层230、第二功能层240和栅电极层250用于构成所述第一器件区I的金属栅极结构，所述第二器件区II的栅介质层、第二功能层240和栅电极层250用于构成所述第二器件区II的金属栅极结构。
需要说明的是，本实施例中，以所述第一器件区I为PMOS区，所述第二器件区II为NMOS区为例进行说明。在其他实施例中，当所述第一器件区为NMOS区，所述第二器件区为PMOS区时，所述第二功能层相应为P型功函数层。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。所述半导体结构包括：
基底(未标示)，包括相邻的第一器件区I和第二器件区II；功能层530，位于所述基底上；有机掩膜层600，位于所述第一器件区I的功能层530上；牺牲层610，至少位于所述有机掩膜层600靠近所述第二器件区II一侧的侧壁上。
本实施例中，所述半导体结构具有鳍式结构，即半导体器件为鳍式场效应晶体管，因此所述基底包括衬底400、以及位于所述衬底400上分立的鳍部410。在其他实施例中，所述半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
本实施例中，所述鳍部410的顶部尺寸可以小于底部尺寸，即所述鳍部410的侧壁为斜面。在其他实施例中，所述鳍部的顶部尺寸也可以等于底部尺寸，即所述鳍部的侧壁与所述衬底表面相垂直。
本实施例中，所述第一器件区I为PMOS区，所述第二器件区II为NMOS区。在其他实施例中，所述第一器件区为NMOS区，则所述第二器件区为PMOS区。
在一些具体实施例中，所述基底用于形成SRAM，因此，所述第一器件区I用于形成上拉晶体管，所述第二器件区II包括用于形成下拉晶体管的下拉区111N、以及用于形成传送门晶体管的传送门区121N，且所述下拉区111N与所述第一器件区I相邻。
需要说明的是，所述第一器件区I和第二器件区II交界处的衬底400上还具有伪鳍部415。通过先形成等间距的鳍部410，再刻蚀所述第一器件区I和第二器件区II交界处的鳍部410，形成所述伪鳍部415，以增加所述第一器件区I和第二器件区II相邻鳍部410的间距的方式，能够在刻蚀形成所述鳍部410的工艺过程中避免出现刻蚀负载效应。
对所述基底的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
需要说明的是，所述半导体结构还包括：位于所述衬底400上的隔离结构401，所述隔离结构401覆盖所述鳍部410的部分侧壁，且所述隔离结构401顶部低于所述鳍部410顶部。
所述隔离结构401作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部410起到隔离作用。本实施例中，所述隔离结构401的材料为氧化硅。
本实施例中，所述隔离结构401覆盖所述伪鳍部415，从而避免所述伪鳍部415用于形成器件。
所述功能层530用于作为所述半导体结构的一部分，以调节所形成器件的电学参数。
本实施例中，所述功能层530为功函数层，用于调节所形成器件的阈值电压。所以，所述功能层530的材料可以为Ta、TiN、TaN、TaSiN、TiSiN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
具体地，所述第一器件区I为PMOS区，所述第二器件区II为NMOS区，因此所述功能层530为P型功函数层，所述功能层530用于调节所形成上拉晶体管的阈值电压。在其他实施例中，例如当所述第一器件区为NMOS区、所述第二器件区为PMOS区时，则所述功能层相应为N型功函数层。本实施例中，所述功能层530的材料TiN。
所述功能层530的厚度根据所形成器件的阈值电压以及所述功能层530的材料而定。本实施例中，所述功能层530的厚度为至
需要说明的是，所述半导体结构还包括：位于所述功能层530和所述基底之间的栅介质层(未标示)，所述栅介质层横跨所述鳍部410，且覆盖所述鳍部410的部分顶部和部分侧壁表面。
所述栅介质层用于实现半导体结构的金属栅极结构与所述基底内沟道之间的电隔离。本实施例中，所述栅介质层包括界面层510以及位于所述界面层510表面的高k栅介质层520；所述界面层510覆盖所述鳍部410的部分顶部和部分侧壁表面，所述高k栅介质层520位于所述功能层530和所述界面层510之间，且还位于所述功能层530和所述隔离结构401之间。
本实施例中，所述界面层510的材料为氧化硅或氮氧化硅，所述高k栅介质层520的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述高k栅介质层520和所述功能层230之间还具有盖帽层(图未示)。所述盖帽层用于保护所述高k栅介质层220；此外，还用于防止所述高k栅介质层220中的氧离子扩散至所述第一功能层230或其他功能层中，从而避免所述高k栅介质层220出现氧空位含量增加的问题。
本实施例中，所述盖帽层的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaSiN。
对所述栅介质层和盖帽层的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
所述有机掩膜层600用于作为刻蚀所述功能层530的刻蚀掩膜。
本实施例中，所述有机掩膜层300为光刻胶层。在其他实施例中，所述有机掩膜层还可以为有机介质层、底部抗反射涂层或深紫外光吸收层。
所述有机掩膜层600的材料为有机材料，因此所述有机掩膜层600为多孔材料，当采用湿法刻蚀工艺刻蚀去除所述第二器件区II的功能层530时，刻蚀溶液容易经所述有机掩膜层600的顶部渗入至所述有机掩膜层600中，在严重的情况下，所述刻蚀溶液渗入至所述有机掩膜层600中并接触所述第一器件区I的功能层530，从而对所述第一器件区I的功能层530造成刻蚀损耗，进而容易导致所形成半导体结构的性能下降。
为此，本实施例中，与通常所采用的有机掩膜层的厚度相比，适当增加所述有机掩膜层600的厚度，以增加所述刻蚀溶液经所述有机掩膜层600顶部接触所述第一器件区I的功能层530的路径长度，从而降低所述刻蚀溶液对所述第一器件区I的功能层530造成刻蚀损耗的概率。
所述有机掩膜层600的厚度越大，防止所述第一器件区I的功能层530受到刻蚀损耗的效果越好，但是，所述有机掩膜层600的厚度不宜过大，否则在形成所述有机掩膜层600的工艺过程中，所述有机掩膜层600容易发生倒塌的问题(例如PR Peeling)，工艺风险和工艺难度较高，且在防止所述第一器件区I的功能层530受到刻蚀损耗的效果较佳的情况下，造成工艺成本的浪费。为此，本实施例中，在防止所述第一器件区I的功能层530受到刻蚀损耗的同时，避免副作用的产生，设定所述有机掩膜层600的厚度为90nm至300nm。
所述刻蚀溶液还容易经所述有机掩膜层600的侧壁渗入至所述有机掩膜层600中，从而容易对所述第一器件区I的功能层530造成刻蚀损耗，尤其是所述第一器件区I中靠近所述第二器件区II一侧的功能层530；所述牺牲层610用于对所述有机掩膜层600的侧壁起到保护作用，有效降低所述刻蚀溶液经所述有机掩膜层600的侧壁渗入至所述有机掩膜层600中的概率，从而降低所述刻蚀溶液对所述第一器件区I的功能层530造成刻蚀损耗的概率，进而有利于提高所形成半导体结构的性能。
具体地，所述功能层530为功函数层，从而可以避免对所述第一器件区I所形成器件的阈值电压和性能产生不良影响。
本实施例中，所述牺牲层610的材料为氧化硅。在其他实施例中，所述牺牲层的材料还可以为无定形硅、无定形碳或氮化硅。
需要说明的是，所述牺牲层610的厚度不宜过小，也不宜过大。如果所述牺牲层610的厚度过小，则难以起到保护所述有机掩膜层600侧壁的作用，且容易出现在未完成对所述第一器件区I功能层530的刻蚀之前，所述牺牲层610已被完全去除的问题，从而容易导致所述第一器件区I的功能层530受到刻蚀损耗；如果所述牺牲层610的厚度过大，则容易导致所述牺牲层610过多地覆盖所述第二器件区II的功能层530，从而导致在湿法刻蚀工艺后，所述第二器件区II的功能层530残留过多，进而容易对所形成下拉晶体管和传送门晶体管的电学性能产生不良影响，相应导致所形成半导体结构的性能下降。
为此，本实施例中，所述牺牲层610的厚度为2nm至10nm。也就是说，在垂直于所述有机掩膜层600侧壁的方向上，所述牺牲层610的尺寸为2nm至10nm。
在其他实施例中，所述牺牲层还覆盖所述有机掩膜层的顶部。相应的，所述牺牲层不仅对所述有机掩膜层侧壁起到保护作用，还对所述有机掩膜层顶部保护作用，从而降低所述刻蚀溶液经所述有机掩膜层顶部渗入至所述有机掩膜层中的概率，进而可以进一步降低所述刻蚀溶液对所述第一器件区的功能层造成刻蚀损耗的概率。
对所述有机掩膜层600和牺牲层610的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一器件区和第二器件区；
在所述基底上形成功能层；
在所述第一器件区的功能层上形成有机掩膜层；
至少在所述有机掩膜层靠近所述第二器件区一侧的侧壁上形成牺牲层；
以所述有机掩膜层和牺牲层为掩膜，采用湿法刻蚀工艺刻蚀去除所述第二器件区的功能层；
去除所述有机掩膜层和牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氧化硅、无定形硅、无定形碳或氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为2nm至10nm。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的工艺为原子层沉积工艺、低温氧化工艺或等离子体增强化学气相沉积工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：
形成保形覆盖所述有机掩膜层和功能层的牺牲膜；
刻蚀去除所述有机掩膜层顶部以及所述功能层上的牺牲膜，保留位于所述有机掩膜层侧壁的牺牲膜作为所述牺牲层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层还覆盖所述有机掩膜层的顶部。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：
形成覆盖所述有机掩膜层和功能层的牺牲膜；
在所述有机掩膜层顶部的牺牲膜上形成图形层，所述有机掩膜层顶部和侧壁的牺牲膜在所述基底上的投影，与所述图形层在所述基底上的投影相重合；
以所述图形层为掩膜，刻蚀所述牺牲膜，保留位于所述有机掩膜层顶部和侧壁的牺牲膜作为所述牺牲层；
去除所述图形层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述有机掩膜层为光刻胶层、有机介质层、底部抗反射涂层或深紫外光吸收层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述有机掩膜层的厚度为90nm至300nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一器件区为PMOS区，所述第二器件区为NMOS区，所述功能层为P型功函数层；
或者，
所述第一器件区为NMOS区，所述第二器件区为PMOS区，所述功能层为N型功函数层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功能层的材料为TiN，所述湿法刻蚀工艺所采用的刻蚀溶液为NH4OH、H2O2和水的混合溶液，或者为NH4、H2O2和水的混合溶液，或者为HCl、H2O2和水的混合溶液。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、以及位于所述衬底上分立的鳍部；
在所述基底上形成功能层之前，还包括步骤：形成横跨所述鳍部的栅介质层，所述栅介质层覆盖所述鳍部的部分顶部和部分侧壁表面。
13.一种半导体结构，其特征在于，包括：
基底，包括相邻的第一器件区和第二器件区；
功能层，位于所述基底上；
有机掩膜层，位于所述第一器件区的功能层上；
牺牲层，至少位于所述有机掩膜层靠近所述第二器件区一侧的侧壁上。
14.如权利要求13所述的半导体结构，其特征在于，所述牺牲层的材料为氧化硅、无定形硅、无定形碳或氮化硅。
15.如权利要求13所述的半导体结构，其特征在于，所述牺牲层的厚度为2nm至10nm。
16.如权利要求13所述的半导体结构，其特征在于，所述牺牲层还覆盖所述有机掩膜层的顶部。
17.如权利要求13所述的半导体结构，其特征在于，所述有机掩膜层的厚度为90nm至300nm。
18.如权利要求13所述的半导体结构，其特征在于，所述有机掩膜层为光刻胶层、有机介质层、底部抗反射涂层或深紫外光吸收层。
19.如权利要求13所述的半导体结构，其特征在于，所述第一器件区为PMOS区，所述第二器件区为NMOS区，所述功能层为P型功函数层；
或者，
所述第一器件区为NMOS区，所述第二器件区为PMOS区，所述功能层为N型功函数层。
20.如权利要求13所述的半导体结构，其特征在于，所述基底包括衬底、以及位于所述衬底上分立的鳍部；
所述半导体结构还包括：位于所述功能层和所述基底之间的栅介质层，所述栅介质层横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁表面。
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