CN109274344A

CN109274344A - 一种四输入运算放大器及其应用的采样电路和采样方法

Info

Publication number: CN109274344A
Application number: CN201811004342.5A
Authority: CN
Inventors: 郑彦祺; 杨建新; 李斌; 吴朝晖
Original assignee: South China University of Technology SCUT
Current assignee: South China University of Technology SCUT
Priority date: 2018-08-30
Filing date: 2018-08-30
Publication date: 2019-01-25
Anticipated expiration: 2038-08-30
Also published as: CN109274344B

Abstract

本发明涉及电子电路领域。本发明的一种四输入运算放大器，包括P型差分信号输入级和N型差分信号输入级以及增益放大级，P型差分信号输入级和N型差分信号输入级均设有两个输入端，P型差分信号输入级设有第一电压V_HP输入端和第二电压V_HM输入端，N型差分信号输入级设有第三电压V_LP输入端和第四电压V_LM输入端，P型差分信号输入级和N型差分信号输入级均设有正负两个输出端，增益放大级设有正负两个输入端。本发明还公开了一种采样电路和采样方法。本发明的一种四输入运算放大器，可以拓宽电感电流采样电路的带宽和增加控制环路增益；本发明的一种采样电路和采样方法，能够快速响应并精确地测量全波电感电流。

Description

一种四输入运算放大器及其应用的采样电路和采样方法

技术领域

本发明涉及电子电路技术领域，更具体地说，尤其涉及一种四输入运算放大器及其应用的采样电路和采样方法。

背景技术

电流模控制的DC-DC变换器在电源管理芯片中有着广泛的应用，特别是移动设备，而高性能的电流采样电路是不可或缺的一部分。对于一些应用，如基于电流比较模式的单电感多输出(Single-Inductor Multiple-Output，SIMO)DC-DC变换器，高开关频率宽范围输入电压和宽占空比范围的自适应峰值/谷值电流控制的变换器，平均电流控制的升降压变换器等，设计一种快速响应和高精度的全波电流采样电路就变得极为重要。但目前已有的全波采样电路存在一些不足，如电路复杂和体积大、切换不稳定、噪声大、响应速度慢以及环路增益受限影响了采样精度。

发明内容

本发明的第一个目的在于提供一种四输入运算放大器，可以拓宽电感电流采样电路的带宽和增加控制环路增益；本发明的第二个目的在于提供一种应用四输入运算放大器的采样电路和采样方法，能够快速响应并精确地测量全波电感电流，采样切换过程稳定，可抑制尖峰干扰，衰减采样切换噪声，适用于高达10MHz开关频率的DC-DC变换器。

本发明的技术方案如下：

一方面，一种四输入运算放大器，包括两者形成推挽结构的P型差分信号输入级和N型差分信号输入级以及用于增加增益和带宽的增益放大级，所述的P型差分信号输入级和N型差分信号输入级均设有两个用于与采样电路连接的输入端，所述的P型差分信号输入级设有第一电压V_HP输入端和第二电压V_HM输入端，所述的N型差分信号输入级设有第三电压V_LP输入端和第四电压V_LM输入端，第一电压V_HP的跟随第二电压V_HM变化，第四电压V_LM的跟随第三电压V_LP变化，P型差分信号输入级和N型差分信号输入级均设有正负两个输出端，增益放大级设有正负两个输入端，P型差分信号输入级和N型差分信号输入级的正输出端均与增益放大级的正输入端连接，P型差分信号输入级和N型差分信号输入级的负输出端均与增益放大级的负输入端连接。

进一步的，所述P型差分信号输入级包括第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4、第五NMOS管M_N5、第六NMOS管M_N6、第七NMOS管M_N7、第一偏置电流源I_B1和第二偏置电流源I_B2，所述的第一PMOS管M_P1的源极和第三PMOS管M_P3的源极连接至第二电压V_HM输入端，第二PMOS管M_P2的源极和第四PMOS管M_P4的源极连接至第一电压V_HP输入端,第一PMOS管M_P1的栅极及漏极和第二PMOS管M_P2的栅极连接至第一偏置电流源I_B1的一端，第四PMOS管M_P4的栅极及漏极和第三PMOS管M_P3的栅极连接至第二偏置电流源I_B2的一端，第二PMOS管M_P2的漏极连接至第一NMOS管M_N1的漏极，第三PMOS管M_P3的漏极连接至第二NMOS管M_N2的漏极，第一NMOS管M_N1的源极连接至第四NMOS管M_N4的漏极及栅极，第一NMOS管M_N1的栅极和第二NMOS管M_N2的栅极连接至控制信号输入端，第二NMOS管M_N2的源极连接至第五NMOS管M_N5的漏极及栅极、第三NMOS管M_N3的漏极和第六NMOS管M_N6的栅极，第三NMOS管M_N3的栅极连接至控制信号V_QN输入端，第四NMOS管M_N4的漏极及栅极和第一NMOS管M_N1的源极为P型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，偏置电压V_B2连接至第七NMOS管M_N7的栅极，第七NMOS管M_N7的源极连接至第六NMOS管M_N6的漏极，第七NMOS管M_N7的漏极为P型差分信号输入级的正输出端且输出第一差分信号P_SIGNAL，第六NMOS管M_N6的源极、第五NMOS管M_N5的源极、第四NMOS管M_N4的源极、第一偏置电流源I_B1和第二偏置电流源I_B2连接至参考地。

进一步的，所述N型差分信号输入级包括第五PMOS管M_P5、第六PMOS管M_P6、第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11、第八NMOS管M_N8、第九NMOS管M_N9、第十NMOS管M_N10、第十一NMOS管M_N11、第三偏置电流源I_B3和第四偏置电流源I_B4，第八NMOS管M_N8的源极和第十NMOS管M_N10的源极连接至第三电压V_LP输入端，第九NMOS管M_N9的源极和第十一NMOS管M_N11的源极连接至第四电压V_LM输入端,第八NMOS管M_N8的栅极及漏极和第九NMOS管M_N9的栅极连接至第三偏置电流源I_B3的一端，第十一NMOS管M_N11的栅极及漏极和第十NMOS管M_N10的栅极连接至第四偏置电流源I_B4的一端，第九NMOS管M_N9的漏极连接至第十PMOS管M_P10的漏极，第十NMOS管M_N10的漏极连接至第十一PMOS管M_P11的漏极，第十PMOS管M_P10的源极、第九PMOS管M_P9的漏极和第六PMOS管M_P6的栅极连接至第七PMOS管M_P7的漏

-极及栅极，第十PMOS管M_P10的栅极和第十一PMOS管M_P11的栅极连接至控制信号V_QP输入端，第十一PMOS管M_P11的源极、第八PMOS管M_P8的漏极及栅极为N型差分信号输入级的正输出端且输出第一差分信号P_SIGNA，第九PMOS管M_P9的栅极连接至控制信号V_QP输入端，第五PMOS管M_P5的源极为N型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，第五PMOS管M_P5的栅极连接有第一偏置电压V_B1，第五PMOS管M_P5的源极连接至第六PMOS管M_P6的漏极，第六PMOS管M_P6的源极、第七PMOS管M_P7的源极、第八PMOS管M_P8的源极、第三偏置电流源I_B3和第四偏置电流源I_B4连接至输入电源。

进一步的，所述增益放大级包括第十二PMOS管M_P12、第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16、第十七PMOS管M_P17、第十二NMOS管M_N12、第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16、第十七NMOS管M_N17、以及分别连接有控制信号和控制信号V_QN控制进行控制的第一可控开关和第二可控开关，第十三PMOS管M_P13的栅极和第十四PMOS管M_P14的栅极增益放大级的正输入出端且连接至第一差分信号P_SIGNAL，第十二PMOS管M_P12的源极连接至第十三PMOS管M_P13的漏极，第十二PMOS管M_P12的栅极连接至第一偏置电压V_B1输入端，第十四PMOS管M_P14的漏极、第十五PMOS管M_P15的漏极及栅极和第十六PMOS管M_P16的栅极连接至第十二NMOS管M_N12的漏极，第十六PMOS管M_P16的漏极连接至第十七PMOS管M_P17的源极，第十七PMOS管M_P17的栅极连接至第一可控开关及第二可控开关的一端和第十七NMOS管M_N17，第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16的源极连接至电源端，第一可控开关及第二可控开关的另一端连接至V_OEA输出端，第十三NMOS管M_N13的栅极和第十四NMOS管M_N14的栅极增益放大级的负输入出端且连接至第二差分信号N_SIGNAL，第十二NMOS管M_N12的源极连接至第十三NMOS管M_N13的漏极，第十二NMOS管M_N12的栅极连接至第二偏置电压V_B2输入端，第十四NMOS管M_N14的漏极、第十五NMOS管M_N15的漏极及栅极和第十六NMOS管M_N16的栅极连接至第十二PMOS管M_P12的漏极，第十六NMOS管M_N16的漏极连接至第十七NMOS管M_N17的源极，第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16的源极连接至参考地。

另一方面，一种应用所述四输入运算放大器的采样电路，包括正半波采样电路、负半波采样电路、***功率级电路和四输入运算放大器，正半波采样电路用于使第一电压V_HP输入端的输入跟随第二电压V_HM输入端的输入变化，负半波采样电路用于使第四电压V_LM输入端的输入跟随第三电压V_LP输入端的输入变化，所述的正半波采样电路和负半波采样电路均设有用于驱动采样电路以及控制四输入运算放大器的输入端输入变化的控制信号V_QP输入端和控制信号V_QN输入端，所述的正半波采样电路和负半波采样电路的输出端均与***功率级电路的输入端连接。

进一步的，所述正半波电流采样电路包括第一反相器、第一开关PMOS晶体管S_P1、第二开关PMOS晶体管S_P2、第三开关PMOS晶体管S_P3、比例采样PMOS管M_PS、NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，比例采样PMOS管M_PS的源极和补偿电流源Icps的一端连接至电源端，第一开关PMOS晶体管S_P1的源极、第三开关PMOS晶体管S_P3的源极和NMOS晶体管M_N0的漏极连接至比例采样PMOS管M_PS的漏极，控制信号V_QP输入端连接至第一反相器输入端和第二开关PMOS晶体管S_P2的栅极且第一反相器输出控制信号第一反相器的输出端连接至第一开关PMOS晶体管S_P1的栅极，第二开关PMOS晶体管S_P2的源极连接至电感L的V_X端，第一开关PMOS晶体管S_P1的漏极和四输入运算放大器的第二电压V_HM输入端连接至第二开关PMOS晶体管S_P2的漏极，四输入运算放大器的第一电压V_HP输入端连接至第三开关PMOS晶体管S_P3的漏极，四输入运算放大器的V_OEA输出端和采样保持电容C₁的一端连接至NMOS晶体管M_N0的栅极，NMOS晶体管M_N0的源极和补偿电流源Icps的另一端连接至第一采样电阻R_SEN1的一端，比例采样PMOS管M_PS的栅极、第三开关PMOS晶体管S_P2和第一采样电阻R_SEN1及采样保持电容C₁的另一端连接至参考地；所述负半波电流采样电路包括第二反相器、第一开关NMOS晶体管S_N1、第二开关NMOS晶体管S_N2、第三开关NMOS晶体管S_N3、第四开关NMOS晶体管S_N4、比例采样NMOS管M_NS、NMOS晶体管M_S0和第二采样电阻R_SEN2，NMOS晶体管M_S0的漏极和第一开关NMOS晶体管S_N1连接至电源端，第一开关NMOS晶体管S_N1的漏极连接至四输入运算放大器的第三电压V_LP输入端，第三开关NMOS晶体管S_N3的源极和第四开关NMOS晶体管S_N4的漏极连接至四输入运算放大器的第四电压V_LM输入端，第一反相器的输出端连接至第四开关NMOS晶体管S_N4的栅极，控制信号V_QN输入端连接至第三开关NMOS晶体管S_N3的栅极和第二反相器的输入端且第二反相器输出控制信号第二开关NMOS晶体管S_N2的漏极、第三开关NMOS晶体管S_N3的漏极和第二采样电阻R_SEN2的一端连接至比例采样NMOS管M_NS的源极，比例采样NMOS管M_NS的漏极连接至电感L的V_X端，第二采样电阻R_SEN2的另一端连接至NMOS晶体管M_S0的源极，NMOS晶体管M_S0的栅极连接至四输入运算放大器的V_OEA输出端，第二反相器的输出端连接至第二开关NMOS晶体管S_N2的栅极，第一开关NMOS晶体管S_N1的源极、第二开关NMOS晶体管S_N2的源极和第四开关NMOS晶体管S_N4的源极连接至参考地。

进一步的，所述的正半波采样电路和负半波采样电路中包括镜像电流源抑制输出级结构，所述的镜像电流源抑制输出级结构包括正半波采样电路中的NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，以及负半波采样电路中的NMOS晶体管M_S0和第二采样电阻R_SEN2。

进一步的，所述***功率级电路包括PMOS功率管M_P、NMOS功率管M_N、电感L、电容C和负载电阻R_L，PMOS功率管M_P的源极连接至电源端，控制信号V_QP输入端连接至PMOS功率管M_P的栅极，PMOS功率管M_P的漏极和NMOS功率管M_N的漏极连接至电感V_X的一端，NMOS功率管M_N的栅极连接至控制信号V_QN输入端,电感的另一端连接至电容C和负载电阻R_L,NMOS功率管M_N的源极、电容C和负载电阻R_L的另一端连接至参考地。

一种应用所述四输入运算放大器的采样电路的采样方法，包括以下步骤：

S1、输入同一个PWM信号作为控制信号V_QP和控制信号V_QN驱动采样电路工作；

S2、对四输入运算放大器输入两者为堆叠结构的第一偏置电压V_B1和第二偏置电压V_B2，使四输入运算放大器的V_OEA输出端在采样电路中引入一个提高切换模式稳定性的高阻抗点；

S3、改变控制信号V_QP和控制信号V_QN控制采样电路进行正半波采样和负半波采样。

进一步的，所述步骤S3中，V_QP＝0时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3断开，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4闭合，进行正半波采样；V_QN＝1时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3闭合，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4断开，进行负半波采样。

本发明具有的有益效果为：

本发明的一种四输入运算放大器，不受其输出电压的转换速率的限制，可以拓宽电感电流采样电路的带宽和增加控制环路增益；本发明的一种应用四输入运算放大器的采样电路和采样方法能够快速响应并精确地测量全波电感电流，采样切换过程稳定，抑制了尖峰干扰，衰减了采样切换噪声，适用于高达10MHz开关频率的DC-DC变换器；全波电感电流采样电路通过引入不受压摆率限制的四输入运算放大器来拓宽电流采样电路的带宽和增加控制环路增益，并且，通过在四输入运算放大器输出引进了一个高阻抗点，保证了切换模式时的稳定；全波电感电流采样电路通过镜像电流源抑制输出级结构，消除了在负载变化或者全波测量切换过程时的带宽变化情况。

附图说明

为了更清楚地说明本发明的实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1本发明的一种四输入运算放大器的P型差分信号输入级的设计原理图；

图2本发明的一种四输入运算放大器的N型差分信号输入级的设计原理图；

图3本发明的一种四输入运算放大器的增益放大级的设计原理图；

图4本发明的一种采样电路结构示意图之一；

图5本发明的一种采样电路结构示意图之二。

具体实施方式

下面结合具体实施方式，对本发明的技术方案作进一步的详细说明，但不构成对本发明的任何限制。

实施例

参阅图1至图3所示，本发明的一种四输入运算放大器，包括两者形成推挽结构的P型差分信号输入级和N型差分信号输入级以及用于增加增益和带宽的增益放大级，P型差分信号输入级和N型差分信号输入级均设有两个用于与采样电路连接的输入端，P型差分信号输入级设有第一电压V_HP输入端和第二电压V_HM输入端，N型差分信号输入级设有第三电压V_LP输入端和第四电压V_LM输入端，第一电压V_HP的跟随第二电压V_HM变化，第四电压V_LM的跟随第三电压V_LP变化，P型差分信号输入级和N型差分信号输入级均设有正负两个输出端，增益放大级设有正负两个输入端，P型差分信号输入级和N型差分信号输入级的正输出端均与增益放大级的正输入端连接，P型差分信号输入级和N型差分信号输入级的负输出端均与增益放大级的负输入端连接。

P型差分信号输入级包括第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4、第五NMOS管M_N5、第六NMOS管M_N6、第七NMOS管M_N7、第一偏置电流源I_B1和第二偏置电流源I_B2，第一PMOS管M_P1的源极和第三PMOS管M_P3的源极连接至第二电压V_HM输入端，第二PMOS管M_P2的源极和第四PMOS管M_P4的源极连接至第一电压V_HP输入端,第一PMOS管M_P1的栅极及漏极和第二PMOS管M_P2的栅极连接至第一偏置电流源I_B1的一端，第四PMOS管M_P4的栅极及漏极和第三PMOS管M_P3的栅极连接至第二偏置电流源I_B2的一端，第二PMOS管M_P2的漏极连接至第一NMOS管M_N1的漏极，第三PMOS管M_P3的漏极连接至第二NMOS管M_N2的漏极，第一NMOS管M_N1的源极连接至第四NMOS管M_N4的漏极及栅极，第一NMOS管M_N1的栅极和第二NMOS管M_N2的栅极连接至控制信号输入端，第二NMOS管M_N2的源极连接至第五NMOS管M_N5的漏极及栅极、第三NMOS管M_N3的漏极和第六NMOS管M_N6的栅极，第三NMOS管M_N3的栅极连接至控制信号V_QN输入端，第四NMOS管M_N4的漏极及栅极和第一NMOS管M_N1的源极为P型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，偏置电压V_B2连接至第七NMOS管M_N7的栅极，第七NMOS管M_N7的源极连接至第六NMOS管M_N6的漏极，第七NMOS管M_N7的漏极为P型差分信号输入级的正输出端且输出第一差分信号P_SIGNAL，第六NMOS管M_N6的源极、第五NMOS管M_N5的源极、第四NMOS管M_N4的源极、第一偏置电流源I_B1和第二偏置电流源I_B2连接至参考地。

N型差分信号输入级包括第五PMOS管M_P5、第六PMOS管M_P6、第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11、第八NMOS管M_N8、第九NMOS管M_N9、第十NMOS管M_N10、第十一NMOS管M_N11、第三偏置电流源I_B3和第四偏置电流源I_B4，第八NMOS管M_N8的源极和第十NMOS管M_N10的源极连接至第三电压V_LP输入端，第九NMOS管M_N9的源极和第十一NMOS管M_N11的源极连接至第四电压V_LM输入端,第八NMOS管M_N8的栅极及漏极和第九NMOS管M_N9的栅极连接至第三偏置电流源I_B3的一端，第十一NMOS管M_N11的栅极及漏极和第十NMOS管M_N10的栅极连接至第四偏置电流源I_B4的一端，第九NMOS管M_N9的漏极连接至第十PMOS管M_P10的漏极，第十NMOS管M_N10的漏极连接至第十一PMOS管M_P11的漏极，第十PMOS管M_P10的源极、第九PMOS管M_P9的漏极和第六PMOS管M_P6的栅极连接至第七PMOS管M_P7的漏极及栅极，第十PMOS管M_P10的栅极和第十一PMOS管M_P11的栅极连接至控制信号输入端，第十一PMOS管M_P11的源极、第八PMOS管M_P8的漏极及栅极为N型差分信号输入级的正输出端且输出第一差分信号P_SIGNA，第九PMOS管M_P9的栅极连接至控制信号V_QP输入端，第五PMOS管M_P5的源极为N型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，第五PMOS管M_P5的栅极连接有第一偏置电压V_B1，第五PMOS管M_P5的源极连接至第六PMOS管M_P6的漏极，第六PMOS管M_P6的源极、第七PMOS管M_P7的源极、第八PMOS管M_P8的源极、第三偏置电流源I_B3和第四偏置电流源I_B4连接至输入电源。

增益放大级包括第十二PMOS管M_P12、第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16、第十七PMOS管M_P17、第十二NMOS管M_N12、第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16、第十七NMOS管M_N17、以及分别连接有控制信号和控制信号V_QN控制进行控制的第一可控开关和第二可控开关，第十三PMOS管M_P13的栅极和第十四PMOS管M_P14的栅极增益放大级的正输入出端且连接至第一差分信号P_SIGNAL，第十二PMOS管M_P12的源极连接至第十三PMOS管M_P13的漏极，第十二PMOS管M_P12的栅极连接至第一偏置电压V_B1输入端，第十四PMOS管M_P14的漏极、第十五PMOS管M_P15的漏极及栅极和第十六PMOS管M_P16的栅极连接至第十二NMOS管M_N12的漏极，第十六PMOS管M_P16的漏极连接至第十七PMOS管M_P17的源极，第十七PMOS管M_P17的栅极连接至第一可控开关及第二可控开关的一端和第十七NMOS管M_N17，第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16的源极连接至电源端，第一可控开关及第二可控开关的另一端连接至V_OEA输出端，第十三NMOS管M_N13的栅极和第十四NMOS管M_N14的栅极增益放大级的负输入出端且连接至第二差分信号N_SIGNAL，第十二NMOS管M_N12的源极连接至第十三NMOS管M_N13的漏极，第十二NMOS管M_N12的栅极连接至第二偏置电压V_B2输入端，第十四NMOS管M_N14的漏极、第十五NMOS管M_N15的漏极及栅极和第十六NMOS管M_N16的栅极连接至第十二PMOS管M_P12的漏极，第十六NMOS管M_N16的漏极连接至第十七NMOS管M_N17的源极，第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16的源极连接至参考地。

本发明的一种四输入运算放大器的电路包含两个部分：差分信号输入级和增益放大级(Gm-Boosting)。差分信号输入级包括P型差分信号输入级和N型差分信号输入级，通过推挽(Push-Pull)结构避免了压摆率的限制；通过Gm-Boosting增益放大级增加了M(2K+1)倍的增益和带宽；通过第一偏置电压V_B1和第一偏置电压V_B2可形成堆叠(Cascode)结构来保证了运放切换时静态电压的稳定性。因此在宽范围输入V_IN变化时，电流采样的精度仍旧可以获得，不需要通过增加管子沟道长度与带宽减小之间的折衷。

当控制信号V_QP＝0时，P型差分信号输入级采样时的小信号传输函数如下：

同样地，相似的分析可以应用到N型采样的小信号分析。唯一的高阻抗点可在节点四输入运算放大器的V_OEA输出处获得，保证了切换时的内在均衡稳定。

参阅图4所示，本发明的一种应用四输入运算放大器的采样电路，包括正半波采样电路、负半波采样电路、***功率级电路和四输入运算放大器，正半波采样电路用于使第一电压V_HP输入端的输入跟随第二电压V_HM输入端的输入变化，负半波采样电路用于使第四电压V_LM输入端的输入跟随第三电压V_LP输入端的输入变化，正半波采样电路和负半波采样电路均设有用于驱动采样电路以及控制四输入运算放大器的输入端输入变化的控制信号V_QP输入端和控制信号V_QN输入端，正半波采样电路和负半波采样电路的输出端均与***功率级电路的输入端连接。

本发明的一种全波电感电流采样电路及其方法能够快速响应，并精确地测量全波电感电流，采样切换过程稳定，抑制了尖峰干扰，衰减了采样切换噪声，适用于高达10MHz开关频率的DC-DC变换器。

正半波电流采样电路包括第一反相器、第一开关PMOS晶体管S_P1、第二开关PMOS晶体管S_P2、第三开关PMOS晶体管S_P3、比例采样PMOS管M_PS、NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，比例采样PMOS管M_PS的源极和补偿电流源Icps的一端连接至电源端，第一开关PMOS晶体管S_P1的源极、第三开关PMOS晶体管S_P3的源极和NMOS晶体管M_N0的漏极连接至比例采样PMOS管M_PS的漏极，控制信号V_QP输入端连接至第一反相器输入端和第二开关PMOS晶体管S_P2的栅极且第一反相器输出控制信号第一反相器的输出端连接至第一开关PMOS晶体管S_P1的栅极，第二开关PMOS晶体管S_P2的源极连接至电感L的V_X端，第一开关PMOS晶体管S_P1的漏极和四输入运算放大器的第二电压V_HM输入端连接至第二开关PMOS晶体管S_P2的漏极，四输入运算放大器的第一电压V_HP输入端连接至第三开关PMOS晶体管S_P3的漏极，四输入运算放大器的V_OEA输出端和采样保持电容C₁的一端连接至NMOS晶体管M_N0的栅极，NMOS晶体管M_N0的源极和补偿电流源Icps的另一端连接至第一采样电阻R_SEN1的一端，比例采样PMOS管M_PS的栅极、第三开关PMOS晶体管S_P2和第一采样电阻R_SEN1及采样保持电容C₁的另一端连接至参考地；负半波电流采样电路包括第二反相器、第一开关NMOS晶体管S_N1、第二开关NMOS晶体管S_N2、第三开关NMOS晶体管S_N3、第四开关NMOS晶体管S_N4、比例采样NMOS管M_NS、NMOS晶体管M_S0和第二采样电阻R_SEN2，NMOS晶体管M_S0的漏极和第一开关NMOS晶体管S_N1连接至电源端，第一开关NMOS晶体管S_N1的漏极连接至四输入运算放大器的第三电压V_LP输入端，第三开关NMOS晶体管S_N3的源极和第四开关NMOS晶体管S_N4的漏极连接至四输入运算放大器的第四电压V_LM输入端，第一反相器的输出端连接至第四开关NMOS晶体管S_N4的栅极，控制信号V_QN输入端连接至第三开关NMOS晶体管S_N3的栅极和第二反相器的输入端且第二反相器输出控制信号第二开关NMOS晶体管S_N2的漏极、第三开关NMOS晶体管S_N3的漏极和第二采样电阻R_SEN2的一端连接至比例采样NMOS管M_NS的源极，比例采样NMOS管M_NS的漏极连接至电感L的V_X端，第二采样电阻R_SEN2的另一端连接至NMOS晶体管M_S0的源极，NMOS晶体管M_S0的栅极连接至四输入运算放大器的V_OEA输出端，第二反相器的输出端连接至第二开关NMOS晶体管S_N2的栅极，第一开关NMOS晶体管S_N1的源极、第二开关NMOS晶体管S_N2的源极和第四开关NMOS晶体管S_N4的源极连接至参考地。

参阅图5所示，正半波采样电路和负半波采样电路中包括镜像电流源抑制输出级结构，镜像电流源抑制输出级结构包括正半波采样电路中的NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，以及负半波采样电路中的NMOS晶体管M_S0和第二采样电阻R_SEN2。通过镜像电流源抑制输出级结构，消除了在负载变化或者全波测量切换过程时的带宽变化情况。且通过镜像电流源抑制输出级结构，避免了采样电压的输出受到采样正负半波切换时带来的噪声的影响，因此切换时的尖峰受到了抑制。另外，因为环路的增益取决于M_N0的Gm和第一采样电阻R_SEN1的大小，减少了从轻载到重载时的带宽变化，因此在保证了不同负载下的最大环路控制带宽的电流采样电路的稳定性。

***功率级电路包括PMOS功率管M_P、NMOS功率管M_N、电感L、电容C和负载电阻R_L，PMOS功率管M_P的源极连接至电源端，控制信号V_QP输入端连接至PMOS功率管M_P的栅极，PMOS功率管M_P的漏极和NMOS功率管M_N的漏极连接至电感V_X的一端，NMOS功率管M_N的栅极连接至控制信号V_QN输入端,电感的另一端连接至电容C和负载电阻R_L,NMOS功率管M_N的源极、电容C和负载电阻R_L的另一端连接至参考地。

一种应用四输入运算放大器的采样电路的采样方法，包括以下步骤：

其中，步骤S3中，控制信号V_QP＝0时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3断开，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4闭合，进行正半波采样；控制信号V_QN＝1时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3闭合，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4断开，进行负半波采样。

更具体的，改变控制信号V_QP和控制信号V_QN控制正半波采样电路或负半波采样电路工作中，因控制信号V_QP和控制信号V_QN为同一个PWM信号，控制信号V_QP＝0时，此时控制信号V_QN＝0，功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3断开，功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4闭合，补偿电流源Icps补偿了流进运放的静态电流，负反馈使得四输入运算放大器的第一电压V_HP输入端处的电压跟随第一电压V_HM输入端处的电压，采样管M_PS产生采样电流，通过第一采样电阻R_SEN1转换成电压V_SEN输出；控制信号V_QN＝1时，此时控制信号V_QP＝1，功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3闭合，功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4断开，补偿电流源Icps补偿了流进运放的静态电流，负反馈使得四输入运算放大器的第四电压V_LM输入端处的电压跟随第三电压V_LP输入端处的电压，采样管M_NS产生采样电流，通过第一采样电阻R_SEN1转换成电压V_SEN输出。

本实施例中，比例采样PMOS管M_PS和比例采样NMOS管M_NS分别与PMOS功率管M_P和NMOS功率管M_N的参数成比例，使比例采样PMOS管M_PS和比例采样NMOS管M_NS成比例的产生采样电流。

以上所述的仅是本发明的优选实施方式，应当指出对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以对此四输入运算放大器及其应用的采样电路和采样方法做出若干变形和改进，这些都不会影响本发明实施的效果和专利的实用性。

Claims

1.一种四输入运算放大器，其特征在于，包括两者形成推挽结构的P型差分信号输入级和N型差分信号输入级以及用于增加增益和带宽的增益放大级，所述的P型差分信号输入级和N型差分信号输入级均设有两个用于与采样电路连接的输入端，所述的P型差分信号输入级设有第一电压V_HP输入端和第二电压V_HM输入端，所述的N型差分信号输入级设有第三电压V_LP输入端和第四电压V_LM输入端，第一电压V_HP的跟随第二电压V_HM变化，第四电压V_LM的跟随第三电压V_LP变化，P型差分信号输入级和N型差分信号输入级均设有正负两个输出端，增益放大级设有正负两个输入端，P型差分信号输入级和N型差分信号输入级的正输出端均与增益放大级的正输入端连接，P型差分信号输入级和N型差分信号输入级的负输出端均与增益放大级的负输入端连接。

2.根据权利要求1所述的一种四输入运算放大器，其特征在于，所述P型差分信号输入级包括第一PMOS管M_P1、第二PMOS管M_P2、第三PMOS管M_P3、第四PMOS管M_P4、第一NMOS管M_N1、第二NMOS管M_N2、第三NMOS管M_N3、第四NMOS管M_N4、第五NMOS管M_N5、第六NMOS管M_N6、第七NMOS管M_N7、第一偏置电流源I_B1和第二偏置电流源I_B2，所述的第一PMOS管M_P1的源极和第三PMOS管M_P3的源极连接至第二电压V_HM输入端，第二PMOS管M_P2的源极和第四PMOS管M_P4的源极连接至第一电压V_HP输入端,第一PMOS管M_P1的栅极及漏极和第二PMOS管M_P2的栅极连接至第一偏置电流源I_B1的一端，第四PMOS管M_P4的栅极及漏极和第三PMOS管M_P3的栅极连接至第二偏置电流源I_B2的一端，第二PMOS管M_P2的漏极连接至第一NMOS管M_N1的漏极，第三PMOS管M_P3的漏极连接至第二NMOS管M_N2的漏极，第一NMOS管M_N1的源极连接至第四NMOS管M_N4的漏极及栅极，第一NMOS管M_N1的栅极和第二NMOS管M_N2的栅极连接至控制信号输入端，第二NMOS管M_N2的源极连接至第五NMOS管M_N5的漏极及栅极、第三NMOS管M_N3的漏极和第六NMOS管M_N6的栅极，第三NMOS管M_N3的栅极连接至控制信号V_QN输入端，第四NMOS管M_N4的漏极及栅极和第一NMOS管M_N1的源极为P型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，偏置电压V_B2连接至第七NMOS管M_N7的栅极，第七NMOS管M_N7的源极连接至第六NMOS管M_N6的漏极，第七NMOS管M_N7的漏极为P型差分信号输入级的正输出端且输出第一差分信号P_SIGNAL，第六NMOS管M_N6的源极、第五NMOS管M_N5的源极、第四NMOS管M_N4的源极、第一偏置电流源I_B1和第二偏置电流源I_B2连接至参考地。

3.根据权利要求1所述的一种四输入运算放大器，其特征在于，所述N型差分信号输入级包括第五PMOS管M_P5、第六PMOS管M_P6、第七PMOS管M_P7、第八PMOS管M_P8、第九PMOS管M_P9、第十PMOS管M_P10、第十一PMOS管M_P11、第八NMOS管M_N8、第九NMOS 管M_N9、第十NMOS管M_N10、第十一NMOS管M_N11、第三偏置电流源I_B3和第四偏置电流源I_B4，第八NMOS管M_N8的源极和第十NMOS管M_N10的源极连接至第三电压V_LP输入端，第九NMOS管M_N9的源极和第十一NMOS管M_N11的源极连接至第四电压V_LM输入端,第八NMOS管M_N8的栅极及漏极和第九NMOS管M_N9的栅极连接至第三偏置电流源I_B3的一端，第十一NMOS管M_N11的栅极及漏极和第十NMOS管M_N10的栅极连接至第四偏置电流源I_B4的一端，第九NMOS管M_N9的漏极连接至第十PMOS管M_P10的漏极，第十NMOS管M_N10的漏极连接至第十一PMOS管M_P11的漏极，第十PMOS管M_P10的源极、第九PMOS管M_P9的漏极和第六PMOS管M_P6的栅极连接至第七PMOS管M_P7的漏极及栅极，第十PMOS管M_P10的栅极和第十一PMOS管M_P11的栅极连接至控制信号输入端，第十一PMOS管M_P11的源极、第八PMOS管M_P8的漏极及栅极为N型差分信号输入级的正输出端且输出第一差分信号P_SIGNA，第九PMOS管M_P9的栅极连接至控制信号V_QP输入端，第五PMOS管M_P5的源极为N型差分信号输入级的负输出端且输出第二差分信号N_SIGNA，第五PMOS管M_P5的栅极连接有第一偏置电压V_B1，第五PMOS管M_P5的源极连接至第六PMOS管M_P6的漏极，第六PMOS管M_P6的源极、第七PMOS管M_P7的源极、第八PMOS管M_P8的源极、第三偏置电流源I_B3和第四偏置电流源I_B4连接至输入电源。

4.根据权利要求1所述的一种四输入运算放大器，其特征在于，所述增益放大级包括第十二PMOS管M_P12、第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16、第十七PMOS管M_P17、第十二NMOS管M_N12、第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16、第十七NMOS管M_N17、以及分别连接有控制信号和控制信号V_QN控制进行控制的第一可控开关和第二可控开关，第十三PMOS管M_P13的栅极和第十四PMOS管M_P14的栅极增益放大级的正输入出端且连接至第一差分信号P_SIGNAL，第十二PMOS管M_P12的源极连接至第十三PMOS管M_P13的漏极，第十二PMOS管M_P12的栅极连接至第一偏置电压V_B1输入端，第十四PMOS管M_P14的漏极、第十五PMOS管M_P15的漏极及栅极和第十六PMOS管M_P16的栅极连接至第十二NMOS管M_N12的漏极，第十六PMOS管M_P16的漏极连接至第十七PMOS管M_P17的源极，第十七PMOS管M_P17的栅极连接至第一可控开关及第二可控开关的一端和第十七NMOS管M_N17，第十三PMOS管M_P13、第十四PMOS管M_P14、第十五PMOS管M_P15、第十六PMOS管M_P16的源极连接至电源端，第一可控开关及第二可控开关的另一端连接至V_OEA输出端，第十三NMOS管M_N13的栅极和第十四NMOS管M_N14的栅极增益放大级的负输入出端且连接至第二差分信号N_SIGNAL，第十二NMOS管M_N12的源极连接至第十三NMOS管M_N13的漏极，第十二NMOS管M_N12的栅极连接至第二偏置电压V_B2输入端，第十四NMOS管M_N14的漏极、第十五NMOS管M_N15的漏极及栅极和第十六NMOS管M_N16的栅极连接至第十二PMOS管M_P12的漏极，第十六NMOS管M_N16的漏极连接至第十七NMOS管M_N17的源极，第十三NMOS管M_N13、第十四NMOS管M_N14、第十五NMOS管M_N15、第十六NMOS管M_N16的源极连接至参考地。

5.一种应用权利要求1至4任意一项所述四输入运算放大器的采样电路，其特征在于，包括正半波采样电路、负半波采样电路、***功率级电路和四输入运算放大器，正半波采样电路用于使第一电压V_HP输入端的输入跟随第二电压V_HM输入端的输入变化，负半波采样电路用于使第四电压V_LM输入端的输入跟随第三电压V_LP输入端的输入变化，所述的正半波采样电路和负半波采样电路均设有用于驱动采样电路以及控制四输入运算放大器的输入端输入变化的控制信号V_QP输入端和控制信号V_QN输入端，所述的正半波采样电路和负半波采样电路的输出端均与***功率级电路的输入端连接。

6.根据权利要求5所述的一种采样电路，其特征在于，所述正半波电流采样电路包括第一反相器、第一开关PMOS晶体管S_P1、第二开关PMOS晶体管S_P2、第三开关PMOS晶体管S_P3、比例采样PMOS管M_PS、NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，比例采样PMOS管M_PS的源极和补偿电流源Icps的一端连接至电源端，第一开关PMOS晶体管S_P1的源极、第三开关PMOS晶体管S_P3的源极和NMOS晶体管M_N0的漏极连接至比例采样PMOS管M_PS的漏极，控制信号V_QP输入端连接至第一反相器输入端和第二开关PMOS晶体管S_P2的栅极且第一反相器输出控制信号第一反相器的输出端连接至第一开关PMOS晶体管S_P1的栅极，第二开关PMOS晶体管S_P2的源极连接至电感L的V_X端，第一开关PMOS晶体管S_P1的漏极和四输入运算放大器的第二电压V_HM输入端连接至第二开关PMOS晶体管S_P2的漏极，四输入运算放大器的第一电压V_HP输入端连接至第三开关PMOS晶体管S_P3的漏极，四输入运算放大器的V_OEA输出端和采样保持电容C₁的一端连接至NMOS晶体管M_N0的栅极，NMOS晶体管M_N0的源极和补偿电流源Icps的另一端连接至第一采样电阻R_SEN1的一端，比例采样PMOS管M_PS的栅极、第三开关PMOS晶体管S_P2和第一采样电阻R_SEN1及采样保持电容C₁的另一端连接至参考地；所述负半波电流采样电路包括第二反相器、第一开关NMOS晶体管S_N1、第二开关NMOS晶体管S_N2、第三开关NMOS晶体管S_N3、第四开关NMOS晶体管S_N4、比例采样NMOS管M_NS、NMOS晶体管M_S0和第二采样电阻R_SEN2，NMOS晶体管M_S0的漏极和第一开关NMOS晶体管S_N1连接至电源端，第一开关NMOS晶体管S_N1的漏极连接至四输入运算放大器的第三电压V_LP输入端，第三开关NMOS晶体管S_N3的源极和第四开关NMOS 晶体管S_N4的漏极连接至四输入运算放大器的第四电压V_LM输入端，第一反相器的输出端连接至第四开关NMOS晶体管S_N4的栅极，控制信号V_QN输入端连接至第三开关NMOS晶体管S_N3的栅极和第二反相器的输入端且第二反相器输出控制信号第二开关NMOS晶体管S_N2的漏极、第三开关NMOS晶体管S_N3的漏极和第二采样电阻R_SEN2的一端连接至比例采样NMOS管M_NS的源极，比例采样NMOS管M_NS的漏极连接至电感L的V_X端，第二采样电阻R_SEN2的另一端连接至NMOS晶体管M_S0的源极，NMOS晶体管M_S0的栅极连接至四输入运算放大器的V_OEA输出端，第二反相器的输出端连接至第二开关NMOS晶体管S_N2的栅极，第一开关NMOS晶体管S_N1的源极、第二开关NMOS晶体管S_N2的源极和第四开关NMOS晶体管S_N4的源极连接至参考地。

7.根据权利要求书6所述的一种采样电路，其特征在于，所述的正半波采样电路和负半波采样电路中包括镜像电流源抑制输出级结构，所述的镜像电流源抑制输出级结构包括正半波采样电路中的NMOS晶体管M_N0、第一采样电阻R_SEN1、补偿电流源Icps和采样保持电容C₁，以及负半波采样电路中的NMOS晶体管M_S0和第二采样电阻R_SEN2。

8.根据权利要求书5所述的一种采样电路，其特征在于，所述***功率级电路包括PMOS功率管M_P、NMOS功率管M_N、电感L、电容C和负载电阻R_L，PMOS功率管M_P的源极连接至电源端，控制信号V_QP输入端连接至PMOS功率管M_P的栅极，PMOS功率管M_P的漏极和NMOS功率管M_N的漏极连接至电感V_X的一端，NMOS功率管M_N的栅极连接至控制信号V_QN输入端,电感的另一端连接至电容C和负载电阻R_L,NMOS功率管M_N的源极、电容C和负载电阻R_L的另一端连接至参考地。

9.一种应用权利要求1至4任意一项所述四输入运算放大器的采样电路的采样方法，其特征在于，包括以下步骤：

10.根据权利要求书9所述的一种电流采样电路的采样方法，其特征在于，所述步骤S3中，控制信号V_QP＝0时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3断开，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4闭合，进行正半波采样；控制信号V_QN＝1时，NMOS功率管M_N、第一开关PMOS晶体管S_P1和第三开关NMOS晶体管S_N3闭合，PMOS功率管M_P、第二开关PMOS晶体管S_P2、第二开关NMOS晶体管S_N2和第四开关NMOS晶体管S_N4断开，进行负半波采样。