CN210431360U - 斩波前置放大器和集成电路 - Google Patents

Abstract

一种斩波前置放大器和集成电路，包括一对斩波开关，以及依次连接的输入缓冲级、增益放大级、输出滤波级，其中一个斩波开关设置在输入缓冲级之前，另一个设置在输入缓冲级之后，而且增益放大电路内部采用斩波运算放大器，从而将斩波“分散”化了，使得斩波只处理小的差分信号，避免来回交换大的差分信号，从而避免大的状态变化。这大大简化了信号被扰动后的恢复难度及恢复时间，对于信号的完整性的损失非常小。

Description

斩波前置放大器和集成电路

技术领域

本申请属于CMOS集成器件技术领域，尤其涉及一种斩波前置放大器和集成电路。

背景技术

斩波技术简单描述是：使用一对斩波开关，将差分电路置于这对斩波开关之间。这对斩波开关实现对差分信号同相和反相来回不停交换。从功能上看，输入侧开关完成了对输入信号的调制功能(modulator)，而输出侧开关完成了对输出信号的解调功能(de-modulator)。最终的效果是：对于信号频谱来说无影响(来回发生了两次频谱搬移，但最终回到原点)，但是对位于两个斩波开关之间的差分电路的噪声来说，由于只经历了一次解调过程，因此只发生了一次频谱搬移，低频1/f噪声和失调被搬移到了高频处，最终被后续的低通滤波器滤除。斩波技术虽然可以消除失调和1/f噪声，但由于引入了斩波时钟，存在对精密模拟电路的周期性翻转和扰动，因此不可避免引入了时钟馈通、电荷注入、信号被扰动以及重新恢复等非理想因素。这些问题如果处理不好，会严重恶化线性度和增益精度。

目前常用的带有斩波功能的前置放大器结构包括：输入缓冲级、增益放大级和输出滤波级，斩波开关一般设置在增益放大级两端，或者输入侧开关设置在输入缓冲级前端、输出侧开关设置在增益放大级的后端。使得输出侧开关斩波开关处存在大信号，斩波过程引起很大状态变化，导致了信号的完整性问题，影响线性度和增益精度。另外，由于目前输入缓冲级的结构的输入阻抗、工艺要求、增益精度和线性度的问题，使得整个前置放大器的性能也受到影响

发明内容

本申请的目的在于提供一种斩波前置放大器和集成电路，旨在解决目前常用的斩波前置放大器存在输出侧开关斩波开关处存在大信号，斩波过程引起信号很大状态变化，会影响信号的完整性，线性度和增益精度的问题。

本申请实施例的第一方面提供了一种斩波前置放大器，包括：

第一斩波开关，所述第一斩波开关的两个输入端分别接入两个输入信号，所述第一斩波开关用于对所述两个输入信号调制后输出；

输入缓冲电路，所述输入缓冲电路的两个输入端与所述第一斩波开关的两个输出端连接，所述输入缓冲电路采用源跟随器结构，为所述输入信号提供阻抗隔离后输出；

第二斩波开关，所述第二斩波开关的两个输入端分别连接所述输入缓冲电路的两个输出端，所述第二斩波开关用于对所述输入缓冲电路的输出信号进行调解后输出；

增益放大电路，所述增益放大电路的两个输入端与所述第二斩波开关的两个输出端连接，所述增益放大电路采用能消除失调和噪声的斩波运算放大器，用于将调解后的所述输出信号增益放大、消除失调和噪声后输出放大信号；

输出滤波电路，所述输出滤波电路的两个输入端与所述增益放大电路的输出端连接，所述输出滤波电路用于对所述放大信号滤波后输出。

在其中一个实施例中，所述输入缓冲电路包括两个输入缓冲单元，每个所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为所述输入缓冲电路的输入端，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲电路的输出端，所述第一辅源跟随器用于消除所述第一主源跟随器的沟道长度调制效应。

在其中一个实施例中，所述输入缓冲单元还包括用于增加输出电平移位的电平移位模块，其中：

所述电平移位模块连接在所述第一电流源和所述第一主源跟随器之间，所述电平移位模块与所述第一电流源之间的共接点作为所述输入缓冲单元的输出。

在其中一个实施例中，所述电平移位模块连接在所述第一主源跟随器和所述第一辅源跟随器之间。

在其中一个实施例中，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述第一电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间；或

所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述第一电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。

在其中一个实施例中，所述第一晶体管和所述第二晶体管均工作在饱和区；所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。

在其中一个实施例中，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；

其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。

在其中一个实施例中，所述增益放大电路包括第一斩波运算放大器、第二斩波运算放大器、第一分压元件、第二分压元件以及第三分压元件，所述第一斩波运算放大器的正相输入端作为所述增益放大电路的第一输入端，所述第一分压元件的一端与所述第一斩波运算放大器的输出端连接，所述第一分压元件的另一端与所述第一斩波运算放大器的反相输入端、所述第二分压元件的一端连接，所述第二分压元件的另一端与所述第二斩波运算放大器的反相输入端、所述第三分压元件的一端连接，所述第二斩波运算放大器的正相输入端作为所述增益放大电路的第二输入端，所述第三分压元件的另一端与所述第二斩波运算放大器的输出端连接，所述第一斩波运算放大器的输出端作为所述增益放大电路的第一输出端，所述第二斩波运算放大器的输出端作为所述增益放大电路的第二输出端。

在其中一个实施例中，所述输出滤波电路包括第一电阻、第二电阻以及滤波电容，所述第一电阻的一端、所述第二电阻的一端分别作为所述输出滤波电路的两个输入端，所述滤波电容串接在所述第一电阻的另一端和所述第二电阻的另一端之间，且所述第一电阻的另一端、所述第二电阻的另一端分别作为所述输出滤波电路的两个输出端。

本申请实施例的第二方面提供了一种集成电路，包括如上所述的斩波前置放大器。

上述的斩波前置放大器中的输入缓冲级采用了源跟随器结构，可以大幅提高线性度性能和增益精度性能，避免输入缓冲级成为性能的瓶颈；将斩波分别作用于第一级输入缓冲器，以及第二级增益放大级的运算放大器内部，从而将斩波分散化，斩波只处理小的差分信号，避免来回交换大的差分信号，从而避免大的状态变化，这大大简化了信号被扰动后的恢复难度及恢复时间，对于信号的完整性的损失非常小。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的斩波前置放大器的结构示意图；

图2为典型的斩波开关的结构示意图和电路原理图；

图3A和3B分别为图1的斩波前置放大器中两种输入缓冲电路的结构示意图；

图4为图3A所示的输入缓冲电路实施例一的示例电路原理图；

图5为图3A所示的输入缓冲电路实施例二的示例电路原理图；

图6为图3B所示的输入缓冲电路实施例三的示例电路原理图；

图7为图3B所示的输入缓冲电路实施例四的示例电路原理图；

图8为图3A所示的输入缓冲电路实施例五的示例电路原理图；

图9为图3A所示的输入缓冲电路实施例六的示例电路原理图；

图10为传统的单PMOS管构成的源跟随器结构输入缓冲电路的电路原理图及其输入/输出信号波形图；

图11为图4所示的输入缓冲电路的电路原理图及其输入/输出信号波形图；

图12为本申请实施例提供的第一种斩波前置放大器的示例电路原理图；

图13为本申请实施例提供的第二种斩波前置放大器的示例电路原理图；

图14为典型的斩波运算放大器的示例电路原理图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请参阅图1，本申请实施例提供的斩波前置放大器可用于集成电路。包括第一斩波开关01、输入缓冲电路02、第二斩波开关03、增益放大电路04以及输出滤波电路05。

第一斩波开关01的两个输入端作为斩波前置放大器的两个输入端vin、vip 分别接入两个输入信号，第一斩波开关01用于对两个输入信号调制后输出；输入缓冲电路02的两个输入端与第一斩波开关01的两个输出端连接，输入缓冲电路02采用源跟随器结构，为输入信号提供阻抗隔离后输出；第二斩波开关 03的两个输入端分别连接输入缓冲电路02的两个输出端vbf_n、vbf_p，第二斩波开关03用于对输入缓冲电路02的输出信号进行调解后输出；增益放大电路04两个输入端与第二斩波开关03的两个输出端连接，增益放大电路04采用能消除失调和噪声的斩波运算放大器，用于将调解后的输出信号增益放大、并消除失调和噪声后输出放大信号；输出滤波电路05两个输入端与增益放大电路 04的输出端vop_f、von_f连接，输出滤波电路05用于对放大信号滤波后输出。

上述斩波前置放大器的斩波方案为：针对输入缓冲级单独斩波；针对增益放大级将斩波置于运放的里面，只对运放进行斩波。这就将斩波局部化、小范围化。通过传统在输入缓冲级前端和增益放大级的后端设置的“整体”斩波方案分散，多个局部斩波方案，使得斩波只处理小的差分信号，避免来回交换大的差分信号，从而避免大的状态变化，大大简化了信号被扰动后的恢复难度及恢复时间，对于信号的完整性的损失非常小。

图2是斩波开关的典型电路图，第一斩波开关01和第二斩波开关03相同，均分别有4个端口，依次记为一对输入端in+和输出端out+，另一对输入端in- 和输出端out-，这两对端口完全对称，没有任何区别。

输入缓冲电路02包括两个输入缓冲单元10，每个输入缓冲单元10包括同向串联(见图3A)或反向串联(见图3B)在电源Vcc和公共电位Vss之间的第一电流源Iss、由第一晶体管构成的第一主源跟随器100以及由至少一个第二晶体管构成的第一辅源跟随器200，第一晶体管和第二晶体管的栅极共接作为输入缓冲电路02的输入端，第一电流源Iss和第一主源跟随器100之间的共接点作为输入缓冲电路02的输入端，第一辅源跟随器200用于消除第一主源跟随器100的沟道长度调制效应。

本方案是单MOS管的构成的输入缓冲单元10基础上改进，第一主源跟随器100还是单个晶体管，第一辅源跟随器200为单个或多个串联的晶体管。而第一电流源Iss、第一主源跟随器100以及第一辅源跟随器200依次正向或反向串联在电源Vcc和公共电位Vss(如大地)之间，取决于晶体管是P型还是N 型。输入缓冲单元10利用不同晶体管构成两个源跟随器，其中一个作为主源跟随器，另一个作为辅源跟随器，辅源跟随器的作用是消除主源跟随器的沟道长度调制效应，从而大幅度提高前置放大器的线性度和增益精度。

关于输入缓冲单元10的实施例，由于要求两个输入缓冲单元10相同，那么不失一般性，以其中一个输入缓冲单元10为例来说：

实施例一：

请参阅图4，输入缓冲单元10中的第一晶体管和第二晶体管为PMOS管，那么第一电流源Iss、第一主源跟随器100以及第一辅源跟随器200依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过第一电流源Iss接电源 Vcc，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和公共电位Vss 之间。具体地，第一晶体管为PMOS管PM1，第二晶体管为PMOS管PM0， PMOS管PM0的衬底接其源极，PMOS管PM0漏极接地；PMOS管PM1的衬底接其源极，PMOS管PM1的漏极接PMOS管PM0的源极。第一电流源Iss 提供偏置电流，它被置于电源Vcc与PMOS管PM1的源极之间，偏置电流方向为从电源Vcc流向PMOS管PM1。输入信号vin同时被施加到PMOS管PM0 和PMOS管PM1的输入栅极上，输出信号vbf_n取自PMOS管PM1的源极。

实施例二：

请参阅图5，本实施例的输入缓冲单元10是在实施例一的基础上扩展到多个PMOS源跟随器的串联结构，其中，第一晶体管PMOS管PM1构成“主”源跟随器，其余第二晶体管PMOS管PM_a0～PM_an一起构成第一辅源跟随器 200，PMOS管PM1以及PMOS管PM_a0～PM_an的栅极共接作为前置放大器的输入，输出信号vbf_n取自作为前置放大器的输出的PMOS管PM1的源极。

实施例三：

请参阅图6，输入缓冲单元10的第一晶体管和第二晶体管为NMOS管，那么第一辅源跟随器200、第一主源跟随器100以及第一电流源Iss依次串联在电源Vcc和公共电位Vss之间，第一晶体管的源极通过第一电流源Iss接公共电位Vss，至少一个第二晶体管同向串联后连接在第一晶体管的漏极和电源Vcc 之间。具体地，第一晶体管为NMOS管NM1，第二晶体管NMOS管NM0， NMOS管NM0的衬底接其源极，NMOS管NM0漏极接电源Vcc；NMOS管NM1的衬底接其源极，NMOS管NM1的漏极接NMOS管NM0的源极。第一电流源Iss提供偏置电流，它被置于公共电位Vss与NMOS管NM1的源极之间，偏置电流方向为从电源Vcc流向NMOS管NM1流向公共电位Vss。输入信号vin同时被施加到NMOS管NM0和NMOS管NM1的输入栅极上，输出信号vbf_n取自NMOS管NM1的源极。本实施例中，采用2个NMOS源跟随器构成的串联结构，与实施例一的2个PMOS管结构完全对偶。这个时候输入信号vin的共模电平可以很高，例如直接取电源电压。

实施例四：

请参阅图7，本实施例的输入缓冲单元10是在实施例三的基础上扩展到多个NMOS源跟随器的串联结构，其中第一晶体管NMOS管NM1构成“主”源跟随器，其余第二晶体管NMOS管NM_a0～NM_an一起构成第一辅源跟随器 200，NMOS管NM1以及NMOS管NM_a0～NM_an的栅极共接作为前置放大器的输入，输出信号vbf_n取自作为前置放大器的输出的NMOS管NM1的源极。本实施例的多个NMOS源跟随器的串联结构与实施例二中的多个PMOS 源跟随器的串联结构完全对偶。

实施例五：

请参阅图8，本实施例的输入缓冲单元10是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块300的结构。本实施例中，电平移位模块300连接在第一电流源Iss和第一主源跟随器100之间，电平移位模块300 与第一电流源Iss之间的共接点作为前置放大器的输出，电平移位模块300用于增加输出电平移位。其中，主、第一辅源跟随器200不限于PMOS管或NMOS 管，第一辅源跟随器200的MOS管数量也不限。

图8示出的例子中，直流电平移位模块300为电阻R0，串接在输出与第一主源跟随器的PMOS管PM1之间，能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块300可以进一步增加直流电平移位，同时不影响信号质量。有时候，为了让第二级的增益放大电路04工作在舒服的偏置电压vbias下，这个电平移位模块300是必须的。在其他实施方式中，电阻R0可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。

实施例六：

请参阅图9，本实施例的输入缓冲单元10是在实施例一至四任意一种的基础上扩展到增加一个直流电平移位模块400的结构。本实施例中，电平移位模块400连接在第一主源跟随器100和第一辅源跟随器200之间，电平移位模块 400用于增加输出电平移位。其中，主、第一辅源跟随器200不限于PMOS管或NMOS管，第一辅源跟随器200的MOS管数量也不限。另外，本实施例中的方案可以与实施例五的方案组合使用。

图9示出的例子中，直流电平移位模块400为电阻R1，串接在第一主源跟随器100的PMOS管PM1和第一辅源跟随器200的PMOS管PM0之间。能够解决单靠PMOS管PM1管会使得输出电平移位不够，这个时候增加电平移位模块400可以进一步增加直流电平移位，同时不影响信号质量。在其他实施方式中，电阻可以替换为一个电路模块，不管这个电路模块的具体实现，只要它的功能是增加直流电平移位，同时不影响信号质量，那么就是属于本方案的保护范围。

必须指出的是，如上述，虽然图8、9是以2级MOS源跟随器串联结构为例说明，而对于多级MOS源跟随器串联结构均是适用的，在这些结构中***电平移位模块，均属于保护范围。

请继续参阅图4，以下将以输入缓冲单元10中的第一晶体管和第二晶体管为PMOS管，且第一辅源跟随器200为一个PMOS管为例说明相关原理。具体地，前置放大器的核心部分采用了2个PMOS管PM0和PM1以及一个第一电流源Iss。因此从结构上看，这两个PMOS管PM0和PM1都是构成了源跟随器，但其输入并联在一起，输出“串联”在一起。PMOS管PM1构成主源跟随器，PMOS管PM0构成辅源跟随器；PMOS管PM0的存在对PMOS管PM1进行了线性化处理，使得PMOS管PM1的线性度大幅提高，而输出信号vbuffer正是由PMOS管PM1产生。正是由于这种巧妙的连接关系，才使得线性度大幅提高，增益精确度大幅提高，而其它方面性能(如输出阻抗、噪声、功耗、电压裕度的消耗)与普通单个PMOS管源跟随器相当。这在模拟电路设计领域中是非常罕见的现象，因为在模拟电路设计领域中，充满了各种折中(tradeoff)，通常一种电路架构比另一种在某方面性能优秀时，往往是以牺牲其它方面性能为代价换来的。

在图4结构中，PMOS管PM0和PMOS管PM1需要精细的设计和选取尺寸，以保证让2个MOS都工作在饱和区，而这是这个结构发挥应有效果的基本要求。让PMOS管PM0工作在饱和区非常轻松，难点在于让PMOS管PM1 工作于饱和区，它必须满足：

|Vds1|≥(|Vgs1|-|Vth1|)+margin

其中，Vds1、Vgs1、Vth1、margin分别为PMOS管PM1的漏源电压、栅源电压、阈值电压、电压裕量，margin一般来说取100～200mV左右。假设输入信号vin的共模电平为0，上式进一步写为：

vbf_n-vt≥vbf_n-|Vth1|+margin

进一步为：

|Vth1|≥Vt+margin

由于vt＝|Vgs0|＝|Vth0|+Vod0，vt为PMOS管PM1的漏极和PMOS管 PM0的源极共接点电压，Vgs0、Vth0、Vod0为PMOS管PM0的栅源电压、阈值电压、过驱动电压，

因此，上式进一步写为：

|Vth1|-|Vth0|≥Vod0+margin≈Vod0+100mV

这意味着PMOS管PM1的阈值电压必须比PMOS管PM0的阈值电压大 Vod0+margin，即至少在100mV以上。为了实现这个目标，至少有2种可行的解决方案：

第一种：工艺一般会提供多种阈值MOS管的选项。可以选择PM1为高阈值管MOS管，PM0为低阈值管MOS管，这可以轻松实现目标。

第二种：通过精细和巧妙的尺寸设计实现。让PMOS管PM0的W/L(W 为导电沟道的宽度，L为导电沟道的长度)足够大，使其工作在亚阈值区域，这时Vod0会非常小(例如50mV)。同时让PMOS管PM0的L取当前工艺下的最小长度(例如对于0.35um CMOS工艺，取L＝0.35um)，而L最小通常带也来了较小的阈值电压。另外，让PMOS管PM1的W/L尽可能小，同时L取当前工艺下尽可能大(例如对于0.35um CMOS工艺，取L＝4um)，这样PMOS 管PM1的Vod1足够大，自身的沟道长度调制效应足够小，线性度也尽可能好。而PMOS管PM1较大的L通常也带来了较大的阈值电压。就这样，通过让|Vth1| 尽可能大，让|Vth0|尽可能小，让Vod0尽可能小，使得上式满足，于是发挥了本方案结构带来的效果，进一步使线性度更好。

接下来进一步分析，为什么本方案所提出结构能够大幅度提高线性度和增益精确度，需要通过对比分析考察这个问题。

图10是传统的单PMOS管构成的源跟随器结构的输入缓冲单元10，衬底接源极。其输入到输出的增益为：

其中gm为PMOS管PM1的跨导，gds为PMOS管PM1的输出本征导纳。 gm/gds称为MOS管的本征增益，通常这个值在100左右，也就是说 gds≈gm/100，相比gm通常可以忽略不计，因此Av约等于1。如果用于高精度和高线性度的场合，gds的影响就不能忽略了。gds影响表征的是沟道长度调制效应，在这个结构中，gds完全决定了增益的精度和线性度。注意到gds的定义：

因此gds是vds(MOS管的漏源电压)的函数。对于图8的源跟随器来说，由于vds＝vbf_n-0≈vin，所以由于gds的影响，增益Av实际上仍然是输入信号的弱函数：

这就是非线性，于是谐波失真就产生了。在典型CMOS工艺上设计和仿真结果显示，这种传统的单PMOS管构成的源跟随器结构的输入缓冲单元10，2 次谐波和3次谐波的分量很难低于<-80dBc，这就意味着基于这种单PMOS管源跟随器结构输入缓冲单元10的测量***，有效位数(精度指标，定义为ENOB＝(SNDR-1.76)/6.02)至多在13bits左右，而这对于高精度应用场合来说，是远远不够的。

通过对图10的分析，我们知道了瓶颈在于gds。我们提出的专利方案正是几乎完全消除了gds的影响。

如图11所示，输入信号vin通过2个源跟随器，分别产生vbf_n和vt。我们把PMOS管PM1称为第一主源跟随器100，PMOS管PM0称为第一辅源跟随器200。vbf_n和vt几乎都精确等于输入信号vin，误差的量级就是谐波分量 (在-80dBc左右，也就是信号本身的万分之一左右)。

另外，注意到PMOS管PM1，其

vds＝vbf_n-vt≈vin+o(vin)-[vin+o(vin)]＝o(vin)≈0

这里采用了数学上记号，小o表示“远小于”，例如o(vin)表示远小于vin 的量。因此，PMOS管PM1的源极和漏极是同步跟随输入信号摆动，但就其差值而言，几乎为0(波动也就是在输入信号的万分之一左右)，因此感觉不到vds的变化。既然感觉不到vds的变化，那么PMOS管PM1管的gds也就几乎等于0。因此，对于本申请的电路结构：

非线性分量大幅减小，因此大幅降低了谐波失真。在同样的CMOS工艺上设计和仿真结果显示，采用本申请的所提出的新的源跟随器结构的输入缓冲单元10，2次谐波和3次谐波的分量可以做到<-120dBc，意味着基于这种源跟随器的输入缓冲单元10的测量***，有效位数最高可以达到接近20bits的水平，对于高精度应用场合，足够了(通常16bits左右比较常见)。

另一方面要考量的指标是增益精度，这对于高精度测量***来说，同样是至关重要的。实际中，信号处理链路中的每一级(缓冲隔离、放大、滤波、模数转换….)都会引入增益，而每一级的增益都会受到PVT(工艺偏差、电源波动、温度)的影响，往往非常复杂甚至难以精确刻画。在PVT的影响中：

通常电源波动V的影响可以通过设计来解决，例如置于LDO(Low DropoutRegulator，低压差线性稳压器)下让V保持恒定。

通常工艺偏差P的影响通过芯片/整机出厂前的标定环节来解决。所谓标定，就是把芯片/整机出厂前的增益值Av0记下来，存入芯片的非易失性存储器中，称为标定。正常使用时，用Av0对实际增益Av进行校准。通过这种方式，消除了片与片之间的工艺差异；

而温度T的影响，须通过优秀的设计水平和巧妙的电路结构让电路的增益变得对温度不敏感。

对于图8所示的传统的单PMOS管构成的源跟随器结构输入缓冲单元10 来说，其增益为：

其中

gds(PVT)和gm(PVT)都是随温度剧烈变化的量，从-40℃到+85℃范围， gds(PVT)/gm(PVT)变化量往往高达2倍以上。如之前，gds/gm的典型值大概为1％，Av典型值约为0.99；但如果考虑到gds/gm的随温度变化后，Av随温度的变化高达1％以上，这带来了很大的测量误差，使得高精度测量***变得不再精确。由于gds(PVT)/gm(PVT)不仅跟T有关系，还跟P有关系，这意味着对于每一颗芯片，gds(PVT)/gm(PVT)的温度曲线可能都不一样，使得考虑做温度补偿的想法变得不可实施(需要对每一颗做温度补偿，代价是极其昂贵的)。

但是，对于本申请提出的专利方案，其增益为：

其中

假设x本身的值大约为1％，全温度范围内变化大约也是1％。如之前，o(x) 是一个比x还小40dB左右(大约100倍)的量，因此o(x)本身的值大约为0.01％，而全温度范围内变化大约也是0.01％量级左右，折算成温度系数大约8ppm/℃，从目前可以查到的文献看，这属于最顶级的水平，满足绝大部分高精度测量***的应用。

本申请将2个MOS管构成的源跟随器，输入端并联在一起，输出端“串联”在一起。其中一个MOS管作为第一主源跟随器100，另一个或多个MOS 管作为第一辅源跟随器200，输出取自第一主源跟随器100。第一辅源跟随器 200的作用是消除第一主源跟随器100的沟道长度调制效应，从而大幅度提高输入缓冲单元10的线性度和增益精度。

为了让主、第一辅源跟随器200的MOS管都工作在饱和区，采用的设计方法：其一是采用多阈值管的设计方法；其二是采用更加富有技巧的管子尺寸选取方法。这两种方法在前面有详细描述。

本申请的输入缓冲单元10和集成电路线性度极好，增益极为精确；输入信号不需要提供额外偏置电压vbias(传感器可以直接取地作为共模信号)；电路极其简单，且与CMOS工艺完全兼容，无需特殊器件；阻抗隔离(输入为高阻抗，输出为低阻抗)；其它方面性能(如噪声、功耗、电压裕度的消耗)与普通单MOS管源跟随器结构相当。这在电路设计领域中是非常罕见的现象。在电路设计领域中，充满了各种折中(tradeoff)，一种电路架构比另一种在某方面性能优秀，往往是以牺牲其它方面性能为代价换来的。

请参阅图12和图13，在其中一个实施例中，增益放大电路04包括第一斩波运算放大器A0、第二斩波运算放大器A0_、第一分压元件R21、第二分压元件R22以及第三分压元件R23，第一斩波运算放大器A0的正相输入端作为增益放大电路04的第一输入端，第一分压元件R21的一端与第一斩波运算放大器A0的输出端连接，第一分压元件R21的另一端与第一斩波运算放大器A0 的反相输入端、第二分压元件R22的一端连接，第二分压元件R22的另一端与第二斩波运算放大器A0_的反相输入端、第三分压元件R23的一端连接，第二斩波运算放大器A0_的正相输入端作为增益放大电路04的第二输入端，第三分压元件R23的另一端与第二斩波运算放大器A0_的输出端连接，第一斩波运算放大器A0的输出端作为增益放大电路04的第一输出端von，第二斩波运算放大器A0_的输出端作为增益放大电路04的第二输出端vop。

请参阅图12和图13，在其中一个实施例中，输出滤波电路05包括第一电阻Rf、第二电阻Rf_以及滤波电容，第一电阻Rf的一端、第二电阻Rf_的一端分别作为输出滤波电路05的两个输入端，滤波电容Cf串接在所述第一电阻Rf 的另一端和所述第二电阻Rf_的另一端之间，且第一电阻Rf的另一端、所述第二电阻Rf_的另一端分别作为输出滤波电路05的两个输出端，即作为斩波前置放大器的两个输出vop_f、von_f。

本实施例中，斩波前置差分放大器是在图4相关实施例的基础上构成的差分结构，差分电路具有对称性，天生对偶次谐波具有抑制能力，因此有着更为广泛的使用，实际应用中绝大部分放大器电路是以差分(或者伪差分)的形式出现。

必须指出的是，上述斩波前置差分放大器的两个输入缓冲单元10虽然以2 级PMOS串联结构为例说明，实际上对于包括但不限于实施例一至六的所有结构，均可以构成差分电路，这些都属于本申请的保护范围。另外，所述的分压元件可以为电阻、电容、电感、晶体管等至少一种构成的无源电路。

从功能上看，第一斩波开关01完成了对输入信号vip、vin的调制功能，而第二斩波开关03完成了对输入缓冲电路02的输出信号vbf_p、vbf_n的解调功能。最终的效果是，对于信号来说无影响(从vip、vin→vbf_p、vbf_n)，但是对位于第一斩波开关01、第二斩波开关03之间的差分输入缓冲电路02的噪声来说，由于只经历了一次解调过程，因此发生了频谱搬移，低频1/f噪声被搬移到了高频处，最终被后级的滤波器滤除。

增益放大电路04由两个运放(A0和A0_)和3个分压元件(R21、R22 和R23)组成，其中A0和A0_是完全相同的运放，增益放大电路04也是完全对称的差分结构。运放A0和A0_内部自带斩波功能，图14给出了一种典型的差分输入单端输出型运放的斩波实施方案。输出滤波电路05主要是滤除电路的高频噪声，其截止频率远高于信号频率，因此对于信号而言是全通(信号频带内，增益为1)。

本申请的一个改进是关于输入缓冲级，另一个改进是关于斩波方案的改进。

输入缓冲级采用了一种非常特殊的结构，是一种高输入阻抗、线性度增强、增益精确的源跟随器结构。而其它方面性能(如输出阻抗、噪声、功耗、电压裕度的消耗)与普通单个MOS管源跟随器相当。

整个斩波前置放大器的增益为：

通过改变R21、R22和R23的比例，即可以实现想要的增益。

第二级增益级由于采用了运放闭环反馈的形式，只要运放的开环增益做的足够高，那么增益级的线性度和增益精度都可以做的非常好。

本申请所采用了这种输入缓冲电路结构，大幅度提高了线性度和增益精度。在典型CMOS工艺上设计和仿真结果显示，传统的单MOS管构成的源跟随器结构输入缓冲器，2次谐波和3次谐波的分量很难<-80dBc，增益随温度的变化高达±1％，这对于高精度应用场合来说，是远远不够的。而采用本申请中的这种输入缓冲器结构，2次谐波和3次谐波的分量可以做到<-120dBc，增益随温度的变化低至±0.01％，对于绝大部分高精度***足够了。最重要的是，这是在纯CMOS工艺上实现的，无需任何特殊器件，无需昂贵的BiCMOS工艺的支持。

对于输入缓冲级来说，斩波置于其输入和输出。由于输入缓冲级增益为1，对信号不放大，因此第一斩波开关01、第二斩波开关03处均处理的是小的差分信号，所引起的扰动和恢复时间都非常小，对于信号的完整性的损失也非常小。

对于增益放大级来说，斩波置于运放的内部。斩波是位于运放的输入和电流信号的差分路径上。众所周知，当运放工作于闭环状态时，运放所处理的差分信号是非常小的误差信号，因此在运放内部工作的斩波开关，所引起的扰动极小，对信号的完整性损失也是极小。

级增益放大级，斩波置于2个运放的内部，相当于只对运放做了斩波，对分压元件没有做斩波。如果分压元件存在失配或者1/f噪声，将直接呈现在输出。而如果分压元件选用无源器件，不存在1/f噪声；通过合理设计，其匹配精度可以极其高。

实际设计测试结果显示，采用本申请所提出的方案，整个斩波前置放大器的1/f噪声拐点频率可以低至<1Hz，失调<10uV。如果再配合高层次的***级斩波，失调可以进一步减小到<1uV。由于大幅降低了斩波引起的信号完整性损失，以及配合高线性度输入缓冲器的使用，整个斩波前置放大器的2次谐波和 3次谐波的分量可以做到<-120dBc，增益随温度的变化低至±0.01％，具有高精度属性。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种斩波前置放大器，其特征在于，包括：

第一斩波开关，所述第一斩波开关的两个输入端分别接入两个输入信号，所述第一斩波开关用于对所述两个输入信号调制后输出；

输入缓冲电路，所述输入缓冲电路的两个输入端与所述第一斩波开关的两个输出端连接，所述输入缓冲电路采用源跟随器结构，为所述输入信号提供阻抗隔离后输出；

第二斩波开关，所述第二斩波开关的两个输入端分别连接所述输入缓冲电路的两个输出端，所述第二斩波开关用于对所述输入缓冲电路的输出信号进行调解后输出；

增益放大电路，所述增益放大电路的两个输入端与所述第二斩波开关的两个输出端连接，所述增益放大电路采用能消除失调和噪声的斩波运算放大器，用于将调解后的所述输出信号增益放大、消除失调和噪声后输出放大信号；

输出滤波电路，所述输出滤波电路的两个输入端与所述增益放大电路的输出端连接，所述输出滤波电路用于对所述放大信号滤波后输出。

2.如权利要求1所述的斩波前置放大器，其特征在于，所述输入缓冲电路包括两个输入缓冲单元，每个所述输入缓冲单元包括同向或反向串联在电源和公共电位之间的第一电流源、由第一晶体管构成的第一主源跟随器以及由至少一个第二晶体管构成的第一辅源跟随器，所述第一晶体管和所述第二晶体管的栅极共接作为所述输入缓冲电路的输入端，所述第一电流源和所述第一主源跟随器之间的共接点作为所述输入缓冲电路的输出端，所述第一辅源跟随器用于消除所述第一主源跟随器的沟道长度调制效应。

3.如权利要求2所述的斩波前置放大器，其特征在于，所述输入缓冲单元还包括用于增加输出电平移位的电平移位模块，其中：

所述电平移位模块连接在所述第一电流源和所述第一主源跟随器之间，所述电平移位模块与所述第一电流源之间的共接点作为所述输入缓冲单元的输出。

4.如权利要求3所述的斩波前置放大器，其特征在于，所述电平移位模块连接在所述第一主源跟随器和所述第一辅源跟随器之间。

5.如权利要求2所述的斩波前置放大器，其特征在于，所述第一晶体管和所述第二晶体管为PMOS管，所述第一晶体管的源极通过所述第一电流源接电源，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和公共电位之间；或

所述第一晶体管和所述第二晶体管为NMOS管，所述第一晶体管的源极通过所述第一电流源接公共电位，至少一个所述第二晶体管同向串联后连接在所述第一晶体管的漏极和电源之间。

6.如权利要求2至5任一项所述的斩波前置放大器，其特征在于，所述第一晶体管和所述第二晶体管均工作在饱和区；所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压。

7.如权利要求6所述的斩波前置放大器，其特征在于，所述第一晶体管的阈值电压大于所述第二晶体管的阈值电压关系为：|Vth1|-|Vth0|≥|Vod0|+margin；

其中，Vth1为所述第一晶体管的阈值电压，Vth0为所述第二晶体管的阈值电压，Vod0为所述第二晶体管的过驱动电压，margin为电压裕量。

8.如权利要求1所述的斩波前置放大器，其特征在于，所述增益放大电路包括第一斩波运算放大器、第二斩波运算放大器、第一分压元件、第二分压元件以及第三分压元件，所述第一斩波运算放大器的正相输入端作为所述增益放大电路的第一输入端，所述第一分压元件的一端与所述第一斩波运算放大器的输出端连接，所述第一分压元件的另一端与所述第一斩波运算放大器的反相输入端、所述第二分压元件的一端连接，所述第二分压元件的另一端与所述第二斩波运算放大器的反相输入端、所述第三分压元件的一端连接，所述第二斩波运算放大器的正相输入端作为所述增益放大电路的第二输入端，所述第三分压元件的另一端与所述第二斩波运算放大器的输出端连接，所述第一斩波运算放大器的输出端作为所述增益放大电路的第一输出端，所述第二斩波运算放大器的输出端作为所述增益放大电路的第二输出端。

9.如权利要求1所述的斩波前置放大器，其特征在于，所述输出滤波电路包括第一电阻、第二电阻以及滤波电容，所述第一电阻的一端、所述第二电阻的一端分别作为所述输出滤波电路的两个输入端，所述滤波电容串接在所述第一电阻的另一端和所述第二电阻的另一端之间，且所述第一电阻的另一端、所述第二电阻的另一端分别作为所述输出滤波电路的两个输出端。

10.一种集成电路，其特征在于，包括如权利要求1至9任一项所述的斩波前置放大器。

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