CN109216357B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制作方法，该半导体结构包含有半导体基底，具有沟槽绝缘区域、一导电栅极，埋设于该沟槽绝缘区域内、一气隙，介于该导电栅极及该半导体基底之间，以及一介电盖层，设于第二栅极上，密封住该气隙。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构，可以改善行锤现象。
背景技术
当动态随机存取存储器(DRAM)的目标行在一段时间内被激活太多次时，存储在邻近目标行的相邻行的数据资料很可能会丢失或被干扰。更具体地说，存储在相邻行的数据资料会由于目标行的频繁激活而产生的信号串扰而损坏(data corruption)，此现象又被称为「行锤(row hammer)」。
随着DRAM设计密度的增加，行锤现象会越来越严重，已成为该技术领域亟待解决的一个问题。
发明内容
本发明主要目的在于提供一种半导体结构，可以改善现有技术的不足与缺点。
根据本发明一实施例，本发明披露一种半导体结构，包含有一半导体基底，具有一主表面；一沟槽绝缘区域，设于该半导体基底中；一主动区域，设于该半导体基底中，被该沟槽绝缘区域包围，其中该主动区域具有一长轴，并沿一第一方向延伸；一第一栅极，埋设于该主动区域内，邻近该主动区域的一末端部位；一第二栅极，埋设于该沟槽绝缘区域内，且邻近于该主动区域的该末端部位；以及一气隙，设于该第二栅极及该主动区域的该末端部位之间。
本发明半导体结构，包含有半导体基底，具有沟槽绝缘区域。一导电栅极，埋设于该沟槽绝缘区域内。本发明的主要技术特征在于介于该导电栅极及该半导体基底之间具有该气隙。以设于第二栅极上的介电盖层密封住该气隙。
根据本发明另一实施例，本发明披露一种制作半导体结构的方法。先提供一半导体基底，具有一主表面。再于该半导体基底中形成一沟槽绝缘区域及一主动区域，该沟槽绝缘区域包围该主动区域。该主动区域具有一长轴，并沿一第一方向延伸。分别于该主动区域内及该沟槽绝缘区域内形成一第一栅极沟槽及一第二栅极沟槽。再于该第二栅极沟槽内形成一牺牲间隙壁。分别于该第一栅极沟槽及该第二栅极沟槽内形成一第一栅极及第二栅极。再将该牺牲间隙壁从该第二栅极沟槽去除，如此于该第二栅极沟槽内形成一气隙，介于该第二栅极及该半导体基底之间。在该第二栅极上形成一介电盖层，其中该介电盖层密封该气隙。
为让本发明上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A及11A分别为本发明一实施例半导体结构制作方法的部分上视图；
图1B、2B、3B、4B、5B、6B、7B、8B、9B、10B及11B分别为沿着图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A及11A中切线I-I’的剖面示意图。
主要元件符号说明
1 半导体结构
10 半导体基底
10a 主表面
12 主动区域
121 末端部位
122 中间部位
14 沟槽绝缘区域
140 绝缘层
140a 绝缘层
21 第一栅极沟槽
22 第二栅极沟槽
30 间隙壁材料层
30a 第一间隙壁
30b 第二间隙壁
30c 牺牲间隙壁
40 平坦化层
42 光致抗蚀剂层
50 栅极材料层
501 功函数金属层
502 低阻值金属层
510 栅极介电层
51 第一栅极
52 第二栅极
60 气隙
70 介电盖层
70a 顶面
具体实施方式
接下来的详细叙述参照相关附图所示内容，用来说明可依据本发明具体实行的实施例。这些实施例已提供足够的细节，可使本领域技术人员充分了解并具体实行本发明。在不悖离本发明的范围内，仍可做结构、步骤或电性上的修改，并应用在其他实施例上。
因此，以下详细描述并非用来对本发明加以限制。本发明涵盖的范围由其权利要求界定。与本发明权利要求具均等意义者，也应属本发明涵盖的范围。
本发明有关于一种半导体集成电路结构，例如，动态随机存取存储器结构，具有区域型的气隙(air gap)，可以改善现有技术的缺点，例如，行锤(row hammer)现象。
请参阅图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A及11A及图1B、2B、3B、4B、5B、6B、7B、8B、9B、10B及11B，其中图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A及11A例示本发明一实施例半导体结构制作方法的部分上视图，而图1B、2B、3B、4B、5B、6B、7B、8B、9B、10B及11B分别为沿着图1A、2A、3A、4A、5A、6A、7A、8A、9A、10A及11A中切线I-I’的剖面示意图。
为简化说明，图中仅绘示出部分的电路元件区域，例如，部分的存储器阵列区域。
如图1A及图1B所示，首先，提供一半导体基底10，具有一主表面10a。在半导体基底10中已形成有沟槽绝缘区域14及多个长条形的主动区域12，且沟槽绝缘区域14内设有绝缘层140，将各主动区域12环绕包围，使主动区域12彼此电性隔绝。
根据本发明实施例，绝缘层140可以包括硅氧层、氮化硅层或其组合，但不限于此。
根据本发明实施例，各主动区域12具有一长轴，并沿一第一方向延伸，例如，图1A中的参考a轴方向，其中参考a轴即为主动区域长轴延伸方向，与参考x轴之间为一锐角θ。
接着，在主动区域12内及沟槽绝缘区域14内形成一第一栅极沟槽21及一第二栅极沟槽22。在图1B的剖面中，可看出第一栅极沟槽21穿过主动区域12，而第二栅极沟槽22通过沟槽绝缘区域14。
根据本发明实施例，如图1A所示，第一栅极沟槽21及一第二栅极沟槽22均为直线型沟槽，沿着一第二方向，如参考y轴方向，延伸，且第二方向不垂直于第一方向。
根据本发明实施例，各主动区域12会被两条相邻的第一栅极沟槽21贯穿，而被区隔成两个末端部位121及一个中间部位122，其中，中间部位122可做为数位线或位线接触区域，而末端部位121可做为储存节点接触区。
从图1B可看出，第二栅极沟槽22内的侧壁上可能有绝缘层140a，例如，硅氧层，留在末端部位121的一侧壁表面。然而，本发明并不限于此，在其他实施例中，末端部位121的侧壁表面上也可能不留硅氧层，而裸露出末端部位121的侧壁的硅表面。
如图2A及图2B所示，接着于半导体基底10、第一栅极沟槽21及第二栅极沟槽22内，共形的全面沉积一间隙壁材料层30。
根据本发明实施例，间隙壁材料层30可以包含与氧化硅及硅有明显蚀刻选择比的介电材料，例如，氮化硅。根据本发明实施例，间隙壁材料层30可以利用原子层沉积(ALD)法形成，其厚度例如介于2至5纳米。
如图3A及图3B所示，选择性的蚀刻间隙壁材料层30，分别于第一栅极沟槽21及第二栅极沟槽22内形成一第一间隙壁30a及一第二间隙壁30b。其中，在第二栅极沟槽22内的第二间隙壁30b可以直接接触末端部位121的侧壁表面上的绝缘层140a，在其他实施例中，由于末端部位121的侧壁表面上也可能不留绝缘层140a，在第二栅极沟槽22内的第二间隙壁30b也可以直接接触裸露出的末端部位121的侧壁表面。
如图4A及图4B所示，在半导体基底10上、第一栅极沟槽21及第二栅极沟槽22内，形成一平坦化层40。根据本发明实施例，例如，平坦化层40可以是旋涂式玻璃材料或抗反射层材料，但不限于此。平坦化层40填入并填满第一栅极沟槽21及第二栅极沟槽22。
如图5A及图5B所示，在平坦化层40上形成一经图案化的光致抗蚀剂层42。光致抗蚀剂层42与主动区域12的末端部位121部分重叠，并与末端部位121之间的沟槽绝缘区域14重叠。
值得注意的是，在图5A中的光致抗蚀剂层42的图案形状仅为示意。根据本发明实施例，光致抗蚀剂层42的图案可以是圆形、四边形、卵型或椭圆形等，且其长边或长轴可以平行于主动区域122的延伸方向，即参考a轴方向。
从图5A中可看出，光致抗蚀剂层42排列成区域化的图案，各区域化的图案仅覆盖住相邻的两个主动区域的相邻末端部位121及末端部位121之间的沟槽绝缘区域14。因此，光致抗蚀剂层42的排列呈现一交错式图案。
如图6A及图6B所示，接着进行一各向异性干蚀刻制作工艺，蚀除未被光致抗蚀剂层42覆盖的平坦化层40、第一间隙壁30a及第二间隙壁30b，如此于第二栅极沟槽22内形成区域化的平坦化层40a及牺牲间隙壁30c。在此步骤中，由于第一间隙壁30a已被完全去除，故牺牲间隙壁30c仅形成在第二栅极沟槽22内。
如图7A及图7B所示，接着去除剩余的光致抗蚀剂层及平坦化层42a。根据本发明实施例，牺牲间隙壁30c仅区域性的设置在主动区域12的末端部位121的侧壁上。
如图8A及图8B所示，在完成区域化的牺牲间隙壁30c之后，接着在半导体基底10上全面沉积一栅极材料层50，使栅极材料层50填入并填满第一栅极沟槽21及第二栅极沟槽22内剩余的空间。
根据本发明实施例，栅极材料层50可以包含一功函数(work function)金属层501及一低阻值金属层502。例如，功函数金属层501可以是一氮化钛层，而低阻值金属层502可以是一钨金属层。在第二栅极沟槽22内，栅极材料层50可以直接接触牺牲间隙壁30c。
此外，在沉积栅极材料层50之前，可以先于半导体基底10表面形成一栅极介电层510。例如，栅极介电层510可以是利用临场蒸气成长(ISSG)法形成的二氧化硅层，但不限于此。
如图9A及图9B所示，接着回蚀刻栅极材料层50，使栅极材料层50的上表面低于半导体基底10的主表面，如此分别于第一栅极沟槽21及第二栅极沟槽22内形成一第一栅极51及第二栅极52。
根据本发明实施例，第一栅极51是一存储器栅极，第二栅极52是一通过栅极。
根据本发明实施例，此时牺牲间隙壁30c仍覆盖着介于第一栅极51及第二栅极52间的主动区域12的末端部位121的侧壁表面，而牺牲间隙壁30c的上端部分被显露出来。
如图10A及图10B所示，随后选择性地将牺牲间隙壁30c从第二栅极沟槽22去除，如此于第二栅极沟槽22内形成一气隙60，介于第二栅极52及半导体基底10之间。气隙60的宽度约略等于牺牲间隙壁30c的厚度，例如气隙60的宽度约略介于2至5纳米。
根据本发明实施例，可以利用一含有磷酸的溶液选择性的蚀刻掉间隙壁材料层30c。
根据本发明另一实施例，可以利用一软蚀刻(soft etch)制作工艺选择性蚀刻掉间隙壁材料层30c。所述软蚀刻制作工艺可以包含使用含有一氧化氮(NO)及氟(F)自由基的远端等离子体。
如图11A及图11B所示，在第一栅极51及第二栅极52上形成一介电盖层70，其中在第二栅极52上的介电盖层70密封住气隙60。
例如，形成介电盖层70的方式，可以利用等离子体加强化学气相沉积(PECVD)法，全面沉积一氮化硅层，再以化学机械研磨(CMP)制作工艺研磨氮化硅层，直到显露出半导体基底10的主表面10a。
根据本发明另一实施例，介电盖层70可以是氮化硅层，且具有一顶面70a，与半导体基底10的主表面10a齐平。
从如图11A及图11B可看出一半导体结构1，包含有半导体基底10，其中具有沟槽绝缘区域14。第二栅极52，埋设于沟槽绝缘区域14内。本发明的主要技术特征在于介于第二栅极52及半导体基底10之间的气隙60。介电盖层70，设于第二栅极52上，并密封住气隙60。
现有在第二栅极52及半导体基底10之间通常会有氧化硅层，随着动态随机存取存储器(DRAM)的反复操作，第二栅极52(通过栅极)与主动区域12之间可能会有电荷的累积而产生寄生电容。氧化硅层之介电常数约为4.0，而理想状况下，由气体或空气作为介质之气隙60的介电常数会接近1.0，因此本发明通过在第二栅极52及半导体基底10之间局部设置气隙60，可有效降低第二栅极52(通过栅极)与主动区域12之间的寄生电容，故而可以抑制行锤现象的发生。
以上所述仅为本发明之优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种半导体结构，包含有：
半导体基底，具有一主表面；
沟槽绝缘区域，设于该半导体基底中；
主动区域，设于该半导体基底中，被该沟槽绝缘区域包围，其中该主动区域具有一长轴，并沿一第一方向延伸；
第一栅极，埋设于该主动区域内，将该主动区域区隔为两个末端部位与一个中间部位；
第二栅极，埋设于该沟槽绝缘区域内，且介于两个该主动区域邻近的两个该末端部位之间；以及
气隙，仅设于该第二栅极及该主动区域的该末端部位之间的该第二栅极的整个侧壁上。
2.如权利要求1所述的半导体结构，其中另包含介电盖层，位于埋设于该沟槽绝缘区域内的该第二栅极上，该介电盖层密封住该气隙。
3.如权利要求2所述的半导体结构，其中该介电盖层为氮化硅层，且具有一顶面，与该半导体基底的该主表面齐平。
4.如权利要求1所述的半导体结构，其中另包含硅氧层，设于该末端部位的一侧壁表面。
5.如权利要求1所述的半导体结构，其中该气隙的宽度介于2至5纳米。
6.如权利要求1所述的半导体结构，其中该第一栅极是一存储器栅极，该第二栅极是一通过栅极。
7.如权利要求1所述的半导体结构，其中另包含第一栅极介电层，介于该第一栅极及该半导体基底之间。
8.如权利要求1所述的半导体结构，其中该第二栅极沿着一第二方向延伸，该第二方向不垂直于该第一方向。
9.一种制作半导体结构的方法，包含有：
提供一半导体基底，具有一主表面；
在该半导体基底中形成一沟槽绝缘区域及一主动区域，该沟槽绝缘区域包围该主动区域，其中该主动区域具有一长轴，并沿一第一方向延伸；
分别于该主动区域内及该沟槽绝缘区域内形成一第一栅极沟槽及一第二栅极沟槽，其中，该第一栅极沟槽将该主动区域区隔为两个末端部位和一个中间部位，该第二栅极沟槽介于该两个主动区域邻近的两个该末端部位之间；
在该第二栅极沟槽内形成一牺牲间隙壁；
分别于该第一栅极沟槽及该第二栅极沟槽内形成一第一栅极及第二栅极；
将整个该牺牲间隙壁从该第二栅极沟槽去除，如此于该第二栅极沟槽内形成一气隙，仅设于该第二栅极及该主动区域的该末端部位之间的该第二栅极的整个侧壁上；以及
在该第二栅极上形成一介电盖层，其中该介电盖层密封该气隙。
10.如权利要求9所述的制作半导体结构的方法，其中该牺牲间隙壁仅形成在该第二栅极沟槽内。
11.如权利要求9所述的制作半导体结构的方法，其中该牺牲间隙壁包含氮化硅。
12.如权利要求9所述的制作半导体结构的方法，其中该牺牲间隙壁覆盖着介于该第一栅极及该第二栅极间的该主动区域的一末端部位的一侧壁表面。
13.如权利要求9所述的制作半导体结构的方法，其中所述于该第二栅极沟槽内形成该牺牲间隙壁包括：
在该半导体基底、该第一栅极沟槽及该第二栅极沟槽内，共形的沉积一间隙壁材料层；
选择性的蚀刻该间隙壁材料层，分别于第一栅极沟槽及第二栅极沟槽内形成一第一间隙壁及一第二间隙壁；
在该半导体基底上、该第一栅极沟槽及该第二栅极沟槽内，形成一平坦化层；
在该平坦化层上形成一光致抗蚀剂层；
蚀刻未被该光致抗蚀剂层覆盖的该平坦化层、该第一间隙壁及该第二间隙壁；以及
去除剩余的该光致抗蚀剂层及该平坦化层。
14.如权利要求13所述的制作半导体结构的方法，其中以一含有磷酸的溶液或一软蚀刻制作工艺选择性蚀刻该间隙壁材料层。
15.如权利要求14所述的制作半导体结构的方法，其中该软蚀刻制作工艺包含使用含有一氧化氮及氟自由基的等离子体。
16.如权利要求9所述的制作半导体结构的方法，其中该介电盖层具有一顶面，与该半导体基底的该主表面齐平。
17.如权利要求9所述的制作半导体结构的方法，其中该第二栅极沿着一第二方向延伸，该第二方向不垂直于该第一方向。
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