CN109166921A - 一种屏蔽栅mosfet - Google Patents
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Abstract
一种屏蔽栅MOSFET，属于半导体功率器件技术领域。器件包括从下至上依次层叠设置的漏极、衬底、漂移区和金属化源极，在漂移区中设置有工作元胞区和泄流元胞区；泄流元胞区位于工作元胞旁侧，由于其不含有源极区且屏蔽栅电极与漂移区间的侧面介质层更厚，降低了蔽栅对N型漂移区的横向辅助耗尽作用，使得泄流元胞相比工作元胞的静态雪崩击穿电压更低，从而将雪崩击穿点固定在泄流元胞处，故使得雪崩电流将通过泄流元胞上方的源电极流出，同时因为不存在寄生BJT，故完全杜绝了寄生BJT导通的可能性。因此，本发明能够避免寄生BJT开启所造成的二次击穿，有效提高了器件的可靠性。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种屏蔽栅MOSFET。
背景技术
DC/DC研究人员一直面临着提高效率和功率密度的挑战。而功率MOSFET技术的不断进步帮助他们得以实现这一目标。导通阻抗Rds(on)和栅极电荷Qg中，一般总是一个减小则另一个增大，故功率MOSFET设计人员必须考虑到二者之间的权衡。而屏蔽栅MOSFET(Shielded Gate Trench MOSFET)作为一种基于传统沟槽式MOSFET(U-MOSFET)的改进型MOSFET，可以做到减小Rds(on)的同时不影响Qg。相比U-MOSFET，屏蔽栅MOSFET的开关速度更快，开关损耗更低；同时，屏蔽栅MOSFET利用其屏蔽栅多晶层作为“体内场板”来降低漂移区的电场，由此获得了更高的击穿电压。然而，屏蔽栅MOSFET作为功率MOSFET家族的成员，由于MOSFET结构中所附待的本征二极管具有一定的雪崩能力，故仍然需要考虑器件的抗雪崩能力。当雪崩电流中的空穴电流将流经N+源区下方的P-body区到达P+接触区，将在寄生BJT的基区电阻Rb上产生正向压降。当雪崩电流较大时，将使寄生BJT基区电阻Rb上的正向压降更高，如果产生的压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，可能会造成器件的热烧毁，而器件的热烧毁造成的损伤是不可逆的。因此，如果雪崩电流不加以限制或器件设计不够优化，一旦超越雪崩能力就会产生可靠性问题，甚至有可能造成器件失效。故而在功率MOSFET的设计过程采取的措施使得其中的寄生双极型晶体管尽量不起作用，提高器件在静态过程中的可靠性。
发明内容
鉴于上文所述，本发明的目的在于提供一种防止寄生双极型晶体管(BJT)开启的一种屏蔽栅MOSFET。通过在传统屏蔽栅MOSFET工作元胞旁侧设置不具有源极区的泄流元胞，并使得泄流元胞中屏蔽栅电极侧面介质层厚度大于工作元胞中屏蔽栅电极侧面介质层的厚度，从而将雪崩击穿点固定在泄流元胞处，以此防止寄生BJT开启。
本发明采用的技术方案如下：
一种屏蔽栅MOSFET，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2。第一导电类型半导体漂移区3和金属化源极12；其特征在于，第一导电类型半导体漂移区3中设置有工作元胞区和泄流元胞区；
所述工作元胞区包括：第二导电类型半导体体区一4、第一导电类型半导体重掺杂源区一5、第二导电类型半导体重掺杂接触区一6、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一4设置在第一导电类型半导体漂移区3顶层两侧；所述第一导电类型半导体重掺杂源区一5和第二导电类型半导体重掺杂接触区一6并排设置在第二导电类型半导体体区一4的顶层并且与其上方的金属化源极12相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一4之间的第一沟槽7内部，所述第一沟槽7自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第一控制栅结构包括第一控制栅电极10及其周围的第一控制栅介质层11，所述第一控制栅电极10的深度大于第二导电类型半导体体区一4的结深，第一控制栅电极10通过第一控制栅介质层11与其上方的金属化源极12以及其周侧的第二导电类型半导体体区一4和第一导电类型半导体重掺杂源区一5相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极9及其周围的第一屏蔽栅介质层8；所述第一屏蔽栅电极9的深度小于第一导电类型半导体漂移区3的结深，第一屏蔽栅电极9通过第一屏蔽栅介质层8与其上方的第一控制栅电极10以及其周侧的第一导电类型半导体漂移区3相接触；
所述泄流元胞区包括：第二导电类型半导体体区二41、第二导电类型半导体重掺杂接触区二61和第二屏蔽栅结构；所述第二导电类型半导体体区二41设置在第一导电类型半导体漂移区3顶层两侧；所述第二导电类型半导体重掺杂接触区二61设置在第二导电类型半导体体区二41的顶层；第二导电类型半导体体区二41和第二导电类型半导体重掺杂接触区二61与其上方的金属化源极12相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二41之间的第二沟槽71内部，所述第二沟槽71自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第二屏蔽栅结构包括第二屏蔽栅电极91及其周围的第二屏蔽栅介质层81，其中第二屏蔽栅电极91与第一导电类型半导体漂移区3之间的侧面第二屏蔽栅介质层81的厚度大于工作元胞区中第一屏蔽栅介质层8；第二屏蔽栅电极91的深度小于第一导电类型半导体漂移区3的结深，第二屏蔽栅电极91通过第二屏蔽栅介质层81与其上方的金属化源极12、周侧的第二导电类型半导体体区二41和第一导电类型半导体漂移区3相接触。
进一步地，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，此时形成N沟道MOSFET，或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体，此时形成P沟道MOSFET。
进一步地，任意两个相邻两个泄流元胞区之间至少间隔一个工作元胞。
进一步地，所述第二屏蔽栅结构包括第一***屏蔽栅电极911、第二***屏蔽栅电极912和设置在第一***屏蔽栅电极911及第二***屏蔽栅电极912周围的第二屏蔽栅介质层81；第一***屏蔽栅电极911设置在第二***屏蔽栅电极912的上方，第一***屏蔽栅电极911与第二***屏蔽栅电极912之间直接接触或者通过介质层相隔离，并且第一***屏蔽栅电极911的深度大于第二导电类型半导体体区二41的结深。
进一步地，所述第二导电类型半导体体区一4的掺杂浓度等于第二导电类型半导体体区二41。
进一步地，所述第二导电类型半导体体区4的结深等于第二导电类型半导体体区41的结深。
进一步地，本发明器件所用半导体的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。
本发明的原理及有益效果具体如下：
本发明通过在传统屏蔽栅MOSFET的工作元胞旁侧设置泄流元胞，泄流元胞中不含有源极区且屏蔽栅电极与漂移区间的侧面介质层更厚，后者降低了屏蔽栅对N型漂移区的横向辅助耗尽作用，使得泄流元胞相比工作元胞的静态雪崩击穿电压更低，从而将雪崩击穿点固定在泄流元胞处，因此雪崩电流将通过泄流元胞上方的源电极流出；但由于泄流元胞中不含有源极区，相应也就不存在寄生BJT，这样就完全杜绝了寄生BJT导通的可能性。因此，本发明能够避免寄生BJT开启所造成的二次击穿，有效提高了器件的可靠性。
附图说明
图1是传统屏蔽栅MOSFET的元胞剖面示意图。
图2是本发明实施例1提供的一种屏蔽栅MOSFET的元胞剖面示意图，其中，Ⅰ表示工作元胞区，Ⅱ表示泄流元胞区。
图3是本发明实施例2提供的一种屏蔽栅MOSFET的元胞剖面示意图，其中，Ⅰ表示工作元胞区，Ⅱ表示泄流元胞区。
图4是本发明实施例2提供的一种屏蔽栅MOSFET中工作元胞和泄流元胞的版图布局示意图，其中，Ⅰ表示工作元胞区，Ⅱ表示泄流元胞区，工作元胞区和泄流元胞区的数目比为1∶1。
图5是图3所示版图布局中沿AA’线的剖面示意图。
图6是图3所示版图布局中沿BB’线的剖面示意图。
图7是本发明实施例3提供的一种屏蔽栅MOSFET的元胞剖面示意图，其中，Ⅰ表示工作元胞区，Ⅱ表示泄流元胞区。
图中，1为金属化漏极，2为第一导电类型半导体衬底，3为第一导电类型半导体漂移区，4为第二导电类型半导体体区一，41为第二导电类型半导体体区二，5为第一导电类型半导体源极区一，51为第一导电类型半导体源极区二，6为第二导电类型半导体接触区一，61为第二导电类型半导体接触区二，7为第一沟槽，71为第二沟槽，8为第一屏蔽栅介质层，81为第二屏蔽栅介质层，9为第一屏蔽栅电极，91为第二屏蔽栅电极，911为第一***屏蔽栅电极，912为第二***屏蔽栅电极，10为第一控制栅电极，11为第一控制栅介质层，12为金属化源极，
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种屏蔽栅MOSFET，如图2所示，包括从下至上依次层叠设置的金属化漏极1、第一导电类型半导体衬底2。第一导电类型半导体漂移区3和金属化源极12；其特征在于，第一导电类型半导体漂移区3中设置有工作元胞区和泄流元胞区；
所述工作元胞区包括：第二导电类型半导体体区一4、第一导电类型半导体重掺杂源区一5、第二导电类型半导体重掺杂接触区一6、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一4设置在第一导电类型半导体漂移区3顶层两侧；所述第一导电类型半导体重掺杂源区一5和第二导电类型半导体重掺杂接触区一6并排设置在第二导电类型半导体体区一4的顶层并且与其上方的金属化源极12相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一4之间的第一沟槽7内部，所述第一沟槽7自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第一控制栅结构包括第一控制栅电极10及其周围的第一控制栅介质层11，所述第一控制栅电极10的深度大于第二导电类型半导体体区一4的结深，第一控制栅电极10通过第一控制栅介质层11与其上方的金属化源极12以及其周侧的第二导电类型半导体体区一4和第一导电类型半导体重掺杂源区一5相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极9及其周围的第一屏蔽栅介质层8；所述第一屏蔽栅电极9的深度小于第一导电类型半导体漂移区3的结深，第一屏蔽栅电极9通过第一屏蔽栅介质层8与其上方的第一控制栅电极10以及其周侧的第一导电类型半导体漂移区3相接触；
所述泄流元胞区包括：第二导电类型半导体体区二41、第二导电类型半导体重掺杂接触区二61、第二屏蔽栅结构；所述第二导电类型半导体体区二41设置在第一导电类型半导体漂移区3顶层两侧；所述第二导电类型半导体重掺杂接触区二61设置在第二导电类型半导体体区二41的顶层；第二导电类型半导体体区二41和第二导电类型半导体重掺杂接触区二61与其上方的金属化源极12相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二41之间的第二沟槽71内部，所述第二沟槽71自器件顶层垂直穿入第一导电类型半导体漂移区3中；所述第二屏蔽栅结构包括第二屏蔽栅电极91及其周围的第二屏蔽栅介质层81，其中第二屏蔽栅电极91与第一导电类型半导体漂移区3之间的侧面第二屏蔽栅介质层81的厚度大于工作元胞区中第一屏蔽栅介质层8；第二屏蔽栅电极91的深度小于第一导电类型半导体漂移区3的结深，第二屏蔽栅电极91通过第二屏蔽栅介质层81与其上方的金属化源极12、周侧的第二导电类型半导体体区二41和第一导电类型半导体漂移区3相接触。本实施例中泄流元胞区不存在控制栅电极，第二屏蔽栅电极91直接延伸到第二导电类型半导体体区41中，这是因为泄流元胞区中无N+源区，即使存在控制栅电极也不具备开启功能，因此可省略其制作来简化工艺。
下面结合实施例对本发明器件的工作原理进行详细说明：
在此以N沟道器件为例，在N沟道器件原理公开的基础上，本领域技术人员应当能够轻易得知P沟道器件的工作原理。
当金属化源极12接低电位，金属化漏极1接高电位，控制栅电极10接高电位时，本实施例屏蔽栅MOSFET中工作元胞区处于正向导通状态，此时第一屏蔽栅电极9与金属化源极12的电位相同。当施加在第一控制栅电极10上的正偏电压达到阈值电压时，在P型体区4中靠近第一沟槽7的侧壁形成反型沟道。因此，电子作为载流子从重掺杂N+源区5经过P型体区4中的反型沟道注入N型漂移区3，形成正向导通电流。
当金属化源极12接低电位，金属化漏极1接高电位，控制栅电极10接低电位，本实施例屏蔽栅MOSFET工作元胞区和泄流元胞区均处于反向阻断状态，此时屏蔽栅电极9、91与金属化源极12电位相同。由于屏蔽栅电极9、91接低电位，N型漂移区3与金属化漏极1电位相同，因此N型漂移区3与屏蔽栅电极9、91之间将分别产生横向电场用以横向辅助耗尽N型漂移区3，这样增大了横向电场的斜率，减小了纵向电场的斜率，使得纵向电场与耗尽区所围面积增大，提高了元胞的静态击穿电压。
当本实施例屏蔽栅MOSFET发生静态雪崩击穿时，由于泄流元胞区的第二屏蔽栅电极91与漂移区之间的侧面介质层更厚，能够降低第二屏蔽栅电极91对N型漂移区的横向辅助耗尽作用，减小了横向电场的斜率，提高了纵向电场的斜率，使得纵向电场与耗尽区所围面积减小，降低了泄流元胞的静态击穿电压。由于泄流元胞区中静态雪崩击穿电压低于工作元胞区的静态雪崩击穿电压，静态雪崩击穿点将被限定在泄流元胞处，同时由于泄流元胞区的P型体区二41内部没有设置N+源极区5，故不存在寄生BJT。因此当雪崩电流流经泄流元胞时，不会造成寄生BJT开启，由此防止了寄生BJT开启所造成的二次击穿。
实施例2：
本实施例提供一种屏蔽栅MOSFET，如图3所示，本实施例相比实施例1的区别在于：泄流元胞中第二屏蔽栅电极91可以设计为两个相互独立的第一***屏蔽栅电极911和第二***屏蔽栅电极912，第一***屏蔽栅电极911设置在第二***屏蔽栅电极912的上方，并且第一***屏蔽栅电极911的深度大于第二导电类型半导体体区二41的结深。其中第一***屏蔽栅电极911结构上相当于工作元胞区中第一控制栅电极10，但由于泄流元胞区中不存在源区，故第一***屏蔽栅电极911并不具备开启功能，第一***屏蔽栅电极911和第二***屏蔽栅电极912之间可采用介质层相隔离，其工作原理与实施例1相近。
本发明泄流元胞区可以间隔一个或多个工作元胞区，即工作元胞与泄流元胞的数目比可以为1∶1或n∶1n>1，n的数目本领域技术人员具体可依据器件所需的导通电阻和电流能力进行设计。如图4所示提供了一种基于本实施例结构的版图布局示意图，示意图中工作元胞区和泄流元胞区的数目比为1∶1即工作元胞和泄流元胞交替设置情况下的版图布局，其中泄流元胞的AA’剖面示意图如图5所示，工作元胞的BB’剖面示意图如图6所示。
实施例3：
本实施例提供一种屏蔽栅MOSFET，如图7所示，本实施例相比实施例1的区别在于：泄流元胞的第二屏蔽栅电极91可以设计为两个相互独立的第一***屏蔽栅电极911和第二***屏蔽栅电极912，第一***屏蔽栅电极911设置在第二***屏蔽栅电极912的上方，并且第一***屏蔽栅电极911的深度大于第二导电类型半导体体区二41的结深。其中第一***屏蔽栅电极911结构上相当于工作元胞区中第一控制栅电极10，但由于泄流元胞区中不存在源区，故第一***屏蔽栅电极911并不具备开启功能，也正是因为这样，第一***屏蔽栅电极911和第二***屏蔽栅电极912可直接相接触，其工作原理与实施例1相近。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (8)
1.一种屏蔽栅MOSFET，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体衬底(2)。第一导电类型半导体漂移区(3)和金属化源极(12)；其特征在于，第一导电类型半导体漂移区(3)中设置有工作元胞区和泄流元胞区；
所述工作元胞区包括：第二导电类型半导体体区一(4)、第一导电类型半导体重掺杂源区一(5)、第二导电类型半导体重掺杂接触区一(6)、第一屏蔽栅结构和第一控制栅结构；所述第二导电类型半导体体区一(4)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第一导电类型半导体重掺杂源区一(5)和第二导电类型半导体重掺杂接触区一(6)并排设置在第二导电类型半导体体区一(4)的顶层并且与其上方的金属化源极(12)相接触；所述第一控制栅结构设置在第一屏蔽栅结构的上方且二者均设置在两侧的第二导电类型半导体体区一(4)之间的第一沟槽(7)内部，所述第一沟槽(7)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第一控制栅结构包括第一控制栅电极(10)及其周围的第一控制栅介质层(11)，所述第一控制栅电极(10)的深度大于第二导电类型半导体体区一(4)的结深，第一控制栅电极(10)通过第一控制栅介质层(11)与其上方的金属化源极(12)以及其周侧的第二导电类型半导体体区一(4)和第一导电类型半导体重掺杂源区一(5)相接触；所述第一屏蔽栅结构包括第一屏蔽栅电极(9)及其周围的第一屏蔽栅介质层(8)；所述第一屏蔽栅电极(9)的深度小于第一导电类型半导体漂移区(3)的结深，第一屏蔽栅电极(9)通过第一屏蔽栅介质层(8)与其上方的第一控制栅电极(10)以及其周侧的第一导电类型半导体漂移区(3)相接触；
所述泄流元胞区包括：第二导电类型半导体体区二(41)、第二导电类型半导体重掺杂接触区二(61)、第二屏蔽栅结构；所述第二导电类型半导体体区二(41)设置在第一导电类型半导体漂移区(3)顶层两侧；所述第二导电类型半导体重掺杂接触区二(61)设置在第二导电类型半导体体区二(41)的顶层；第二导电类型半导体体区二(41)和第二导电类型半导体重掺杂接触区二(61)与其上方的金属化源极(12)相接触；所述第二屏蔽栅结构设置在两侧的第二导电类型半导体体区二(41)之间的第二沟槽(71)内部，所述第二沟槽(71)自器件顶层垂直穿入第一导电类型半导体漂移区(3)中；所述第二屏蔽栅结构包括第二屏蔽栅电极(91)及其周围的第二屏蔽栅介质层(81)，其中第二屏蔽栅电极(91)与第一导电类型半导体漂移区(3)之间的侧面第二屏蔽栅介质层(81)的厚度大于工作元胞区中第一屏蔽栅介质层(8)；第二屏蔽栅电极(91)的深度小于第一导电类型半导体漂移区(3)的结深，第二屏蔽栅电极(91)通过第二屏蔽栅介质层(81)与其上方的金属化源极(12)、周侧的第二导电类型半导体体区二(41)和第一导电类型半导体漂移区(3)相接触。
2.根据权利要求1所述的一种屏蔽栅MOSFET，其特征在于，任意两个相邻两个泄流元胞区之间至少间隔一个工作元胞。
3.根据权利要求2所述的一种屏蔽栅MOSFET，其特征在于，所述第二屏蔽栅结构包括第一***屏蔽栅电极(911)、第二***屏蔽栅电极(912)和设置在第一***屏蔽栅电极(911)及第二***屏蔽栅电极(912)周围的第二屏蔽栅介质层(81)；第一***屏蔽栅电极(911)设置在第二***屏蔽栅电极(912)的上方且二者直接接触或者通过介质层相隔离。
4.根据权利要求2所述的一种屏蔽栅MOSFET，其特征在于，所述第二导电类型半导体体区一(4)的掺杂浓度等于第二导电类型半导体体区二(41)。
5.根据权利要求2所述的一种屏蔽栅MOSFET，其特征在于，所述第二导电类型半导体体区(4)的结深等于第二导电类型半导体体区(41)的结深。
6.根据权利要求2所述的一种屏蔽栅MOSFET，其特征在于，本发明器件所用半导体的材料为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。
7.根据权利要求1至6任一项所述的一种屏蔽栅MOSFET，其特征在于，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，此时形成N沟道MOSFET。
8.根据权利要求1至6任一项所述的一种屏蔽栅MOSFET，其特征在于，所述第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体，此时形成P沟道MOSFET。
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