CN109150175B - 用于时钟同步和频率转换的设备和方法 - Google Patents

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Abstract

本文提供用于时钟同步和频率转换的设备和方法。时钟同步和频率转换集成电路(IC)产生相对于一个或多个参考信号具有受控计时关系的一个或多个输出时钟信号。本文的教导提供了对时钟同步和频率转换IC的许多改进，包括但不限于减少***时钟误差、减少时钟传播延迟的变化、更少的参考信号的延迟时间监控、精确计时分布和恢复、用于增强锁相回路(PLL)更新速率的计时事件的外推、快速PLL锁定、改进的参考信号相位偏移检测、参考信号之间的增强的相位偏移检测、和/或在抽取中丢失的相位信息的对准。

Description

用于时钟同步和频率转换的设备和方法
技术领域
本发明的实施方案涉及电子设备，并且更具体地涉及用于时钟和信号合成的电路。
背景技术
各种各样的电子***基于时钟信号的计时进行操作。例如，基于时钟信号计时操作的电子电路的例子包括但不限于模数转换器(ADC)、数模转换器(DAC)、有线或光学数据通信链路和/或射频前端。
发明内容
本文提供用于时钟同步和频率转换的设备和方法。时钟同步和频率转换集成电路(IC)产生相对于一个或多个参考信号具有受控计时关系的一个或多个输出时钟信号。本文的教导提供了对时钟同步和频率转换IC的许多改进，包括但不限于减少***时钟误差、减少时钟传播延迟的变化、更少的参考信号的延迟时间监控、精确计时分布和恢复、用于增强锁相回路(PLL)更新速率的计时事件的外推、快速PLL锁定、改进的参考信号相位偏移检测、参考信号之间的增强的相位偏移检测、和/或在抽取中丢失的相位信息的对准。
在一个方面中，提供具有集成电路的集成电路(IC)。IC包括：***时钟产生电路，被配置为基于***参考信号产生***时钟信号；一个或多个电路模块，具有由所述***时钟信号控制的计时；和***时钟补偿电路，被配置为产生一个或多个补偿信号，该一个或多个补偿信号可操作用于所述补偿***时钟信号的误差的一个或多个电路模块。
在某些实施方案中，***时钟补偿电路包括误差模型，被配置为基于一个或多个操作条件产生所述***时钟信号的误差的估计。在许多实施方案中，误差模型被配置为接收指示温度状况的温度信号。在各种实施方案中，误差模型被配置为接收指示振动状态的振动信号。在一些实施方案中，误差模型被配置为接收指示电源电压条件的电源电压信号。依照一些实施方案，IC被配置为通过接口接收所述误差模型的一个或多个系数。根据一些实施方案，***时钟补偿电路还包括***时钟误差计算电路，被配置为基于来自所述误差模型的估计数字地产生一个或多个补偿信号。依照多个实施方案，误差模型包括多项式模型。
在一些实施方案中，IC还包括时钟差计算电路，被配置为基于将所述***时钟信号与稳定参考信号进行比较来向所述***时钟补偿电路提供对所述***时钟信号的误差的估计。在一些实施方案中，时钟差计算电路包括数字锁相回路(DPLL)。
在各种实施方案中，***时钟补偿电路被配置为基于将所述***时钟信号的误差的闭环估计与所述***时钟信号的误差的开环估计相结合来产生一个或多个补偿信号。
在许多实施方案中，一个或多个电路模块包括时间-数字转换器(TDC)、滤波器、DPLL、数字控制振荡器(NCO)或参考监视器中的至少一种。
在一些实施方案中，所述***时钟信号的误差包括频率稳定性误差或频率精度误差中的至少一种。
在各种实施方案中，***时钟产生电路包括***时钟锁相回路(PLL)。
在另外方面中，提供具有集成电路的电子***。电子***包括时钟源，被配置为产生***参考信号；并且IC包括：***参考引脚，被配置为接收***参考信号；***时钟产生电路，被配置为基于***参考信号产生***时钟信号；一个或多个电路模块，具有由所述***时钟信号控制的计时；和***时钟补偿电路，被配置为产生一个或多个补偿信号，该一个或多个补偿信号可操作用于所述补偿***时钟信号的误差的一个或多个电路模块。
在一些实施方案中，***时钟补偿电路包括误差模型，被配置为基于一个或多个操作条件产生所述***时钟信号的误差的估计。依照一些实施方案，误差模型被配置为接收指示温度状况的温度信号。在许多实施方案中，IC包括内部温度传感器，被配置为产生温度信号。依照多个实施方案，电子***还包括外部温度传感器，被配置为产生温度信号。根据许多实施方案，误差模型被配置为接收指示振动状态的振动信号。依照多种实施方案，误差模型被配置为接收指示电源电压条件的电源电压信号。根据多种实施方案中，IC还包括配置为接收所述误差模型的一个或多个系数的接口。根据一些实施方案，***时钟补偿电路还包括***时钟误差计算电路，被配置为基于来自所述误差模型的估计数字地产生一个或多个补偿信号。在一些实施方案中，误差模型包括多项式模型。
在一些实施方案中，IC还包括时钟差计算电路，被配置为基于将所述***时钟信号与稳定参考信号进行比较来向所述***时钟补偿电路提供对所述***时钟信号的误差的估计。依照一些实施方案，时钟差计算电路包括DPLL。
在各种实施方案中，***时钟补偿电路被配置为基于将所述***时钟信号的误差的闭环估计与所述***时钟信号的误差的开环估计相结合来产生一个或多个补偿信号。
在一些实施方案中，一个或多个电路模块包括TDC、滤波器、DPLL、NCO或参考监视器中的至少一种。
根据一些实施方案，***时钟产生电路包括***时钟PLL。
在许多实施方案中，时钟源包括振荡器或谐振器中的至少一种。
在另外方面中，提供集成电路的方法。该方法包括：基于***参考信号产生***时钟信号；使用所述***时钟信号控制一个或多个电路模块的计时；以及数字地补偿所述一个或多个电路模块的***时钟信号的误差。
在各种实施方案中，该方法还包括：基于使用模型的一个更多操作条件来估计所述***时钟信号的误差；以及基于所估计的误差产生控制一个或多个电路模块的一个或多个数字补偿信号。
在一些实施方案中，该方法还包括：基于将所述***时钟信号与稳定参考信号进行比较来估计所述***时钟信号的误差；以及基于所估计的误差产生控制一个或多个电路模块的一个或多个数字补偿信号。
根据许多实施方案，数字地补偿一个或多个电路模块包括补偿TDC、滤波器、DPLL、NCO或参考监视器中的至少一种。
在另外方面中，电子***包括IC，包括：计时电路，被配置为基于输入参考信号的计时产生输出信号；输出引脚，被配置为从所述计时电路接收所述输出信号；和延迟补偿电路，被配置为向所述计时电路提供一个或多个补偿信号。电子***还包括信号路径，被配置为将所述输出信号从所述输出引脚路由到目的节点。一个或多个补偿信号可操作用于数字地补偿所述计时电路的信号路径的延迟中的变化。
在一些实施方案中，延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。在各种实施方案中，延迟模型被配置为接收指示温度状况的温度信号。根据许多实施方案，IC还包括配置为接收所述延迟模型的一个或多个系数的接口。在一些实施方案中，延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。依照某些实施方案，延迟模型包括多项式模型。根据多种实施方案中，延迟模型进一步被配置为说明所述IC的内部延迟。
在许多实施方案中，电子***还包括所述输出信号的返回路径，并且IC还包括：返回路径引脚，被配置为接收来自所述返回路径的返回信号；以及延迟差检测器，被配置为基于将所述输出信号与所述返回信号进行比较来向所述延迟补偿电路提供所述信号路径的延迟的估计。在各种实施方案中，IC还包括延迟误差计算电路，被配置为基于计算从所述输出引脚到所述返回引脚的输出信号的往返延迟来产生一个或多个补偿信号。
在一些实施方案中，计时电路包括DPLL。依照某些实施方案，所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
在各种实施方案中，计时电路包括至少一个数字可控延迟元件，被配置为接收至少一个补偿信号。
在另外方面中，提供补偿信号路径延迟变化的IC。IC包括：计时电路，被配置为基于输入参考信号的计时产生输出信号；输出引脚，被配置为通过信号路径将所述输出信号提供给目的节点；和延迟补偿电路，被配置为产生一个或多个补偿信号，所述补偿信号可操作用于对计时电路进行数字地补偿以改变信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
在一些实施方案中，延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。依照某些实施方案，延迟模型被配置为接收指示温度状况的温度信号。在各种实施方案中，IC还包括配置为接收所述延迟模型的一个或多个系数的接口。在一些实施方案中，延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。在许多实施方案中，延迟模型包括多项式模型。根据多种实施方案中，延迟模型进一步被配置为说明所述IC的内部延迟。
在某些实施方案中，IC还包括：被配置为从所述信号路径接收返回信号的返回路径引脚；以及延迟差检测器，被配置为基于将所述输出信号与所述返回信号进行比较来向延迟补偿电路提供信号路径的延迟的估计。根据多种实施方案中，IC还包括延迟误差计算电路，被配置为基于计算从所述输出引脚到所述返回引脚的输出信号的往返延迟来产生一个或多个补偿信号.
在一些实施方案中，计时电路包括DPLL。根据多种实施方案中，所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
在许多实施方案中，计时电路包括至少一个数字可控延迟元件，被配置为接收至少一个补偿信号。
在另外方面中，提供一种在电子***中信号路径延迟补偿的方法。该方法包括：使用IC的计时电路基于输入参考信号产生输出信号；通过信号路径将所述输出信号从所述IC的输出引脚提供到目的节点；和对计时电路进行数字地补偿以改变所述信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
在许多实施方案中，该方法还包括：使用延迟模型基于一个或多个操作条件估计延迟的变化；以及基于估计的误差产生用于数字地补偿所述计时电路的一个或多个数字补偿信号。
在一些实施方案中，该方法还包括：在IC的返回信号引脚处接收返回信号；基于将输出信号与返回信号进行比较来估计延迟的变化；以及基于估计的误差产生用于数字地补偿所述计时电路的一个或多个数字补偿信号。
在一些实施方案中，数字地补偿所述计时电路包括提供相位调整到DPLL。
在另外方面中，提供补偿信号路径延迟变化的IC。IC包括：计时电路，被配置为基于输入参考信号的计时产生输出信号；信号路径，被配置为将所述输出信号提供给目的节点；以及延迟补偿电路，被配置为产生一个或多个补偿信号，所述补偿信号可操作用于对计时电路进行数字地补偿以改变信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
在某些实施方案中，延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。在许多实施方案中，延迟模型被配置为接收指示温度状况的温度信号。依照一些实施方案，IC还包括配置为接收所述延迟模型的一个或多个系数的接口。在一些实施方案中，延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。根据多种实施方案中，延迟模型包括多项式模型。依照一些实施方案，延迟模型进一步被配置为说明所述IC的内部延迟。
在许多实施方案中，计时电路包括DPLL。依照一些实施方案，所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
在各种实施方案中，计时电路包括至少一个数字可控延迟元件，被配置为接收至少一个补偿信号。
在另外方面中，提供具有参考监视的IC。IC包括：时钟测量电路，被配置为基于***时钟信号的计时产生参考时钟信号的多个数字测量；和参考监视器，被配置为产生监视器输出信号，指示所述参考时钟信号是否在一个或多个容差参数的容差内。参考监视器包括：统计处理电路，被配置为处理所述多个数字测量以产生测量不确定度的估计，并且在基于所述测量不确定度的估计产生监视器输出信号中控制所述参考监视器的延迟时间。
在一些实施方案中，统计处理电路被配置为在时间窗口上计算所述多个数字测量的方差。根据许多实施方案，一个或多个容差参数包括标称周期和周期偏移限制，并且统计处理电路进一步被配置为基于比较所述方差与所述周期偏移限制来控制所述延迟时间。
在许多实施方案中，统计处理电路进一步被配置为确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
在各种实施方案中，一个或多个容差参数包括抖动极限。
根据许多实施方案，统计处理电路进一步被配置为产生与多个部分重叠的时间窗口相关联的多个测量不确定度的估计。
在一些实施方案中，统计处理电路被配置为在时间窗口上计算所述多个数字测量的均值和方差。
在一些实施方案中，时钟测量电路包括TDC，被配置为产生表示参考时钟信号的多个转换时间的多个数字时间戳。根据多种实施方案中，IC还包括DPLL，被配置为处理所述多个数字时间戳。
在另外方面中，提供一种在时钟***中的参考监视的方法。该方法包括：基于***时钟信号的计时产生参考时钟信号的多个数字测量；处理所述多个数字测量以使用参考监视器产生测量不确定度的估计；和基于所述测量不确定度的估计来控制所述参考监视器的测量延迟时间。
在各种实施方案中，该方法还包括使用所述参考监视器检测所述参考时钟信号是否在一个或多个容差参数的容差内。
在一些实施方案中，处理所述多个数字测量包括在时间窗口上计算所述多个数字测量的方差。
在许多实施方案中，处理所述多个数字测量包括确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
在各种实施方案中，产生所述多个数字测量包括产生表示所述参考时钟信号的多个转换时间的多个数字时间戳。
在另外方面中，提供具有动态控制的延迟时间的参考信号监测***。参考信号监测***包括：TDC，被配置为产生表示参考时钟信号的多个转换时间的多个数字时间戳；和参考监视器，被配置为产生指示所述参考时钟信号的状态的监视器输出信号。参考监视器被配置为处理所述多个数字时间戳以产生测量不确定度的估计，并且在基于所述测量不确定度的估计产生监视器输出信号中控制所述参考监视器的延迟时间。
在许多实施方案中，参考监视器进一步被配置为在时间窗口上计算所述多个数字时间戳的方差。根据多种实施方案中，参考监视器进一步被配置为基于将所述方差与周期偏移限制比较来控制所述延迟时间。
在一些实施方案中，参考监视器进一步被配置为确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
在各种实施方案中，监视器输出信号指示所述参考时钟信号是否在所述抖动极限内。
根据许多实施方案，参考监视器进一步被配置为产生与多个部分重叠的时间窗口相关联的多个测量不确定度的估计。
在另外方面中，提供分布式计时***。分布式计时***包括源IC，被配置为基于共同参考信号检测信号的计时，并且产生数字地表示信号的计时的数字计时信号。分布式计时***还包括：电耦合到所述源IC的数字接口；和目的IC，被配置为从数字接口接收数字计时信号。目的IC被配置为基于数字计时信号和共同参考信号恢复信号。
在各种实施方案中，源IC包括：TDC，被配置为产生表示信号的多个转换时间的多个数字时间戳；和格式转换电路，被配置为基于所述多个数字时间戳产生数字计时信号。根据许多实施方案，源IC还包括同步电路，被配置为基于所述共同参考信号同步TDC和所述格式转换电路。在一些实施方案中，分布式计时***还包括***时钟PLL，被配置为基于局部***参考信号产生用于所述同步电路的***时钟信号。
在一些实施方案中，数字接口是串行接口。
在一些实施方案中，分布式计时***还包括一个或多个额外的源IC，被配置为向所述数字接口提供一个或多个额外的数字计时信号。
在许多实施方案中，目的IC包括格式转换电路，被配置为处理数字计时信号以产生表示信号的多个转换时间的多个数字时间戳。根据某些实施方案，分布式计时***还包括DPLL，被配置为基于所述多个数字时间戳恢复信号。在一些实施方案中，源IC还包括同步电路，被配置为基于所述共同参考信号来同步格式转换电路。根据一些实施方案，分布式计时***还包括***时钟PLL，被配置为基于局部***参考信号产生用于所述同步电路的***时钟信号。
在某些实施方案中，分布式计时***还包括一个或多个额外的目的IC，被配置为从计时接口接收数字计时信号，并基于所述数字计时信号和所述共同参考信号恢复信号。
在许多实施方案中，目的IC恢复所述信号的频率。
在各种实施方案中，目的IC恢复所述信号的频率和所述信号的相位。
在另外方面中，提供时钟同步和频率转换IC。IC包括：第一引脚，被配置为接收表示信号的计时的数字计时信号；格式转换电路，被配置为处理所述数字计时信号以产生指示信号的多个转换时间的多个参考数字时间戳；和DPLL，被配置为从所述多个参考数字时间戳恢复信号。
在许多实施方案中，DPLL恢复所述信号的频率。
在各种实施方案中，DPLL恢复所述信号的频率和所述信号的相位。
在一些实施方案中，IC还包括：第二引脚，被配置为接收共同参考信号；和同步电路，被配置为基于所述共同参考信号来同步格式转换电路。依照一些实施方案，IC还包括：第三引脚，被配置为接收***参考信号；和***时钟PLL，被配置为基于***参考信号产生用于所述同步电路的***时钟信号。
在另外方面中，提供一种分布式计时的方法。该方法包括：使用第一IC基于共同参考信号检测信号的计时；使用第一IC产生检测的计时的数字表示；通过数字接口将检测的计时的数字表示从所述第一IC传输到所述第二IC；和基于所述检测的计时的数字表示和所述共同参考信号恢复所述第二IC中的信号。
在各种实施方案中，产生检测的计时的数字表示包括使用TDC产生表示信号的多个转换时间的多个数字时间戳。
根据许多实施方案，恢复第二IC中的信号包括处理检测的计时的数字表示以产生表示信号的多个转换时间的多个参数数字时间戳。在某些实施方案中，恢复第二IC中的信号还包括使用DPLL以从所述多个参考数字时间戳恢复信号。
在一些实施方案中，恢复第二IC中的信号包括全部恢复信号的频率和信号的相位。
在另外方面中，提供分布式计时***。分布式计时***包括源装置，被配置为接收共同的时基信号并且产生表示信号的计时的数字数据信号。分布式计时***还包括：数据集线器，被配置为接收数字数据信号；和目的装置，被配置为从所述数据集线器接收所述数字数据信号，并且基于所述共同的时基信号和所述数字数据信号来恢复该信号。
在许多实施方案中，分布式计时***还包括一个或多个额外的目的装置，被配置为从所述数据集线器接收所述数字数据信号，并基于所述共同的时基信号和所述数字数据信号恢复该信号。
在一些实施方案中，分布式计时***还包括一个或多个额外的源装置，被配置为产生表示一个或多个信号的计时的一个或多个数字数据信号，并且将所述一个或多个数字数据信号提供给所述数据集线器。
在各种实施方案中，源装置被配置为接收第一局部振荡器信号，该信号控制所述源装置处的局部计时，并且所述目的装置被配置为接收第二局部振荡器信号，该第二局部振荡器信号控制所述目的装置处的计时。
在许多实施方案中，目的装置恢复信号的频率。
在一些实施方案中，目的装置恢复信号的频率和信号的相位。
在另外方面中，提供了一种DPLL中的相位检测方法。该方法包括：产生输入时钟信号的第一计时事件的数字表示到相位检测器；产生输入时钟信号的第二计时事件的数字表示；基于所述第二计时事件和所述第一计时事件之间的时间间隔调整所述第二计时事件的数字表示来外推第一外推的计算事件；和使用所述第一外推的计算事件提供相位检测。
在各种实施方案中，输入时钟信号包括到DPLL的参考时钟信号。
在许多实施方案中，输入时钟信号包括到DPLL的反馈时钟信号。
在一些实施方案中，外推第一外推的计算事件包括向后外推。
在一些实施方案中，外推第一外推的计算事件包括向前外推。
在各种实施方案中，该方法还包括使用TDC以产生所述第一和第二计时事件的数字表示。
在某些实施方案中，该方法还包括从所述输入时钟信号估计时间间隔。
依照许多实施方案，该方法还包括基于所述输入时钟信号的计时事件的理想周期性来确定时间间隔。
在一些实施方案中，该方法还包括：产生所述输入时钟信号的第三计时事件的数字表示，以及基于第三计时事件与第一计时事件之间的时间间隔调整所述第三计时事件的数字表示来外推第二外推的计算事件。
在一些实施方案中，第一计时事件对应于与所述输入时钟信号的载波频率相关联的边缘，并且所述第二计时事件对应于与所述输入时钟信号的子载波频率相关联的边缘。
在一些实施方案中，所述第一计时事件传达所述输入时钟信号的相位信息，并且所述第二计时事件传达所述输入时钟信号的频率信息。
在另外方面中，DPLL包括第一计时检测器，被配置为产生第一时钟信号的计时的第一多个数字表示，所述第一多个数字表示包括第一计时事件的第一数字表示和第二计时事件的第二数字表示。DPLL还包括：第二计时检测器，被配置为产生第二时钟信号的计时的第二多个数字表示；和相位检测器，被配置为基于所述第一多个数字表示和所述第二多个数字表示提供相位检测。相位检测器被配置为基于所述第二计时事件和所述第一计时事件之间的时间间隔调整所述第二数字表示来产生第一外推的计算事件，并且所述相位检测器被配置为基于所述第一外推的计算事件提供相位检测。
在许多实施方案中，第一时钟信号是到DPLL的参考时钟信号，并且第二时钟信号是到DPLL的反馈时钟信号。
在各种实施方案中，第一时钟信号是到DPLL的反馈时钟信号，并且第二时钟信号是到DPLL的参考时钟信号。
在一些实施方案中，相位检测器被配置为基于向后外推产生所述第一外推的计算事件。
在一些实施方案中，相位检测器被配置为基于向前外推产生所述第一外推的计算事件。
根据某些实施方案，第一计时检测器包括第一TDC并且所述第二计时检测器包括第二TDC。
在许多实施方案中，相位检测器被配置为基于所述第一多个数字表示和所述第二多个数字表示来估计时间间隔。
在一些实施方案中，相位检测器被配置为基于所述第一时钟信号的理想周期性来确定时间间隔。
根据一些实施方案，所述第一多个数字表示包括第三计时事件的第三数字表示，并且相位检测器进一步被配置为基于第三计时事件与第一计时事件之间的时间间隔调整所述第三计时事件的数字表示来产生第二外推的计算事件。
在许多实施方案中，第一计时事件对应于与所述第一时钟信号的载波频率相关联的边缘，并且所述第二计时事件对应于与所述第一时钟信号的子载波频率相关联的边缘。
依照多种实施方案，第一计时事件传达所述第一时钟信号的相位信息，并且所述第二计时事件传达所述第一时钟信号的频率信息。
在另外方面中，提供一种高速锁定频率和相位的方法。该方法包括：在PLL的参考信号和反馈信号之间检测频率偏移；通过在打开PLL的反馈回路的情况下向PLL提供频率偏移校正来补偿频率偏移；通过在所述频率偏移校正之后提供相位偏移校正来补偿所述参考信号与所述反馈信号之间的相位偏移；和通过在关闭PLL的反馈回路的情况下将所述反馈信号锁定到所述参考信号来补偿PLL的残余误差。
在许多实施方案中，检测频率偏移包括从数字相位检测器的输出中减去初始相位偏移，以及基于所述数字相位检测器的残余相位偏移来检测频率偏移。
在一些实施方案中，补偿频率偏移包括控制回路滤波器输出值。
在一些实施方案中，检测频率偏移包括将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较。根据某些实施方案，该方法还包括基于所述比较来计算分数频率误差。在各种实施方案中，补偿频率偏移包括通过NCO的控制字对分数频率误差进行归一化，并且基于归一化的频率误差来更新NCO。依照一些实施方案，补偿频率偏移包括以受控变化率逐渐转变所述PLL的输出频率。
在许多实施方案中，补偿相位偏移包括基于所述参考时钟信号的计时来同步PLL的反馈分频器。
在一些实施方案中，补偿相位偏移包括逐渐提供相位调整以限制PLL的输出频率偏差。
依照某些实施方案，检测频率偏移包括使用参考监视器检测频率偏移。
在一些实施方案中，补偿相位偏移包括向所述PLL提供开环相位校正。
在许多实施方案中，补偿相位偏移包括向所述PLL提供闭环相位校正。
在各种实施方案中，补偿PLL的残余误差包括随时间减小PLL的回路带宽。
在另外方面中，提供高速锁定频率和相位的IC。IC包括DPLL，包括数字相位检测器，被配置为比较参考信号和反馈信号。IC还包括：频率偏移检测电路，被配置为在参考信号和反馈信号之间检测频率偏移；和回路控制器被配置为在打开DPLL的反馈回路的情况下向DPLL提供频率偏移校正。回路控制器进一步被配置为通过在所述频率偏移校正之后提供相位偏移校正来补偿所述参考信号与所述反馈信号之间的相位偏移，以及在关闭DPLL的反馈回路的情况下将所述反馈信号锁定到所述参考信号来补偿DPLL的残余误差。
在许多实施方案中，频率偏移检测电路被配置为通过从数字相位检测器的输出中减去初始相位偏移来检测频率偏移，以及基于所述数字相位检测器的残余相位偏移来检测频率偏移。
在一些实施方案中，回路控制器被配置为基于控制DPLL的回路滤波器的回路滤波器输出值来提供频率偏移校正。
在某些实施方案中，频率偏移检测电路被配置为通过将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较来检测频率偏移。
在各种实施方案中，回路控制器被配置为基于通过NCO的控制字对分数频率误差进行归一化并且基于归一化的频率误差来更新NCO来补偿频率偏移。
在许多实施方案中，回路控制器进一步被配置为以受控变化率逐渐转变所述DPLL的输出频率。
在一些实施方案中，回路控制器进一步被配置为基于所述参考时钟信号的计时来同步DPLL的反馈分频器。
在一些实施方案中，回路控制器被配置为基于随时间减小DPLL的回路带宽来补偿DPLL的残余误差。
在另外方面中，提供具有参考相位偏移检测的IC。IC包括相位偏移检测器，被配置为基于***时钟信号的计时来检测参考信号的相位偏移。相位偏移检测器被配置为基于在***时钟信号的多个周期上观察参考信号来产生指示检测到的相移的相位检测信号。
在许多实施方案中，相位偏移检测器包括被配置为区分在所述多个周期的一个或多个周期上观察到的相位误差的相位误差微分电路。
在一些实施方案中，相位偏移检测器包括窗口式累加电路，被配置为累积在多个周期上捕获的参考信号的两个或更多个观测值。
在一些实施方案中，相位偏移检测器包括被配置为基于在多个周期上捕获的参考信号的两个或更多个观测的多数处理来产生相位检测周期的多数处理电路。
在许多实施方案中，IC还包括配置为接收参考信号的PLL。
在另外方面中，提供具有相位偏移检测的IC。IC包括配置为检测第一参考信号和第二参考信号之间的相位偏移的相位偏移检测器。相位偏移检测器被配置为基于在***时钟信号的多个周期内观察所述第一参考信号和所述第二参考信号之间的相位差来产生指示所检测到的相位偏移的相位偏移信号。
在一些实施方案中，IC还包括被配置为接收第一参考信号或第二参考信号中的至少一个的PLL。根据一些实施方案，IC还包括被配置为提供第一参考信号或第二参考信号的多路复用器。依照多个实施方案，相位偏移检测器被配置为使用相位偏移信号给PLL提供相位调整。
在某些实施方案中，相位偏移检测器接收第一参考信号的计时的第一多个数字表示以及第二参考信号的第二多个数字表示。
在许多实施方案中，IC还包括被配置为产生所述第一多个数字表示的第一TDC、以及被配置为产生所述第二多个数字表示的第二TDC。
在另外方面中，提供DPLL。DPLL包括分频器，被配置为将输入时钟信号分频以生成具有第一计时事件和第二计时事件的分频时钟信号。DPLL还包括相位检测器，用于根据分频时钟信号提供相位检测。相位检测器包括外推电路，该外推电路被配置为在第一计时事件和第二计时事件之间生成外推的计时事件，并且相位检测器被配置为基于外推的计时事件提供相位检测。
在一些实施方案中，外推的计时事件对应于通过分频器抽取输入时钟信号而丢失的计时事件。
在一些实施方案中，输入时钟信号是到DPLL的参考时钟信号。
在某些实施方案中，输入时钟信号是到DPLL的反馈时钟信号。
附图说明
图1是时钟同步和频率转换集成电路(IC)的一个实施方案的示意图。
图2A是用于时钟同步和频率转换IC的数字锁相回路(DPLL)的一个实施方式的示意图。
图2B是用于时钟同步和频率转换IC的模拟锁相回路(APLL)的一个实施方式的示意图。
图2C是用于时钟同步和频率转换IC的***时钟锁相回路(PLL)的一个实施方式的示意图。
图3是用于时钟同步和频率转换IC的DPLL的另一个实施方式的示意图。
图4是用于时钟同步和频率转换IC的数字控制振荡器(NCO)的一个实施方式的示意图。
图5是用于时钟同步和频率转换IC的频率转换回路的一个实施方式的示意图。
图6是具有集成电路的电子***的一个实施方案的示意图。
图7是具有集成电路的电子***的另一个实施方案的示意图。
图8是具有集成电路的电子***的另一个实施方案的示意图。
图9是具有开环集成电路的电子***的另一个实施方案的示意图。
图10是具有闭环集成电路的IC的示意图。
图11是根据另一实施方案***时钟补偿电路的示意图。
图12是根据一个实施方案TDC的示意图。
图13是根据另一实施方案DPLL的示意图。
图14是根据另一实施方案NCO的示意图。
图15是具有延迟补偿的电子***的一个实施方案的示意图。
图16是具有延迟补偿的电子***的另一实施方案的示意图。
图17是具有延迟补偿的电子***的另一实施方案的示意图。
图18是时钟同步和频率转换IC的另一个实施方案的示意图。
图19是具有延迟补偿的IC的另一个实施方案的示意图。
图20是具有延迟补偿的电子***的另一个实施方案的示意图。
图21是参考监视***的一个实施方案的示意图。
图22是参考监视***的另一个实施方案的示意图。
图23是参考监视***的另一个实施方案的示意图。
图24是根据另一实施方案的电子***的示意图。
图25是根据另一实施方案的电子***的示意图。
图26A是根据一个实施方案源装置的示意图。
图26B是根据一个实施方案目的装置的示意图。
图27A是根据一个实施方案源IC的示意图。
图27B是根据一个实施方案目的IC的示意图。
图28是时钟同步和频率转换IC的另一实施方案的示意图。
图29是示意性地描述中间抽取的一个示例的各种计时事件序列。
图30A描述一系列计时事件的后向推断的一个例子。
图30B描述一系列计时事件的前向和后向推断的一个例子。
图31是根据另一实施方案DPLL的示意图。
图32是根据另一实施方案DPLL的示意图。
图33是用于时钟同步和频率转换IC的频率转换回路的另一实施方式的示意图。
图34是根据一个实施方案相位和频率锁定的方法。
图35A-35E描述相位和频率锁定的的DPLL电路的多种实施方案。
图36A-36D是相位阶跃检测的各种示例的图。
图37A-37D是相位偏移检测器的多种实施方案的示意图。
图38是根据一个实施方案相位偏移检测***的示意图。
图39是除以三之后的可能阶段的一个例子的图。
图40是时间戳插值的一个例子的图。
图41是根据另一实施方案DPLL的示意图。
图42是根据另一实施方案DPLL的示意图。
具体实施方式
下文参考附图更全面地描述新颖***、设备和方法的各个方面。然而，本公开的各方面可以以许多不同的形式来体现，并且不应该被解释为限于贯穿本公开所呈现的任何特定结构或功能。相反，提供这些方面使得本公开将是彻底和完整的，并且将本公开的范围充分地传达给本领域技术人员。
基于本文的教导，本领域技术人员应该认识到，本公开的范围旨在覆盖本文公开的新颖***、装置和方法的任何方面，无论是独立于或与任何其他方面组合。例如，可以使用本文阐述的任何数量的方面来实现装置或实践一种方法。因此，将理解的是，某些实施例可以包括比图中所示的元件和/或附图中所示的元件的子集中所示的更多的元件。此外，一些实施例可以包含来自两个或更多个附图的特征的任何合适的组合。另外，范围旨在涵盖使用除了本文阐述的各个方面之外的或者不同于本文阐述的各个方面的其他结构、功能或结构和功能来实践的这样的装置或方法。应该理解，本文公开的任何方面可以通过权利要求的一个或多个元素或其等同物来体现。
尽管在此描述了特定方面，但是这些方面的许多变化和置换落入本公开的范围内。虽然提到了优选方面的一些益处和优点，但是本公开的范围并非旨在限于特定益处、用途或目标。而且，本公开的各方面旨在广泛地适用于各种电子***。详细描述和附图仅仅是对本公开的说明而非限制，本公开的范围由所附权利要求及其等同物来限定。
图1是时钟同步和频率转换集成电路(IC)40的一个实施方案的示意图。时钟同步和频率转换IC 40示出了可以根据本公开的一个或多个特征实现的IC的一个实施例。然而，本文的教导适用于电子***的其他实施方式，包括但不限于IC的其他实施方式。IC在这里也被称为半导体芯片或半导体管芯。
在所示实施方案中，时钟同步和频率转换IC 40包括第一输入参考控制电路1a、第二输入参考控制电路1b、第一参考时钟解调器2a、第二参考时钟解调器2b、第三参考时钟解调器2c、第四参考时钟解调器2d、第一参考分频器3a、第二参考分频器3b、第三参考分频器3c、第四参考分频器3d、第一时间-数字转换器(TDC)4a、第二TDC 4b、第三TDC 4c、第四TDC4d、数字交叉点多路复用器5、第一数字锁相回路(DPLL)6a、第二DPLL 6b、第一模拟锁相回路(APLL)7a、第二APLL 7b、第一输出时钟多路复用器8a、第二输出时钟多路复用器8b、第三输出时钟多路复用器8c、第四输出时钟多路复用器8d、第五输出时钟多路复用器8e、第一输出分频器9a、第二输出分频器9b、第三输出分频器9c、第四输出分频器9d、第五输出分频频器9e、第一时钟输出驱动器11a、第二时钟输出驱动器11b、第三时钟输出驱动器11c、第四时钟输出驱动器11d、第五时钟输出驱动器11e、第一反馈时钟多路复用器12a、第二反馈时钟多路复用器12b、第三反馈时钟多路复用器12c、第四反馈时钟多路复用器12d、第五反馈时钟多路复用器12e、***时钟PLL 13、调制和相位偏移控制器14、温度传感器15、***时钟补偿电路16、内部零延迟控制电路17、参考监视器18、参考开关电路19、辅助数字控制振荡器(NCO)21、辅助TDC 22、状态和控制引脚23以及串行端口和存储器控制器24。
如图1所示，时钟同步和频率转换IC 40还包括各种引脚或引脚，包括输入参考引脚(REFA、REFAA、REFB、REFBB)、***参考引脚(XOA、XOB)、输出时钟引脚(OUT0AP、OUT0AN、OUT0BP、OUT0BN、OUT0CP、OUT0CN、OUT1AP、OUT1AN、OUT1BP、OUT1BN)、串口引脚(SERIALPORT)和多功能引脚(M PINS)。为清楚起见，图1中省略了某些引脚，例如用于电源和地线的引脚。
尽管示出了时钟同步和频率转换芯片的电路和引脚的一个示例，但是可以使用其他实现方式和电路和/或引脚。
输入参考引脚(REFA、REFAA、REFB、REFBB)接收由输入参考控制电路1a-1b处理的输入参考信号(例如参考时钟信号或其他相位和/或频率参考信号)。输入参考控制电路1a-1b可用于提供输入参考选择、反转和/或各种其他处理。在某些实施方式中，输入参考控制电路1a-1b可配置为处理差分或单端输入参考信号，从而增强IC 40的灵活性。
在某些实施方式中，一个或多个输入参考引脚(REFA、REFAA、REFB、REFBB)接收具有载波频率和嵌入的子载波频率的参考时钟信号。这种参考时钟信号包括嵌入在高频载波内的低频时钟信号。
提供具有嵌入式副载波的参考时钟信号可以提供许多优点。例如，在包括带有定时卡和线路卡的机箱的应用中，载波频率可以传送期望的频率信息，而副载波频率可以传送期望的相位信息。
参考解调器2a-2d用于提取与参考时钟信号的子载波频率相关的相位信息。例如，当使能时，参考解调器恢复对应于出现在输入参考时钟信号的某些边缘上的周期性相位变化的调制事件。具有嵌入式子载波频率的参考时钟信号可以以各种方式生成，包括但不限于通过时钟同步和频率转换IC的另一个实例。
因此，参考解调器2a-2d用于在包括嵌入式子载波频率的应用中提取嵌入在接收的输入参考时钟信号中的调制事件。
参考分频器3a-3d操作以提供对相应输入参考信号的除法。在所示的实施方案中，参考分频器3a-3d使用可编程的除数值操作。例如，用户可以通过串行端口将期望的除数值编程到IC 40中。通过包含参考分频器3a-3d，通过提供对输入参考信号的频率的控制来增强芯片的灵活性。例如，可以使用参考分频器3a-3d来将参考频率降低到适合于TDC 4a-4d的输入频率范围的值。
TDC 4a-4d分别从参考分频器3a-3d提供分频的参考信号的时间-数字转换。特别地，TDC 4a-4d中的每一个操作以观察相应的参考信号的定时，并且产生数字时间戳，以识别何时出现参考信号的边缘转变(例如，上升和/或下降边缘)。
数字交叉点多路复用器5根据需要操作以在整个IC 40中路由各种信号。尽管在图1中说明了某些输入和输出，但是数字交叉点多路复用器5可以适用于在整个IC 40中路由各种各样的信号。此外，数字交叉点多路复用器5也连接到IC 40的各种引脚和接口，因此可以用来例如通过串行端口引脚(SERIAL PORT)和/或多功能引脚(M PINS)发送或接收信号。
数字交叉点多路复用器5是数字可编程的，以提供特定应用或实现所需的连接性。在第一个例子中，数字交叉点多路复用器5从一个或多个TDC4a-4d的输出提供数字时间戳给第一DPLL 6a和/或第二DPLL 6b。在第二个例子中，数字交叉点多路复用器5从一个或多个TDC 4a-4d的输出提供数字时间戳给参考监视器18。在第三个例子中，数字交叉点多路复用器5将辅助NCO 21和/或辅助TDC 22连接到IC 40的DPLL 6a、6b和/或其他电路。
继续参考图1，第一DPLL 6a处理从数字交叉点多路复用器5接收的数字时间戳，以产生第一DPLL输出时钟信号，其用作第一APLL 7a的输入。此外，APLL 7a提供频率转换和/或抖动清除以生成第一APLL输出时钟信号。类似地，第二DPLL 6b处理从数字交叉点多路复用器5接收的数字时间戳以产生第二DPLL输出时钟信号，第二APLL 7b将其用作用于产生第二APLL输出时钟信号的参考。
输出时钟多路复用器8a-8e用于从第一APLL 7a、第二APLL 7b和/或***时钟PLL13选择和分配输出时钟信号到输出分频器9a-9e。输出分频器9a-9e分别对由输出时钟多路复用器8a-8e选择的输出时钟信号提供可编程分频。在所示的实施方案中，输出时钟分频9a-9e也以可控的相位延迟和/或突发控制进行操作以支持突发时钟规范，例如JESD204B。输出分频器9a-9e还支持对输出时钟信号(例如，上升沿或下降沿)的边沿位置的调制，以支持将子载波***到更高频率的载波时钟信号中。因此，输出分频器9a-9e也可以用于产生具有嵌入的子载波频率的时钟信号，该时钟信号可以由IC 40的另一个实例的参考解调器(例如，参考解调器2a-2d)解调。
来自分频器9a-9e的分频输出时钟信号分别提供给时钟输出驱动器11a-11e，它们驱动输出时钟引脚(OUT0AP、OUT0AN、OUT0BP、OUT0BN、OUT0CP、OUT0CN、OUT1AP、OUT1AN、OUT1BP、OUT1BN)。此外，分频后的输出时钟信号还被提供给反馈时钟多路复用器12a-12e，反馈时钟多路复用器12a-12e可以用于向内部零延迟控制电路17和/或其他时钟反馈路径提供一个或多个选定的时钟信号。
如图1所示，内部零延迟控制电路17可通过数字交叉点多路复用器5连接到IC 40的DPLL 6a、6b和/或其他电路和/或引脚。内部零延迟控制电路17有助于控制输入时钟引脚(OUT0AP、OUT0AN、OUT0BP、OUT0BN、OUT0CP、OUT0CN、OUT1AP、OUT1AN、OUT1BP、OUT1BN)相对于在输入参考引脚上接收到的输入参考信号的输入相位(REFA、REFAA、REFB、REFBB)。例如，可以使用内部零延迟控制电路17来将IC 40作为在输入相位与输出相位之间具有大约零度相位延迟的PLL来操作。
***时钟PLL 13从***参考引脚(XOA、XOB)接收一个或多个***参考信号。此外，***时钟PLL 13使用***参考信号来产生控制IC 40时序的***时钟信号。尽管在图1中为了图的清楚而没有示出，但***时钟信号可以用来控制控制IC 40的各种电路的时序，包括但不限于参考解调器2a-2d、TDC 4a-4d、DPLL 6a-6b、参考监视器18、参考开关电路19和/或辅助TDC 22。
调制和相位偏移控制器14提供了各种各样的功能。例如，调制和相位偏移控制器14可以控制输出分频器9a-9e的分频比和/或相位延迟，从而控制输出时钟信号的频率和相位。图1的调制和相位偏移控制器14还控制用于支持间隙时钟应用的时钟脉冲串。此外，调制和相位偏移控制器14控制输出时钟边沿的位置的调制，以选择性地将副载波***到较高频率的载波时钟信号中。以这种方式实现调制和相位偏移控制器14有助于产生具有载波频率和嵌入子载波频率的参考时钟信号。
温度传感器15用于产生指示IC 40温度的温度指示信号，例如***时钟PLL 13附近或本地的温度状态。在所示的实施方案中，温度指示信号被提供给***时钟补偿电路16，其产生补偿信号，用于补偿IC 40的一个或多个电路模块，用于由温度变化引起的***时钟信号的误差。
继续参考图1，参考监视器18用于检测在输入参考引脚(REFA、REFAA、REFB、REFBB)上接收到的一个或多个参考时钟信号是否可靠。例如，IC 40可以用容差数据编程(例如，通过串行端口)，该数据与特定应用允许的容许量的参考时钟抖动相关联。另外，参考监视器18可以处理来自TDC 4a-4d的数字时间戳，以确定输入的参考时钟信号中的特定的一个是否可靠地在分配的容差内运行。
参考开关电路19有助于控制哪个输入参考时钟信号被提供作为DPLL 6a-6b的输入。例如，在各种应用中，为了冗余和/或其他原因提供了多个参考时钟信号。此外，当特定参考时钟信号不可用或变得不可靠时，可以切换参考时钟信号。在某些实施方式中，在参考切换期间，DPLL暂时以保持模式开环操作，由此稳定IC40产生的输出时钟信号并防止突然的输出频率变化。
辅助NCO 21和辅助TDC 22用于为各种各样的功能提供片上NCO和TDC，从而扩大IC40可以使用的应用的灵活性和/或范围。
状态和控制引脚接口23用作通过多功能引脚(M PINS)发送和接收信号的接口。
串行端口和存储器控制器24耦合到诸如串行***接口(SPI)或集成电路间(I2C)接口的串行端口或接口。串行端口和存储器控制器24可以用于多种功能，包括但不限于用于以期望的方式从与编程或配置IC 40相关联的用户接收数据。
时钟同步和频率转换IC 40可用于控制各种应用中的时钟和时序。在一个例子中，IC 40提供GPS、PTP(IEEE-1588)和/或SyncE应用中的抖动清除和同步。在第二个例子中，时钟同步和频率转换IC 40被包括在基站(例如，毫微微小区或微微小区)中以控制用于基带和无线电的时钟。在第三示例中，时钟同步和频率转换IC 40控制诸如光传输网络(OTN)的传输网络的映射/解映射，同时提供抖动清除。在第四个例子中，时钟同步和频率转换IC40为Stratum2、3e和3应用提供保持、抖动净化和相位瞬变控制。在第五个例子中，时钟同步和频率转换IC40提供对数据转换时钟的支持，例如模数(A/D)和/或数模(D/A)转换，例如，用于JESD204B支持。在第六个例子中，时钟同步和频率转换IC40提供有线基础设施支持的定时，诸如电缆基础设施和/或运营商以太网。
时钟同步和频率转换IC 40示出了可以根据在此讨论的一个或多个特征来实现的半导体芯片的一个实施例。然而，这里的教导适用于电子***的其他实现。
图2A是用于时钟同步和频率转换IC(例如图1的时钟同步和频率转换IC 40)的DPLL 50的一个实施方式的示意图。DPLL 50包括数字相位检测器51、数字回路滤波器52、NCO 53、反馈分频器54。
图2A的DPLL 50示出了适合用作图1的DPLL 6a、6b的DPLL的一个示例。然而，图1的DPLL 6a、6b可以用其他方式实现。
数字相位检测器51将数字参考信号55与数字反馈信号56进行比较以产生数字相位误差信号。在某些实施方式中，数字相位检测器51包括基于TDC的相位检测器。在一个例子中，第一TDC产生表示数字参考信号55转换的时间实例的数字时间戳，而第二TDC产生表示数字反馈信号56转换的时间实例的数字时间戳，并且数字相位检测器51处理时间戳以产生数字相位误差信号。在另一个例子中，数字相位检测器51基于将数字参考信号55与数字反馈信号56进行比较来产生数字误差信号，并且使用公共的TDC来产生表示数字误差信号的转换的时间戳。
数字回路滤波器52基于一个或多个数字系数向数字相位误差信号提供数字滤波以生成数字频率调谐字(FTW)。如图2A所示，数字FTW用作NCO 53的输入。在某些实施方式中，数字回路滤波器52具有可编程的回路带宽以增强灵活性。
继续参考图2A，NCO 53接收***时钟信号，例如来自图1的***时钟PLL 13。NCO53基于***时钟信号和数字FTW的值产生DPLL输出时钟信号57。随着数字FTW的值改变，***时钟信号的频率也相应地改变。
反馈分频器54基于DPLL输出时钟信号57的分频产生数字反馈信号56。在某些实施方式中，反馈分频器54以可编程的除数值操作以增强灵活性。
在稳定状态下，DPLL 50将数字参考信号55的相位锁定到数字反馈信号56的相位。
尽管图2A示出了DPLL的一个实施方式，但DPLL可以以各种各样的方式来实现。
图2B是用于时钟同步和频率转换IC(例如图1的时钟同步和频率转换IC 40)的APLL 60的一个实施方式的示意图。APLL 60包括相位检测器61、回路滤波器62、压控振荡器(VCO)63和反馈分频器64。
图2B的APLL 60示出了适合用作图1的APLL 7a、7b的APLL的一个示例。然而，图1的APLL 7a、7b可以以其他方式实施。
相位检测器61用于基于将参考时钟信号65与反馈时钟信号66进行比较来产生模拟相位误差信号。在某些实施方式中，参考时钟信号65对应于图2A的DPLL输出时钟信号57。相位检测器61可以以各种各样的方式实施。在一个例子中，相位检测器61包括基于将参考时钟信号65与反馈时钟信号66进行比较来控制进入或离开回路滤波器62的电流流动的鉴频鉴相器/电荷泵(PFD/CP)。
回路滤波器62产生用于控制VCO 63的振荡频率的控制电压。回路滤波器62具有根据实现可以固定或可控的回路带宽。VCO 63产生APLL输出时钟信号67，该信号由反馈分频器64分频以产生反馈时钟信号66。在某些实施方式中，反馈分频器64具有可编程的除数。
当处于锁定状态时，APLL 60操作以将反馈时钟信号66锁相到参考时钟信号65。此外，可以选择分频器64的分频比以相对于参考时钟信号65控制APLL输出时钟信号67。
尽管图2B示出了APLL的一个实施方式，但APLL可以以各种各样的方式来实现。
图2C是用于时钟同步和频率转换IC(例如图1的时钟同步和频率转换IC40)的***时钟PLL70的一个实施方式的示意图。***时钟PLL 70包括***参考控制电路71、PFD/CP/回路滤波器72、VCO 73、反馈分频器74、锁定检测器75和VCO校准电路76。
在所有实施方案中，***参考控制电路71包括输入多路复用器41、维持放大器42、第一输入放大器43、第二输入放大器44、多路复用器45、倍频电路46、分频器47(在一个实施方式中通过1、2、4或8分频)、输出多路复用器48。
***时钟图2C的PLL70示出适合用作图1的***时钟PLL 13的***时钟PLL的一个示例。然而，图1的***时钟PLL 13可以用其他方式实现。
如图2C所示，PFD/CP/回路滤波器72、VCO 73和反馈分频器74(在一个实施方式中通过4到255分频)作为整数N频率合成器工作，该合成器基于***参考信号78产生***时钟信号。在一个例子中，VCO的工作频率范围为2250兆赫(MHz)到2415兆赫。但是，其他频率操作范围也是可能的。
***参考引脚(XOA、XOB)用于向***时钟PLL 70提供期望的***参考信号。在一个例子中，用户可以将晶体谐振器连接到XOA和/或XOB引脚，并且维持放大器42提供的能量足以保持晶体谐振器的振荡。在另一个例子中，用户可以将单端和/或差分时钟源(例如，温度补偿晶体振荡器(TCXO)或恒温晶体振荡器(OXCO))连接到***参考引脚，并且***参考控制电路71基于从时钟源接收到的参考时钟信号生成***参考信号78。
如图2C所示，***参考控制电路71可以提供在***参考引脚(XOA、XOB)上接收到的***参考信号的频率变换。例如，在所示的实施方案中，***参考信号可以可选地加倍或分开。以这种方式实现***参考控制电路71在满足PFD/CP/回路滤波器72的操作输入频率范围和/或VCO73的频率调谐范围的同时提供了一系列***参考频率的灵活性。
图2C的***时钟PLL 70包括锁定检测器75，其指示来自反馈分频器74的反馈时钟信号79何时被锁定到***参考信号78。
继续参照图2C，***时钟PLL 70还包括VCO校准电路76，该电路用于通过校准序列将VCO 73提供给特定的***时钟参数。
尽管图2C说明了***时钟PLL的一个实施方式，但是***时钟PLL可以以各种各样的方式实现。
图3是用于时钟同步和频率转换IC(例如图1的时钟同步和频率转换IC 40)的DPLL80的另一实现的示意图。DPLL 80包括数字相位检测器51、数字回路滤波器52、NCO 53和反馈分频器54、其可以如前面关于图2A所描述的那样。DPLL 80还包括参考TDC 81、反馈TDC82、保持开关83、FTW处理器84、回路控制器85和锁定检测器86。
DPLL80示出了适合用作图1的DPLL 6a、6b的DPLL的另一示例，其中参考TDC 81对应于图1的TDC 4a-4d和/或辅助TDC 22中的一个或多个。然而，图1的DPLL 6a、6b可以用其他方式实现。
参考TDC 81产生表示输入参考信号89的转换的时间实例的参考数字时间戳91。另外，反馈TDC 82产生表示来自反馈分频器54的反馈信号90的转变的时间实例的反馈数字时间戳92。数字相位检测器51将参考数字时间戳91与反馈数字时间戳92进行比较，以产生表示输入参考信号89和反馈信号90之间的相位误差的数字相位误差信号。
图示的DPLL80还包括锁定检测器86，其产生指示输入参考信号89和反馈信号90是否彼此锁定的锁定检测信号。数字回路滤波器52处理数字相位误差信号以产生通过保持开关83提供给FTW处理器84的数字FTW。
如图3所示，回路控制器85控制保持开关83，由此控制DPLL80是否操作闭环或开环。在所示的实施方案中，回路控制器85将DPLL80的操作模式控制为从包括至少一个锁相模式(闭环)和保持模式(开环)的多种不同操作模式中选择的选定操作模式。此外，回路控制器85有助于在从一种操作模式转换到另一种操作模式时提供无缝过渡。
例如，当输入参考信号91从一个输入参考信号改变到另一个参考信号时发生参考切换。例如，输入参考信号91可以通过诸如多路复用器之类的选择电路提供给DPLL 80，并且由于各种原因可以改变所选择的参考信号。当处理参考切换时，回路控制器85可以短暂地进入保持模式，其中保持开关83打开，新的DPLL参数被更新，并且FTW处理器84利用来自回路控制器85的保持FTW进行操作。此后，保持开关83闭合，并且DPLL80以新的输入参考信号闭环操作。
当所有输入参考无效时和/或当用户手动设置或强制保持模式时，例如通过串口编程，回路控制器85也可以在保持模式下无限期地操作DPLL80。在保持模式下，虽然***时钟信号的不稳定性会导致输出频率变化，但DPLL 80的输出频率基本保持固定。
在从保持模式恢复之后，回路控制器80将DPLL恢复到闭环操作并锁定到输入参考信号，包括在切换之后基于新输入参考信号的配置文件设置恢复回路参数。
FTW处理器84处理来自数字回路滤波器52或回路控制器85的接收FTW，以产生用于NCO 53的FTW。FTW处理器84可以提供许多功能，诸如可编程延迟、统计处理(例如，窗口化平均)和/或调谐词历史。
尽管图3示出了DPLL的一个实施方式，但DPLL可以以各种各样的方式实现。
图4是用于时钟同步和频率转换IC(如图1的时钟同步和频率转换IC40)的NCO100的一个实施方式的示意图。NCO 100基于***时钟信号和输入FTW产生NCO输出时钟信号。NCO 100包括FTW转换电路95、Σ-Δ调制器(SDM)96和调谐字滤波器97。
NCO 100图示了适合用于图1的DPLL 6a、6b中的NCO的一个示例，其用作图1的辅助NCO 21，和/或用作图2A和图3的NCO 53。然而，NCO可以用其他方式实施。
FTW转换电路95将输入的FTW(k比特)转换成整数调谐部分(m比特)和分数调谐部分(n比特)。在一个例子中，k是48位，m是4位，n是40位。但是，其他实现也是可能的。
如图4所示，整数调谐部分被提供给SDM96的整数输入，并且分数调谐部分被调谐字滤波器97滤波，然后被提供给SDM96的分数输入。SDM96提供Σ-Δ调制以基于***时钟信号和整数和小数调谐部分的值生成NCO输出时钟信号(FNCO)。
尽管图4示出了NCO的一个实施方式，但NCO可以以各种各样的方式来实现。
图5是用于时钟同步和频率转换IC 100的频率转换回路150的一个实施方式的示意图。尽管在图5的IC 100的上下文中示出了频率转换回路150，但是图1的时钟同步和频率转换IC 40也可以适用于频率转换回路150。
IC 100包括第一输入参考缓冲器101a、第二输入参考缓冲器101b、第一参考分频器103a、第二参考分频器103b、第一参考TDC 104a、第二参考TDC 104b、辅助TDC 104c、另一个DPLL反馈TDC 104d、DPLL106、APLL 107、输出时钟分配电路110、***时钟PLL 113、第一复用器121、第二复用器122和第三复用器123。时钟同步和频率转换IC 100还包括输入参考引脚(REFX、REFY)、***参考引脚(XOA、XOB)和时钟输出引脚(OUTX)。
尽管示出了时钟同步和频率转换芯片的电路和引脚的一个示例，但是可以使用其他实现方式和电路和/或引脚。
DPLL 106包括时间戳处理器131、数字回路滤波器132、调谐字处理器133、NCO134、反馈分频器135和反馈TDC 136。另外，APLL 107包括PFD/回路滤波器141、VCO 142和反馈分频器153。在图5所示的实施例中，DPLL 106的反馈分频器135通过第三多路复用器123接收来自下游的输出时钟信号，而不是直接来自DPLL的NCO。
在所示的实施方案中，DPLL 106部分地通过将来自第一多路复用器121选择的TDC的数字时间戳与来自第二多路复用器122选择的TDC的数字时间戳进行比较来操作。此外，来自DPLL 106的DPLL输出时钟信号用作输入参考信号到APLL 107。来自APLL 107的APLL输出时钟信号又被提供给输出分配电路110，其向时钟输出引脚OUTX提供输出时钟信号。
如图5所示，DPLL 106以时间戳处理器131的可选反馈路径进行操作。例如，DPLL106包括来自APLL 107的反馈分频器143的输出的第一反馈路径145、来自输出分配电路110的第二反馈路径146以及对应于从时钟输出引脚OUTX到REFY输入参考引脚的片外路径的第三反馈路径147。
多路复用器122-123可用于选择期望的反馈路径，从而有助于实现特定应用所需的输出到输入相位对准。
集成电路
自主振荡器，例如那些用于提供本地频率参考的振荡器，会遭受平均和/或瞬时精度的多重损害。例如，图1、2C和5的***参考引脚(XOA、XOB)上接收到的***参考信号可能遭受这种频率稳定性和准确度误差。
平均频率精度(或者简单地说，精确度)可以被描述为中心频率或标称频率，其可以从理想目标频率值偏移。短期频率精度可以看作是与平均值的偏差，因此作为相对频率稳定度。在某些实施方式中，准确度是一种制造常数，其随每个装置而变化并且稳定性与环境相关。环境因素包括但不限于温度、机械加速度(振动)、机械应力和时间(老化)。
在本文的某些实施方式中，IC包括***时钟补偿电路，其产生一个或多个补偿信号，用于根据频率误差的时变估计、根据***参考信号中的实际频率变化对IC的各种电路模块进行去敏感。通过以这种方式实现IC，IC对***参考信号中的频率变化的灵敏度较低。例如，由***参考信号产生的***时钟信号的频率稳定性和准确度误差可以通过由***时钟信号对这种误差进行时钟控制的电路模块来适应。
因此，利用合适的模型，可以估计振荡器的准确度和/或稳定性误差。当次级频率参考可用时，可以替代地或附加地测量相对准确度和/或稳定性。当次要参考的误差很小时，可以使用相对测量来估计主要参考的误差。估算技术可以结合起来，以提高其整体质量。
例如，让
Figure BDA0001711024340000301
指定LO的估计分数频率误差与时间的关系，即理想频率f0，实际频率为
Figure BDA0001711024340000302
请注意，影响振荡器的一个或多个其他环境因素也可能表示为时间的函数，因此这是一般形式，并不限制确定此值的基础模型或方法。此外，
Figure BDA0001711024340000303
是LO误差的一个表达式，它可以用其他形式和其他单位表示，例如偏移频率或分数周期误差。
产生
Figure BDA0001711024340000304
的一种方法是将LO的频率表征为环境参数(例如温度T(其是时间变量值，尽管为了简洁省略时间标记的功能))的函数。表征数据可拟合到所需次序的多项式函数，并且
Figure BDA0001711024340000312
表示为
Figure BDA0001711024340000311
或者其他合适的函数。可以扩展用于建模的功能以考虑其他参数，例如老化、电源电压等。尽管描述了具有多项式的示例，但其他函数也是可能的，例如与其他数量的变量和/或计算相关的函数复杂性。
确定LO的频率误差的另一种方法是测量相对于被指定为更精确和/或更稳定的另一个时钟信号(该时钟信号将被称为稳定时钟或稳定参考)的误差。由于有助于良好LO的品质并不总是与精度和稳定性一起被发现，所以具有这些属性但不适合作为LO的时钟可用于确定
Figure BDA0001711024340000313
测量可以通过各种技术来实现。在一个例子中，稳定时钟被用作数字锁相环(DPLL)的参考，该数字锁相环以从LO导出(例如直接)的速率运行。在DPLL的多种实施方案中，循环产生的数字控制字是LO时钟和稳定时钟频率比的时间变量表示。因此，数字控制字可以被处理以计算分数频率误差和相应的补偿信号，用于补偿分数频率误差的特定电路模块。使用DPLL检测时钟错误的一个优点是DPLL的回路将低通滤波器应用于稳定的时钟信号。当稳定时钟表现出明显的相位抖动时，这是一个显着的优点，因为滤波器将减少或最小化
Figure BDA0001711024340000314
中的噪声。
NCO是一个与振荡器频率误差直接相关的组件或电路模块的例子。实时时钟(RTC)是NCO的应用程序。NCO一般围绕两个核心元件中的一个构成，或者是累加器-通常是像直接数字合成器(DDS)中使用的相位累加器，或者是Σ-Δ调制器(SDM)，用于大量小数N分频PLL。给定
Figure BDA0001711024340000315
这些核心组件中的每一个都可以得到补偿。
例如，在基于累加器的NCO中，分量的平均输出频率可以由下式给出：fnco(t)＝f(t)×控制_字÷控制_模量，其中，控制_字和控制_模量可以在设计时确定和/或在操作期间提供。当希望生成理想频率fnco_理想时，fnco_理想与f(t)不是特定的比例度量，可以计算理想的控制字，控制_字_理想＝控制_模量×fnco_理想÷f0。结合先前的方程，并假设控制_模量基本上是常量，补偿控制字可以计算得出fnco(t)≈fnco_理想：
Figure BDA0001711024340000316
基于SDM的NCO提供的平均输出频率可由下式给出：fnco(t)＝f(t)×控制_模量÷控制_字。对于给出补偿控制字的方程，这也可以解决，例如
Figure BDA0001711024340000321
Figure BDA0001711024340000322
具有振荡器速率依赖性的组件的另一个例子是离散时间(采样)滤波器，其系数被描述为采样频率的函数。例如，一个单极IIR滤波器的系数α决定了其频率响应的-3dB点fc(t)。假设fc(t)<<f(t)，这个关系由fc(t)≈f(t)×α/(2π×(1–α))给出。对于固定的-3dB点，fc_理想，
Figure BDA0001711024340000323
Figure BDA0001711024340000324
图6是具有集成电路的电子***210的一个实施例的示意图。电子***210包括***时钟产生电路201、***时钟补偿电路202和时钟电路模块203a、203b、...、203n。
电子***210可以代表各种各样的电子***。在一个实施方案中，电子***210表示用于时钟同步和/或频率转换的半导体芯片的一部分，例如图1的时钟同步和频率转换IC40。
***时钟产生电路201基于***参考信号的时序产生***时钟信号。在这个例子中，***时钟信号用于控制各种电路的时序，包括时钟电路模块203a、203b、...、203n。
钟控电路模块203a、203b、...、203n可表示各种组件，包括但不限于滤波器(包括但不限于采样滤波器)、参考监视器、TDC、DPLL(包括但不限于所有数字锁相回路或ADPLL)和/或NCO。虽然示出了具有三个时钟电路模块的实施例，但是可以补偿更多或更少时钟电路模块，如椭圆所示。
***参考信号可能不准确和/或不稳定，这可能导致***时钟信号的时间相关误差。例如，***时钟可能会因操作条件(如温度和/或其他环境因素)而产生错误。缺少补偿时，***时钟信号中的误差可能导致由时钟电路模块203a、203b、...、203n产生的输出信号中的误差。
所述电子***210包括***时钟补偿电路202，该***时钟补偿电路202产生补偿信号COMP1、COMP2、...、COMPn，用于补偿来自***时钟信号误差的时钟电路模块203a、203b、...、203n。***时钟补偿电路202可以以各种方式来实现，包括提供开环补偿、闭环补偿或其组合的实现。
在各种实施方案中，补偿信号COMP1、COMP2、...COMPn是数字信号，使得***时钟补偿电路202数字补偿用于***时钟误差的一个或多个时钟电路模块。
图6的集成电路方案避免了从***时钟信号合成干净的时钟信号的需要。相反，***时钟稳定补偿可以通过使用***时钟信号作为电路模块的定时源来提供，并补偿电路模块对***时钟信号的频率误差。因此，***时钟信号的频率稳定性和准确度误差可以通过数字补偿电路模块来适应。
图7是具有集成电路的电子***230的另一个实施例的示意图。电子***230包括***时钟PLL 211、***时钟补偿电路212、TDC 213、滤波器214、DPLL 215、NCO 216和参考监视器217。
电子***230可以表示各种各样的电子***，例如时钟同步和/或频率转换IC的一部分。
***时钟PLL 211基于***参考信号的时序生成***时钟信号。***时钟PLL 211可以以各种各样的方式来实现，包括但不限于使用图2C的***时钟PLL 70。
在该示例中，***时钟信号用于控制各种电路的时序，包括TDC 213、滤波器214、DPLL 215、NCO 216和参考监视器217。尽管示出了时钟电路模块的具体示例，但是集成电路可以用来使来自***时钟误差的多种时钟电路模块不敏感。
在所示的实施方案中，***时钟补偿电路212接收指示电子***的一个或多个操作条件的一个或多个信号。操作条件的例子包括电源电压和/或环境因素，例如温度、机械加速度(振动)、机械应力和/或时间(老化)。
***时钟补偿电路212还包括误差模型221，其基于指示操作条件的一个或多个信号来生成建模的***时钟误差。***时钟补偿电路212还包括***时钟误差计算电路222，它处理模拟的***时钟误差以为各种电路模块产生补偿信号。在这个例子中，电路模块包括TDC 213、滤波器214、DPLL 215、NCO 216和参考监视器217。然而，其他电路模块和/或电路模块的不同组合可以补偿***时钟信号的误差。***时钟误差计算电路222产生适合补偿各种钟控电路模块的值的补偿信号，估计***时钟误差。
误差模型221可以以各种各样的方式实施。在一个实施方案中，误差模型221对应于多项式模型。但是可以使用其他类型的模型。
误差模型221的系数可以以各种各样的方式获得。在一个例子中，用户可以利用适合于建模特定频率参考的模型数据对IC(例如，通过图1的IC 40的串行端口)进行编程。在另一个例子中，模型系数是自适应学习的。在又一示例中，在工厂测试和/或制造期间，模型参数被编程到设备中。
因此，***时钟补偿电路212使用误差模型221进行操作，以降低由温度、电源电压和/或其他操作条件的变化引起的各种部件对***时钟误差的灵敏度。
提供基于误差模型的补偿的***时钟补偿电路在本文中也可以被称为为***时钟误差提供开环补偿。
图8是具有集成电路的电子***240的另一个实施例的示意图。电子***240包括***时钟PLL 211、TDC 213、滤波器214、DPLL 215、NCO 216、参考监视器217、时钟差计算电路231和***时钟补偿电路232。
电子***240可以表示各种各样的电子***，例如时钟同步和/或频率转换IC的一部分。
在所示的实施方案中，电子***240不仅接收***时钟PLL 211的***参考信号，还接收时钟差计算电路231的稳定参考信号。
当一个辅助参考信号可用时(例如，图8所示的稳定参考信号)，***时钟信号的相对频率精度和/或稳定性可以相对于辅助参考信号进行测量。当二次参考信号的频率误差较小时，可以用相对测量值精确估计***时钟信号的误差。估算技术可以与开环补偿相结合，以提高补偿的整体精度。
如图8所示，时钟差计算电路231将稳定参考信号与***时钟信号进行比较，以产生测量的时钟误差信号。时钟差计算电路231可以以多种方式实现，例如通过使用PLL。测量的时钟误差信号由***时钟补偿电路232的***时钟误差计算电路233处理，以产生由***时钟信号计时的一个或多个电路模块的补偿信号。
根据测得的时钟误差提供补偿的***时钟补偿电路在本文中也可以被称为为***时钟误差提供闭环补偿。
图9是具有开环集成电路的电子***260的另一个实施例的示意图。电子***260包括内部温度传感器251、多路复用器252、乘法器253a-253i、加法器254a-254e、滤波器255和存储器256。
电子***260可以表示各种各样的电子***，例如时钟同步和/或频率转换IC的一部分。
电子***260通过产生数字补偿信号来提供闭环集成电路，用于补偿温度引起的模拟***时钟误差。如图9所示，存储器256存储用于误差模型的模型系数257，例如多项式模型系数C1、C2、C3、C4和C5。存储器256可以使用存储数据的任何类型的元件来实现，包括但不限于易失性存储器单元、非易失性存储器单元、寄存器、熔丝和/或任何其它合适类型的数据存储元件。
如图9所示，多路复用器252由选择信号SEL控制。多路复用器252在来自内部温度传感器251的外部温度值和温度值之间作为误差模型的输入进行选择。在这个例子中，温度是P位数字信号。在一个实施方式中，P是十六。但是，其他实现也是可能的。
误差模型使用温度输入信号和系数257来生成模型估计，其由滤波器255进一步处理以生成数字补偿信号。滤波器255有助于减轻噪声注入，并且在某些实施方式中具有用户可控滤波特性。
数字补偿信号基于模型在特定温度下的值，因此随着温度变化随时间变化。数字补偿信号由一个或多个电路模块用于对***时钟信号的稳定性和准确度误差提供减敏。尽管图示为产生一个补偿信号，但可以产生多个补偿信号。
尽管示出了具有温度的示例，但是本文的教导适用于由其他操作条件(例如，电源电压和/或环境因素)引起的***时钟误差的补偿。在另一个实施方案中，误差模型被配置为接收指示振动状态的振动信号。例如，加速度计可用于检测振动，并向误差模型提供指示振动存在量的振动信号。在又一实施方案中，误差模型被配置为接收指示电源电压条件的电源电压信号。在另一实施方案中，将误差模型提供多个操作条件指标。
图10是具有闭环集成电路的IC 275的示意图。IC 275包括输入参考缓冲器261、输入参考分频器262、参考TDC 263、反馈TDC 264、数字PFD和回路滤波器265、补偿计算器266、NCO 267、反馈分频器268和***时钟误差计算电路269。
基于使用DPLL将***时钟信号与稳定的参考源进行比较，IC 275测量***时钟信号的误差。因此，在本例中，图10的DPLL用于测量***时钟信号相对于从REFX引脚接收到的稳定参考信号的时钟误差。
如图10所示，来自DPLL的FTW由***时钟误差计算电路269处理，以为IC 275的电路模块产生一个或多个补偿信号。
图10的DPLL包括补偿计算器266，其处理来自数字PFD和回路滤波器265的FTW以控制输入FTW到NCO 267。
在所示的实施方案中，补偿计算器266还被配置为接收次级补偿信号，其可被提供以进一步增强时钟误差测量的准确性。在一个例子中，二次补偿信号由误差模型提供，从而将开环和闭环集成电路相结合。在另一个例子中，二级补偿信号由另一个PLL回路提供，将***时钟信号与另一个稳定参考信号进行比较。
图11是根据另一实施方案的***时钟补偿电路280的示意图。***时钟补偿电路280包括误差模型221、时钟差计算电路231和组合器276。
误差模型221基于一个或多个操作条件(例如，温度、电源电压和/或其他操作条件)的值产生***时钟信号的误差的开环估计。此外，时钟差计算电路231基于将***时钟信号与稳定参考信号进行比较来产生所述***时钟信号的误差的闭环估计。
在所示的实施方案中，组合器276基于组合来自误差模型221和时钟差计算电路231的估计值来生成一个或多个补偿信号。在某些实施方式中，***时钟补偿电路包括转换速率限制器277以限制一个或多个补偿信号可以改变的速率。例如，转换速率限制器277可用于限制由IC产生的输出时钟信号的频率和/或相位的最大变化。
***时钟补偿电路280示出了使用开环补偿和闭环补偿的组合操作的***时钟补偿电路的一个示例。
图12示出了根据一个实施方案的TDC 281的示意图。TDC 281包括累加器282，其接收控制TDC 281的累积速率的补偿信号COMP。
TDC281基于***时钟信号的定时提供输入信号IN的时间-数字转换。TDC 281产生数字时间戳，表示输入信号发生转变(例如，上升和/或下降沿)的时间实例。
累加器282用于产生表示输入信号转换的时间实例的数字时间戳。另外，补偿信号COMP用于改变累加器282的速率以保持平均累加器斜率基本恒定，由此基于***时钟信号的瞬时频率误差提供补偿。通过以这种方式实现TDC 281，数字时间戳可以基本上与温度或其他操作条件无关。
通过提高TDC 281的性能，可以实现许多好处。在一个例子中，DPLL使用来自TDC281的时间戳控制相位锁定。通过使用补偿信号补偿TDC281，可以实现出众的DPLL性能。在另一个例子中，来自TDC 281的时间戳可以由参考监视器处理以确定参考信号(例如，由用户提供的外部时钟信号)是否在指定的频率精度之内。通过提供对***时钟误差不敏感的TDC，参考监视器可实现具有更高精度、更低延迟时间和/或比***时钟信号的ppm变化更精细的分辨率的参考监视。
图13是根据另一实施方案的DPLL 285的示意图。除了DPLL 285包括从***时钟信号补偿电路接收补偿信号COMP的FTW处理器284之外，图13的DPLL 285类似于图3的DPLL80。
补偿信号为FTW提供数字调整。在一个例子中，可以将补偿信号加到由FTW处理器284接收的输入调谐字上。另外，补偿信号具有选择的值以使FTW处理器284对***时钟信号的稳定性和准确性误差不敏感。
当***时钟信号针对温度和/或其他操作条件进行补偿时，可以使用DPLL 285的较低回路带宽，这导致对DPLL285的输入参考信号的质量或精度的低频相位噪声的更好的回路滤波和/或宽松的约束。
因此，这种补偿技术允许DPLL回路提供对回路噪声和/或输入参考噪声的滤波，而不受***时钟信号中需要过滤错误的约束或限制。
图14是根据另一实施方案的NCO 290的示意图。除了NCO 290包括从***时钟信号补偿电路接收补偿信号的FTW处理器289之外，图14的NCO 290类似于图4的NCO 100。
NCO 290基于FTW和***时钟信号生成输出时钟信号。另外，补偿信号提供对控制字的调整或修改，使得NCO由于温度、电源电压和/或工作条件的变化而引起的***时钟信号中的误差得到补偿。
减少信号传播延迟的变化
由于许多原因，通过包括有源设备和/或传输介质的信号路径的信号传播速度可以变化。例如，信号传播的延迟可随温度、频率和/或其他操作条件而变化。
在本文的某些实施方式中，基于建模和/或测量的传播延迟来调整电子***内的信号定时。通过以这种方式增强信号定时，可以实现***内一个或多个期望节点或点处信号定时变化的减少。
尽管在控制时钟信号的时序的上下文中进行了描述，但是本文的教导适用于减少其他类型信号的信号传播延迟的变化。在一个例子中，数字信号可以重新定时为时钟信号的定时，因此可以通过该时钟信号的定时间接控制。
某些PLL被配置为在PLL的输入参考信号和PLL产生的输出时钟信号之间存在良好控制的相位差。例如，零延迟PLL是指其中输出时钟信号和输入参考信号之间的相位差大约为零度的PLL。零延迟PLL可以在没有输出频率调整的情况下工作，使得每个周期存在零度的相位差。零延迟PLL也可以使用输出频率缩放进行操作，使得信号的零相位点在常规时钟周期子集上匹配。
通过将PLL反馈路径中的有效延迟与参考和输出信号路径的等效部分匹配，零延迟PLL可以将输出时钟信号和输入参考时钟信号之间的相位差最小化。
相位名义上对齐的物理位置可以通过在反馈路径内包括全部或部分输出信号路径或其副本来进行调整。可选地或附加地，可控定时元件可以被包括在PLL中并且用于移位相位对准点。
当参考信号路径和输出信号路径延迟变化时，对准将根据这些路径与反馈路径之间的延迟匹配质量而变化。例如，路径匹配可以依赖于经历相同变化诱导刺激并等效反应的路径。一般来说，PLL中的一个(不对称)时序元件，例如移相器，在路径延迟中没有被均等地表示，将导致路径中的非等效反应。
通过在信号路径中包含一个能够实时调整(例如，在运行期间随时间变化的调整)的时间控制元件(例如，可控延迟元件)，可以实现在***中的某一点实现零延迟并且减少该点处的延迟变化的新方法。例如，定时控制元件可以包含在PLL或任何其他合适的周期信号路径中。对于周期性信号，在某些应用中，多个单位周期的任何延迟都是不可区分的，因此可以有效地消除元件的最小***延迟。非周期性信号在降低延迟变化方面也采用相同的技术。
信号延迟到***中的任何点都可以通过经验或其他方式用任何数量的变量建模。评估该延迟模型并将结果的负值应用于定时控制元件可基本上将净延迟控制为零或另一所需相位值。当模型变量改变时，可以重复模型评估和延迟调整过程以保持期望的延迟。此外，定时控制元件的任何延迟灵敏度都可以包含在延迟模型中。
根据本文的教导，可以使用各种各样的延迟模型。例如，延迟模型可能会涉及很多复杂性。在某些实施方式中，使用零变量模型来校正名义偏移量。
延迟模型可以补偿由各种来源引起的延迟变化。在一个例子中，延迟模型接收表示温度条件的输入温度信号。
在补偿温度时，可以使用***中的单个位置来近似较大物理区域的平均响应，和/或可以使用多个温度测量来说明梯度效应。
除了温度之外或替代地，可以建模其他变量以影响延迟变化，例如器件电源电压和/或信号格式(即，CMOS、LVDS等)。此外，甚至可以包括与定时测量相关的变量。例如，往返延迟时间可以用作模型变量，例如通过时域反射计或其他合适的检测器测量。与零延迟PLL相反，由此反馈路径的一部分包含输出路径的一部分或其复制品，可以独立于反馈路径测量模型变量。
延时调节可以通过各种可实时调节的定时控制元件提供。例如，某些DPLL包括延迟可调电路。在某些实现中，信号的起始点(例如振荡器)也可以是可延迟调整的。此外，某些NCO(包括但不限于直接数字频率合成器(DDS))具有可调延迟。
在某些实施方式中，取决于DPLL的定时循环是否有效，对DPLL的调整以不同的方式进行控制。例如，主动回路的相位偏移受到DPLL的动态响应。在某些实施方式中，DPLL包括NCO，并且为有源DPLL提供DPLL相位和NCO相位的协调调整。
图15是具有延迟补偿的电子***410的一个实施例的示意图。电子***410包括具有输出引脚405、计时电路406和延迟补偿电路408的IC401。计时电路406根据参考信号REF的定时产生输出信号(OUT)。另外，通过输出引脚405和具有可变延迟的路径403将输出信号提供给目的节点402。
在某些实施方式中，IC 410是时钟同步和频率转换IC，例如图1的时钟同步和频率转换IC 40。在这样的实现中，计时电路406可以包括DPLL，并且提供给输出引脚405的输出信号可以对应于输出时钟信号。
所示出的IC 410包括延迟补偿电路408，延迟补偿电路408产生补偿信号COMP，补偿信号COMP补偿计时电路406的路径403延迟的变化。在某些实施方式中，延迟补偿电路408进一步补偿片上变化。
延迟补偿电路408可以补偿由温度、电源电压和/或其他操作条件引起的延迟变化。在某些实施方式中，补偿信号COMP是数字的，使得延迟补偿电路408为延迟变化提供数字调整。此外，数字调整的值随时间而改变以补偿延迟的变化。
通过以这种方式实现IC 401，可以将目的节点402处的输出信号与输入参考信号REF之间的相位差控制为期望值。
图16是具有延迟补偿的电子***430的另一个实施例的示意图。电子***430包括IC 411，其包括DPLL 415、延迟补偿电路416、输入参考引脚417和输出时钟引脚418。DPLL415从输入参考引脚417接收输入参考信号REF，并且产生输出时钟信号被提供给输出时钟信号引脚418。虽然在图16中未示出，但是在DPLL 415和IC的引脚之间可以存在各种分频器、多路复用器、缓冲器和/或其它电路。如图16所示，输出时钟信号通过外部信号路径413提供给目的节点412，外部信号路径413可以具有随一个或多个操作条件而变化的延迟。虽然示出了向外部信号路径提供延迟补偿的例子，但延迟补偿可以提供给包括内部元件、外部元件或其组合的信号路径。因此，延迟补偿适用于内部信号路径、外部信号路径和包括内部部分和外部部分的信号路径。
在某些实施方式中，IC 411是时钟同步和频率转换IC，例如图1的时钟同步和频率转换IC 40。
零延迟PLL产生与输出时钟信号被合成的输入参考时钟信号基本相同的相位的输出时钟信号。但是，零延迟PLL可能不适用于某些应用。例如，可以在IC上包括零延迟PLL，并且可以通过长迹线和/或通过其他组件(例如额外的芯片)提供来自IC的时钟输出信号。此外，可能需要将芯片外某一点的相位与输入参考时钟信号的相位进行匹配。
这种片外路由和组件可能具有随温度、电源电压和/或其他操作条件而变化的延迟。尽管零延迟PLL可能会将其相位检测器的输入驱动至零度左右，但是在片外一个或多个点处的相位可能与输入参考信号没有所需的相位关系。
图示的IC 411包括延迟补偿电路416，延迟补偿电路416产生补偿信号，该补偿信号补偿DPLL 415以改变信号路径413的延迟。在某些实施方式中，延迟补偿电路416进一步补偿片上变异。
在所示实施方案中，延迟补偿电路416包括延迟模型423和延迟误差计算电路424。
如图16所示，延迟模型423接收表示电子***的一个或多个操作条件的一个或多个信号。操作条件的示例包括电源电压、信号格式和/或环境条件，诸如温度、湿度和/或湿度。
延迟模型423基于指示操作条件的一个或多个信号生成建模延迟误差。另外，延迟误差计算电路424处理模拟的延迟误差以产生用于补偿DPLL 415的延迟的补偿信号。延迟补偿电路416可以以各种方式使用补偿信号COMP来提供延迟调整，包括在DPLL的循环内和/或这种循环的外部。
延迟模型423可以以各种各样的方式实施。在一个实施方案中，延迟模型423对应于多项式模型。但是，也可以使用其他类型的模型。
延迟模型423的系数可以以各种各样的方式获得。在一个例子中，用户可以利用适合于建模特定外部信号路径的模型数据对IC(例如，通过图1的IC 40的串行端口)进行编程，包括传输介质和/或有源部件。
因此，图16的延迟补偿电路415使用延迟模型423来估计由温度、电源电压和/或其他操作条件的变化引起的信号路径413的延迟的变化。另外，提供相应的数字调整，使得延迟得到补偿，并且期望的时钟信号相位保持在期望的片外目的节点412处。
提供基于延迟模型的补偿的延迟补偿电路在本文中也可以被称为为延迟变化提供开环补偿。
图17是具有延迟补偿的电子***440的另一个实施例的示意图。电子***440包括IC 431，IC 431包括输入参考引脚417、输出引脚418、返回路径引脚419、DPLL 415、延迟补偿电路432和延迟差检测器433。如图17所示，输出时钟信号通过外部信号路径413被提供给目的节点412，外部信号路径413可以具有随着一个或多个操作条件而变化的延迟。此外，从目的节点412处或附近向返回路径引脚419提供返回路径414。
在某些实施方式中，IC 431是时钟同步和频率转换IC，例如图1的时钟同步和频率转换IC 40。
在所示的实施方案中，延迟差检测器433测量或检测来自DPLL 415的输出时钟信号与返回路径引脚419上接收到的返回时钟信号之间的延迟差。延迟差检测器433可以各种方式实施，例如使用TDC。检测到的差值信号由延迟补偿电路432的延迟误差计算电路434处理。
延迟误差计算电路434确定与温度和/或其他操作条件引起的信号路径413的延迟变化相对应的目的地点412处的延迟误差。延迟误差计算电路434考虑从输出时钟管脚418到返回路径引脚419的总路径长度。例如，在完成全程往返的实施中，往返总路径长度可以是信号路径413的长度，因此延迟误差计算电路434可以将检测到的延迟误差适当地分成约2倍。
相应地，在某些实施方式中，使用测量的延迟变化来补偿延迟的变化。在一个例子中，往返曲线可以从芯片的输出引脚发送到芯片的输入引脚，以检测片外延迟的两倍。另外，大约一半这样的延迟可以被数字补偿。在另一个例子中，使用较短长度的曲线仅提供片外延迟的一部分或一部分。
所计算的延迟误差被用于生成DPLL 415的补偿信号COMP，使得作为目的节点412的相位被控制为期望值。延迟补偿电路432可以以各种方式使用补偿信号COMP来提供延迟调整，包括在DPLL 415的回路内或在DPLL的回路外。
基于测量的延迟差提供补偿的延迟补偿电路在本文中也可以被称为为延迟变化提供闭环补偿。
图18是时钟同步和频率转换IC 450的另一个实施例的示意图。图18的时钟同步和频率转换IC 450类似于图1的时钟同步和频率转换IC 40，除了时钟同步和频率转换IC 450还包括延迟补偿电路448。在这个例子中，延迟补偿电路448接收来自温度传感器15的温度指示信号。在某些实施方式中，延迟补偿电路448包括延迟模型，其可以由用户通过串口编程。
图19是具有延迟补偿的IC 460的另一个实施例的示意图。IC 460包括存储器256、延迟补偿电路456和DPLL 458。
延迟补偿电路456包括内部温度传感器451、多路复用器452、乘法器453a-453i、加法器454a-454d和滤波器455。如图19所示，存储器256存储延迟模型的模型系数457，例如多项式模型系数C1、C2、C3、C4和C5。另外，多路复用器452在来自内部温度传感器451的外部温度值和温度值之间作为误差模型的输入进行选择。误差模型使用温度输入信号和系数457来生成模型估计，其由滤波器455进一步处理以生成数字补偿信号COMP。过滤器455有助于减轻噪声注入，并且在某些实施方式中具有用户可控过滤特性(例如，可通过串口提供的数据控制)。数字补偿信号COMP基于特定温度下的延迟模型的值，因此随温度变化而随时间变化。尽管图示为产生一个补偿信号，但可以产生多个补偿信号。
虽然示出了具有温度的示例，但是本文的教导适用于补偿由其他操作条件引起的延迟误差，例如电源电压、信号格式和/或环境因素。
除了DPLL 458还包括加法器459之外，图19的DPLL 458类似于图3的DPLL 80。在所示的实施方案中，加法器459将来自反馈TDC 82的反馈时间戳与数字补偿信号COMP和用户可控的相位偏移信号(相位偏移)结合。
虽然示出了向DPLL提供相位调整的一个示例，但是可以以各种各样的方式调整DPLL的相位，包括DPLL回路内的调整、DPLL回路外的调整或其组合。
在一个例子中，DPLL的相位检测器的输出根据数字补偿信号进行数字调整。在另一个例子中，数字调整相位检测器的参考输入(例如，数字时间戳的值)以提供相位调整。在又一示例中，显式数字可控延迟元件(例如，数字控制的延迟线或DDL)用于提供这种调整。
图20是具有延迟补偿的电子***490的另一个实施例的示意图。电子***490包括IC 471、其包括基准引脚480、第一时钟输出引脚481、第二时钟输出引脚482、第一数字可控延迟元件483(在该示例中为DDL)、第二数字可控延迟元件484、DPLL 485和延迟补偿电路486。
在所示的实施方案中，DPLL 483生成输出时钟信号，该输出时钟信号经由第一数字可控延迟元件483提供给第一输出时钟引脚481并经由第二数字可控延迟元件484提供给第二输出时钟引脚482。此外，输出时钟信号经由第一信号路径475从第一输出引脚481行进到第一目的节点473，并经由第二信号路径476行进到第二目的节点474。
第一和第二信号路径475、476可以具有不同的标称延迟和/或具有工作条件的延迟变化。在所示的实施方案中，延迟补偿电路486分别向数字可控延迟元件483、484提供单独的数字补偿信号COMP1、COMP2。
在DPLL或其他计时电路的回路外使用数字可控延迟元件(例如DDL)可以在包括多个输出引脚路由到不同目的地的实现中提供独立或单独的控制。
在某些实施方式中，通过另一个补偿信号将对一个或多个可数字控制的延迟元件的控制与数字调整组合到DPLL。例如，某些数字可控延迟元件可能具有较粗糙的设置和/或表现出依赖于设置的抖动的设置。因此，某些实施方式通过DPLL回路外的数字可控延迟元件将相位调整与相位调整组合到DPLL回路。
具有动态控制的延迟时间的参考监视器
时钟信号的平均周期可以通过测量时钟信号的两点之间的时间间隔来估计，并除以点之间存在的时钟周期的数量。
但是，准确测量时间间隔需要准确的时间基准。例如，测量的时间间隔可以与时基的比例-度量相关，因此平均精度的任何偏差都将与时基有关。由测量抖动表征的瞬时准确度偏差可能源于基于时基产生测量的时基和/或时钟测量设备。
所测量的时钟信号也会受到相位抖动的影响，并与测量抖动相结合，从而在测量的时间间隔内提供不确定性。随着测量持续时间的增加(例如，增加进行测量的时钟信号周期数)，不确定性相对于时间间隔变小。因此，为了实现更小的不确定性，可以使用更长的测量持续时间。
可以假定不确定度的值，并且可以选择测量延迟时间足够长以解释假定的不确定性。但是，使用假定的不确定性值具有显着的缺点。例如，当假定的不确定度值过大时，测量持续时间不必要太长。但是，当假定的不确定度小于实际不确定度时，测量到的时间间隔的精确度超出了要求的容差，因此可能不准确。
在本文的某些实施方式中，时钟测量电路用于基于***时钟信号的定时来生成参考时钟信号的数字测量结果。此外，参考监视器处理来自时钟测量电路的数字测量值，以统计估计数字测量中的不确定度。另外，参考监视器使用不确定度的估计来控制参考监视器的延迟时间，以检测参考时钟信号是否在由一个或多个容差参数指定的容差内。
在某些应用中，不确定度的估计可以用比容差参数所表示的测量容差更少的时间来检测。因此，参考监视器能够以较低的延迟时间和较高的速度检测参考时钟信号是否在容差之内。
降低参考监视器的延迟时间可以提供许多优点。例如，快速确定参考时钟信号是否在容差之内提供给***额外的时间以对时钟信号状态的变化作出反应，例如，以响应参考时钟信号从容差内到容差外的变化。
此外，如果频率偏移较大，参考监视器可以更快地检测出参考时钟信号何时出现容差。例如，当频率测量周围的误差带不再与围绕期望频率的容差窗口相交时，参考监视器可以确定参考时钟信号未能通过监测比较。尽管误差带在较长的时间间隔内会减小，但相对较大的误差带仍可能导致比较失败。例如，因为测量值可能离理想更远以适应更大的频带，所以可以更早地检测到更大的频率偏移。
由于测量结果是该区间内的平均频率，较长的区间在短期内对频率偏移的敏感度较低。一旦达到所需的精度，测量就可以结束，并且可以开始新的测量。在某些实施方式中，参考监视器同时在多个重叠间隔上执行频率测量，从而提高反应时间。
允许接近最小的观察间隔，快速检测更大的频率偏移，和/或保持对频率偏移的敏感性有助于减少频率检测延迟时间。
图21是参考监视***610的一个实施例的示意图。参考监视***610包括时钟测量电路601和参考监视器602。
如图21所示，时钟测量电路601接收参考时钟信号(REF CLOCK)。可以用各种方式接收参考时钟信号，例如从IC的引脚接收信号。尽管参考时钟信号被示为直接提供给时钟测量电路601的输入端，但是在某些实现中，参考时钟信号在测量之前被处理。例如，参考时钟信号可以被缓冲、分割、反转和/或以其他方式处理。
时钟测量电路601基于***时钟信号(SYSTEM CLOCK)的定时产生参考时钟信号的数字测量(DIGITAL MEASUREMENTS)。因此，***时钟信号作为产生数字测量的时间基准。
参考监视器602处理来自时钟测量电路601的数字测量结果，以确定参考时钟信号是否在由一个或多个容差参数(容差)指定的期望容差内。在某些实施方式中，容差参数表示频率精度中的容许误差或频率稳定度中的容许误差中的至少一个。
如图21所示，参考监视器602产生监视器输出信号(监视器OUT)，指示参考时钟信号是否在容差之内。可以输出额外的信号，例如量化特定容差的信号，在哪个方向上以及以何种量级。
参考监视器602包括统计处理电路603，该统计处理电路603处理来自时钟测量电路601的数字测量以统计估计数字测量中的不确定性。此外，统计处理电路603使用不确定性的估计来控制参考监视器602的延迟时间604来检测参考时钟信号是否在由一个或多个容差参数指示的容差内。
统计处理电路603可以使用各种统计处理，包括但不限于在时间窗口上计算数字测量的方差和/或平均值。本领域的普通技术人员将会理解，统计处理电路可以通过计算标准差和/或另一个统计变化指标来直接或间接计算差异。
测量中的不确定性可能来自许多来源，例如***时钟信号的抖动和/或时钟测量电路601的抖动。通过基于不确定性的估计动态地控制监视器的延迟时间，参考监视器602的延迟可以根据需要动态调整以获得期望的测量置信度。
例如，当估计测量的不确定度相对较低时，统计处理电路603缩短监视器602的延迟时间604，由此相对较快地产生监视器输出信号，同时保持期望的置信度。然而，当估计测量的不确定性相对较高时，统计处理电路603扩展延迟时间602，使得参考监视器602确定参考时钟信号是否在容差之内且具有期望的置信区间。
相反，以假定或固定的不确定性值运行的参考监视器可能表现出较差的性能。例如，当假定的不确定度值过大时，测量持续时间不必要太长。但是，当假定的不确定度值小于实际不确定度时，测量值的精确度会超出要求的容差，因此测量设备会产生不可靠的测量值。
在一个实施方案中，参考监视器602具有不确定性的初始估计，其可以以各种方式获得，例如经由用户编程和/或在参考监视器602中作为设计的一部分和/或在制造期间实施。对于给定的容差参数选择，参考监视器602可以具有与不确定性的初始估计相对应的标称延迟时间。此外，基于估计的不确定性，统计处理电路603相对于标称延迟时间延长或缩短频率测量的延迟时间604。
图22是参考监视***620的另一个实施例的示意图。图22的参考监视***620类似于图21的参考监视***610，除了参考监视***620示出了实施方式，在该实施方式中时钟测量电路被实现为向DPLL 613提供数字时间戳(TIME STAMPS)的TDC 611。
TDC 611根据***时钟信号的时序提供参考时钟信号的时间-数字转换。参考监视器602处理来自TDC 611的数字时间戳以确定参考时钟信号是否可靠。此外，DPLL 613处理数字时间戳以控制锁相。
在参考监视器的准确度和参考监视器的延迟时间之间可以进行折衷。例如，参考监视器可以在相对较长的时间窗内观察参考时钟信号，以较高的置信度确定参考时钟信号的可靠性。相反，参考监视器可以在相对较短的时间窗内观察参考时钟信号，但是这样的估计可能导致参考监视器不正确地确定参考时钟信号是否在期望的容差内。
在所示的实施方案中，参考监视器602观察数字时间戳以确定参考时钟信号是否在容差内。例如，用户可以指定一个期望的周期和容差的错误，例如，分别为1微秒和1ppm。另外，参考监视器602基于对TDC 611的输出进行统计处理来动态调整测量窗口的长度或延迟时间604。因此，参考监视器602可以用于观察TDC 611的输出周期，并开发参考时钟信号的多个周期的周期统计。另外，可以使用统计模型来确定观察的长度。
当统计数据显示抖动引起的测量误差小于预期时，可以减少观察的长度。此外，当统计数据显示由抖动引起的测量误差大于预期时，可以增加观察的长度。因此，不仅可以减小参考监视器的延迟时间，而且可以在选择抖动误差的上限或界限时延长延迟时间。因此，本文的教导可以用于提供稳健的参考监视，而不是由于在设计期间选择的抖动误差的不准确上界而无法操作。
图23是参考监视***670的另一个实施例的示意图。参考监视***670包括参考时钟缓冲器671、参考时钟分频器672、TDC 673、参考监视器674、可编程验证计时器675和输出逻辑电路676。
在所示实施方案中，参考缓冲器671缓冲参考时钟信号REFA。缓冲时钟信号被提供给参考时钟分频器672，参考时钟分频器672用于通过除数RA选择性地分频参考时钟信号REFA。TDC 673处理来自除法器672的参考时钟信号以产生参考监视器674的数字时间戳。在一个实施方案中，数字时间戳也提供给数字交叉点多路复用器(例如图1的数字交叉点多路复用器5)。在另一个实施方案中，数字时间戳从数字交叉点多路复用器获得，而不是直接从TDC 673获得。
参考监视器674处理数字时间戳以确定参考时钟信号REFA是否在各容积参数所指示的期望容差内。在本例中，容差参数包括标准周期TREF，相对于标称周期的偏移限制ΔTOL、滞后阈值ΔHYS和抖动极限JTOL。但是，容差参数的其他实现也是可能的。在某些实施方式中，容差参数通过用户输入提供，例如，通过编程接口，例如串口。
在所示实施方案中，参考监视器674产生输出信号，指示参考时钟信号REFA是否在期望的容差内。此外，输出逻辑电路676提供进一步的逻辑处理以生成参考时钟信号REFA的各种状态信号。
在该例子中，状态信号包括表示时钟参考信号REFA是否在抖动极限JTOL之外的过量抖动信号J过量、表示时钟参考信号REFA是否已经丢失的参考信号LOS的丢失、指示时钟参考信号REFA是否超出偏移限制ΔTOL过快的快速信号FAST以及指示时钟参考信号REFA是否超出偏移限制ΔTOL过慢的的慢速信号SLOW。状态信号还包括一个故障信号OOT，它表示参考时钟信号REFA何时没有容差参数，因此不在容差之外。
参考时钟信号REFA(由一个或多个状态信号指示)的状态可用于控制IC的各种功能，例如自动参考切换。例如，当参考监视***670在图1的IC40中实现时，在输入参考引脚(REFA、REFAA、REFB、REFBB)上接收的一个或多个参考时钟信号的状态可以提供给参考开关电路19以控制参考开关。参考时钟信号的状态也可以提供给一个或多个引脚，例如，通过串口引脚(SERIAL PORT)和/或多功能引脚(M PINS)。
在所示的实施方案中，参考监视器674用于监视参考时钟信号REFA的频率准确度和频率稳定度。例如，偏移限制ΔTOL可以指示周期可以偏离标称周期TREF的最大量，因此可以用于监视器的频率精度。此外，抖动极限JTOL指示最大量的抖动(例如，均方根抖动)，因此可用于监视器的频率稳定性。
将偏移限制ΔTOL实现为比例值而不是绝对偏移可以提供许多优点。例如，参考监视器682可以检测参考时钟信号REFA是否处于容差而不需要知道参考分频器672的分频值。相反，参考监视器674可以连续观察连续时间并且比较这些观察值相对于偏移限制ΔTOL的统计以确定参考信号的可靠性，例如，参考是快速、缓慢、缺少和/或表现出过度抖动。
继续参考图23，参考监视器674还接收参考监视器674在参考时钟信号REFA发生故障(在容差之外)之后使用的ΔHYS信号。例如，在指示参考时钟信号REFA不再发生故障(在容差内)之前，ΔHYS信号可用于确定周期可能偏离TREF的最大量，以获得故障的参考时钟信号。
抖动会在参考时钟信号REFA的连续边沿(例如连续上升沿)之间的时间测量中引入不确定性。此外，TDC 673用于测量的内部时基(例如***时钟信号)也引入了抖动不确定性。
这两种抖动源都会影响显示器确定参考时间是否真正在容差之内的能力。也就是说，抖动会降低显示器做出正确决定的能力。此外，参考监视器可能没有关于特定参考时钟信号上存在的抖动的幅度或频谱分布的先验知识。此外，抖动特性可能随时间而变化。
所示的参考监视器674包括统计处理电路681，其处理来自TDC 673的数字时间戳以测量参考时间段，包括在观察周期采样时计算参考时钟信号REFA的统计量(在本实施例中为均值和方差)。
统计处理电路681使用所计算的统计量来估计抖动引起的测量的实际不确定性。例如，通过将计算出的方差与偏移极限ΔTOL进行比较，统计处理电路681确定需要多少周期样本以足够的置信度来确定参考时钟信号REFA是否进入或退出容差。因此，统计处理电路681基于所计算的统计值动态地改变监视器674的延迟时间682。
用统计处理电路681实现参考监视器674使得参考监视器674能够以降低或接近最佳的最小观测时间来执行参考时钟信号REFA的高置信度周期估计。在某些实施方式中，参考监视器674被实现为状态机。
在某些实施方式中，统计处理电路681生成部分重叠的多个时间窗口上的不确定度估计，从而提供多个同时频率测量以进一步改善反应时间。
在一个实施方案中，统计处理电路681不是测量参考时钟信号REFA的实际周期，而是估计该周期相对于标称周期TREF的缩放值的偏差为足够高的置信度。因此，某些统计算法可以将置信度要求集成到其设计中。
在某些情况下，略微超出容差参考信号的判定时间可以随着测量的抖动方差的平方根与偏移限制ΔTOL的比率而变化。因此，测得抖动的方差越小，平均值越小，决策时间越短。
统计处理电路681基于处理时间戳以估计测量的不确定性来控制监视器674的延迟时间682。因此，监视器674的延迟时间或判决延迟不是确定性的，而是基于偏移限制ΔTOL的值和存在的实际抖动。
尽管抖动在正常操作下参考监视器674的决定时间中起作用，当参考周期远大于缩放的TREF值(即，TREF乘以除法器672的除数)时或当参考信号完全消失时，其对判定时间的影响相对较小。例如，参考监视器674使用来自TDC 673的时间标记进行操作，因此时钟参考信号REFA的丢失使参考监视器的周期估计过程失速。
在所示的实施方案中，参考监视器674使用其本地时间基准和缩放的TREF值来预测下一个边缘何时到达。当边缘相对较晚(例如，比下一个参考输入边缘的预测值高15％)时，监视器674激活参考信号LOS的丢失。以这种方式实现监视器674有助于检测何时参考时钟信号REFA不再存在。
在所示实施方案中，参考监视器674产生指示参考时钟信号REFA是否在容差内的故障信号OOT。在参考时钟信号REFA发生故障后，参考监视器674监视参考信号是否处于容差状态。当参考时钟信号REFA返回容差时，控制故障信号OOT以指示非故障状态。
对于某些应用，在参考时钟信号REFA被认为可用或有效之前，期望参考时钟信号REFA处于非故障状态一段时间。为了适应这种应用，参考监视器674包括可编程验证计时器675。
例如，可编程验证计时器675可响应于参考监视器674将故障信号OOP从故障状态转换到非故障状态而开始。之后，定时器675倒计时，并且激活有效信号VALID以指示响应于定时器到期而可以使用该参考。在这个例子中，可编程验证计时器675接收指示定时器675的倒数时间的定时器确认信号TVALID。该TVALID的值可以由用户全部或部分提供，可以包含该值的增加以适应监视器检测延迟时间的变化。在所示的实施方案中，用户还可以通过故障信号FAULT和旁路信号BYPASS强制启动条件。
在所示的实施方案中，只要参考状态发生故障(如故障信号OOT所示)，可编程验证计时器675就停止倒计时。随后的开始事件导致定时器675重新开始从可编程的定时器确认信号的编程值开始递减计数。因此，在本例中，除非参考时钟信号REFA在验证定时器的整个持续时间内保持容差，否则参考时钟信号REFA不会达到有效状态。
图示的计时器675还接收超时信号TIMEOUT，其可以用来强制计时器675结束其计数。以这种方式，如果故障参考已经返回到非故障状态并且正在等待验证，则用户可以覆盖定时器(如果需要的话)，从而使参考时钟信号变为有效状态。
精确定时分配和恢复
定时可以通过参考信号的过渡沿(例如电压或电流的电平移位或光脉冲)在电子***内分布。
然而，由于边缘可以出现在连续时间的任何时刻，所以这种时间信息本质上是模拟的。尽管电子***中的各种信息都以数字方式表示，并且能够从快速和/或密集的数字数据传输技术中受益，但时序依然顽固地模拟。
模数转换器(ADC)提供了一种方法来将电压或电流表示为定义明确的量的比率，即电压和电流。这些数值的大小不仅相对容易局部逼近，而且易于表示零值。时间和秒更难以计量，并且没有普遍接受的、本地可用的零。
可以说两个转换器就其本地仪表(无论测量单位)是否相差不超过指定数量的最小分数单位或最低有效位(LSB)而言是一致的。动态范围或转换结果中有效位的数量越多，两个转换器就越难以达成一致。例如，可以使8位转换器相对容易地同意，16位转换器可能需要仔细匹配和修整以达成一致，除此之外，可能需要更奇特的技术。
在本文的某些实施方式中，使用时间-数字转换器(TDC)将参考信号的转换时序数字化。例如，TDC可以产生表示参考信号发生转换(例如，上升和/或下降沿)的时间实例的数字时间戳。
某些TDC可能具有动态范围，分辨率为1皮秒，满量程为1微秒至1毫秒或更多，例如20-30位。即使存在方便的本地时间表，在这些TDC之间取得一致也具有挑战性。
晶体振荡器或其他自主频率发生器可以用作本地时间计。然而，晶体振荡器在许多应用中可能精度不够。例如，典型的参考数据精确到百万分之几(ppm)或更差，这可能对应于小于17位的分辨率。此外，瞬时准确度随环境因素(如温度)而变化很大。
为了克服这些限制，电子***可以在没有局部参考依赖性的情况下操作，并且在交换TDC样本的所有设备之间共享共同参考。无论共同参考的绝对准确性和稳定性如何，只要所有设备共享相同的损害，他们可以就TDC值达成一致，尽管具体应用可能具有绝对准确度的界限。
在本文的某些实施方式中，源装置向TDC时间戳提供目标装置。另外，源装置用格式转换电路来实现，以在整个***中一致地解释数字时间戳。
某些应用通过使用频率信息(信号周期)和相位信息实现定时。共享频率和相位信息需要零时间的常识。与其他物理量不同，可以循环定义零时间，如1月1日，午夜或每小时的开始时间。通过提供频率和相位信息，定时信息可以被明确地解释，例如，当相对于前一个或下一个零表示时。
当定时信息在发送者和接收者之间传送时，在消息的组成和该消息的理解之间存在延迟。为了明确地理解消息，应该知道消息相对于零的值。如果零之间的循环持续时间比最长的传输延迟(不确定性)长得多，则可以正确确定正确的零。
在某些实施方式中，固定的传输延迟可以被表征和说明。例如，考虑在零之前以X单位发送的消息。如果在零之前不久收到此消息，则可以假定消息所指的零是下一个零。但是，如果在零后不久接收到消息，则可以确定该消息涉及刚刚通过的零。对于零的任何其他推论都意味着传输延迟大于或接近0的循环周期。
共享计时器参考上的特定计时事件可以指定为零，因此可以将其作为完整的计时参考。当参考的周期远低于消息传输延迟时，则每个事件可被指定为零。但是，有许多实际考虑因素使得这种配置不现实。不幸的是，任何比消息传播延迟更快的参考速率不能单独使用(单向)消息来指定哪个事件子集代表零。零事件可以通过并行模拟定时信号或通过在定时参考信号本身内嵌入指示符数据来指示。
通过共享计时器参考，计时事件之间的间隔可以在***内共享。有了完整的时间参考，个人计时事件可以共享。哪些定时信息是共享的，因此定时解决方案的相对复杂性可以基于应用。
本文将更详细地描述用于分配和利用共享定时参考的技术，其具有和不具有零同步。在某些实施方式中，提供了能够传送频率和相位时间信息的电子***。此外，这里提供的是可以构建在这样的***之上的算法和应用。
图24是根据另一实施方案的电子***810的示意图。电子***810包括第一源装置801a、第二源装置801b、第一目的装置802a、第二目的装置802b、数据集线器803、公共时基804和局部振荡器(LOs)805a-805d。
第一源装置801a接收来自公共时基804的第一信号(信号A)，公共时钟信号和来自LO 805a的第一本地时钟信号，其用于通过数据集线器803发送指示信号A的定时的数据。另外，第二源装置801b接收第二信号(信号B)、来自公共时基804的公共时钟信号和来自LO805b的第二本地时钟信号，这些信号用于通过数据集线器803发送指示信号B的定时的数据。虽然示出了具有两个源装置的示例，但可以包括更多或更少的源装置。
如图24所示，第一目的装置802a接收来自数据集线器803的数据、来自公共时基804的公共时钟信号和来自LO 805c的第三本地时钟信号，这些信号用于在适当的时间恢复信号A和/或信号B。另外，第二目的装置802b接收来自数据集线器803的数据、来自公共时基804的公共时钟信号和来自LO 805d的第四本地时钟信号，这些信号用于在适当的时间恢复信号A和/或信号B。
电子***810可以用于将物理或逻辑的周期性定时信号从***810中的一个点数字地分配到***810中其中在逻辑或物理上再生它的另一个点。再生或恢复的信号具有原始的精确平均频率，并且还可以将其相位复制到某个精确度内。
***810允许在分布式设备上共享数字定时信息。***810的应用是通过数字数据传输而不是模拟信号传输来将周期性信号(频率和可选相位)的质量从一个点复制到一个或多个额外的点。
例如，利用模拟信号、网络设备机箱、计时卡和线卡设计了底盘尺寸(最大线卡数量)的知识。背板连接器根据每个卡的最大入口/出口端口数量而有所不同。使用模拟信号，这些***可以对机箱的总体尺寸和端口数量不太敏感，但是会牺牲功能。
相比之下，由于分组复用、载波检测多址(CDMA)、错误检测和纠正和/或可扩展吞吐率，物理数据连接(通道)比物理时钟信号更灵活和更高效。从时钟信号迁移到数据通道的时序信息在可扩展性方面具有明显的优势。
发送信号信息需要不断捕获关于源信号的定时信息并将该数据封装在发送给接收机的消息中。物理信号的定时可以被捕获，例如通过TDC，而逻辑(非物理)信号事件定时可以以各种方式确定。定时信息可以针对所有事件，即信号波形的所有上升沿和下降沿，事件的常规子集，即仅上升沿或仅每第N个上升沿或事件的不规则子集。
当提供不规则事件子集的定时信息时，额外的信息可以与识别该子集的消息一起发送，该消息可以是显式或隐式(根据上下文推断)。在一个例子中，发送者可以指示跳过了多少个中间事件，或者，如果标准周期的准确度足够高，接收者可能能够推断跳过事件的数量。在另一个例子中，每个事件都可以用一个递增值序列化，这样标识符之间的差异就表示事件的数量，从而在不损害序列完整性的情况下在发送者和接收者之间发生有限的消息丢失。还可以包括关于事件的其他信息，例如识别专门的子集。
周期性模拟定时信号的再生可以以各种方式执行，诸如通过延迟或锁相环(DLL或PLL)或其组合。对于数字计时信号，可以使用这些回路的数字等值(DDLL或DPLL)。数字回路的输出可以是逻辑或物理的。两个回路都可以使用数字相位检测器(DPD)来确定源信号和再生信号之间的误差矢量。
在某些实施方式中，源信号是从远程源接收的数字定时数据，并且再生信号由本地逻辑或物理时钟输出产生的时间戳表示。误差矢量用于控制(通常是间接的)延迟元件或产生再生信号的振荡器。
为了确定正确的误差向量，DPD识别哪个源事件对应于哪个再生事件(由于反馈回路配置，再生事件也被称为反馈事件)。由于延迟时间和事件的丢失(无论是设计还是数据丢失)，特别是在源路径中，DPD应在确定源事件和反馈事件之间的对应关系时考虑这些影响。
PLL(包括DPLL)的稳定性可以通过频繁更新误差矢量来实现。丢失(或延迟)源数据的插值是一种可以使误差矢量保持最新的技术。如果源和接收器之间的时序参考不相互对齐，源事件和反馈事件将具有任意的平均偏移量。因为偏移是任意的，所以恢复的时间不可能与源相同。应该记录偏移量(可以从初始差异中估计)并从所有随后的误差向量中删除。即使在器件之间共享零点对齐的情况下，零点对齐的精度也会直接影响再生阶段的质量。请注意，即使存在零对齐，接收器也可以选择清零任何偏移量。
图25是根据另一实施方案的电子***820的示意图。电子***820包括通过数字接口813彼此电连接的源IC 811a、811b、...811m和目的IC 812a、812b、...、812n。
源IC 811a、811b、...811m分别接收信号SIG1、SIG2、...SIGm。虽然示出了具有三个源IC的示例，并且可以包括源IC的数量(例如，一个源IC、两个源IC或三个或更多源IC)。此外，尽管每个源IC被显示为接收一个信号以通过数字接口813分配，但是一个或多个源IC可以分配多个信号。
如图25所示，源IC 811a、811b、...811m各自接收共同参考信号(COMMON REF)。源IC 811a、811b、...811m也分别接收独立的***参考信号SYSTEM REFs1、SYSTEM REFs2、...SYSTEM REFsm。虽然示出了具有分开的***参考信号的示例，但是源IC 811a、811b、...811m中的一个或多个可以共享***参考信号。此外，在某些实施方式中，共同参考信号被用作一个或多个源IC的***参考信号。
源集成电路811a、811b、...、811m分别使用共同参考信号和局部***参考信号SYSTEM REFs1、SYSTEM REFs2、…SYSTEM REFsm生成信号SIG1、SIG2、...、SIGm的定时的数字表示。信号SIG1、SIG2、...、SIGm的数字定时表示通过数字接口813提供给目的IC 812a、812b、...812n。
数字接口813可以以各种方式实现。在一个例子中，数字接口813是一个以太网接口。在另一个例子中，数字接口813是I2C、SPI或其他串行接口。尽管已经提供了数字接口813的各种示例，但是可以使用任何合适的数字接口，包括标准接口和定制接口。
目的IC 812a、812b、...812n通过数字接口813接收信号SIG1、SIG2、...SIGm的定时的数字表示。尽管示出了具有三个目的IC的例子，并且可以包括目的IC的数量(例如，一个目的IC、两个目的IC或三个或更多目的IC)。
如图25所示，目的IC812a、812b、...812n各自接收同源IC 811a、811b、...811m所共有的共同参考信号(COMMON REF)。目的IC 812a、812b、...812n也分别接收独立的***参考信号SYSTEM REFd1、SYSTEM REFd2、...SYSTEM REFdn。虽然示出了具有独立***参考信号的示例，但是目的IC 812a、812b、...812n中的一个或多个可以共享***参考信号。此外，在某些实施方式中，共同参考信号被用作一个或多个目的IC的***参考信号。
目的IC 812a、812b、...812n分别基于接收到的数字定时表示、共同参考信号和局部***参考信号SYSTEM REFd1、SYSTEM REFd2、...SYSTEM REFdn来操作以恢复信号SIG1、SIG2、...、SIGm中的一个或多个。信号SIG1、SIG2、...SIGm的频率和相位都可以恢复。
尽管每个目的IC被示出为恢复每个信号SIG1、SIG2、...、SIGn，但是可以根据需要恢复任何信号组合。
电子***820可用于向多个目的IC提供精确的信号分配(包括但不限于时钟信号)。例如，在某些应用中，数十或数百个时钟信号可以使用数字总线与大量IC进行数字通信。
图26A是根据一个实施方案的源装置850的示意图。源装置850包括TDC 841、格式转换电路842、同步电路843、LO 844和上变换电路845。
上变频电路845提供对从LO 844接收的局部振荡器信号的上变频，以产生用于同步电路843的上变频时钟信号。同步电路843将上变频时钟信号与公共时钟信号进行比较以控制TDC 841和格式转换电路842的同步。
TDC 841生成表示输入信号的转换时间的数字时间戳。数字时间戳由格式转换电路842处理，该格式转换电路帮助将数字时间戳转换为适合于跨多个分布式目的装置的时间戳的通用解释的格式。
图26B是根据一个实施方案的目的装置860的示意图。目的装置860包括格式转换电路851、DPLL 852、同步电路853、LO 854和上变频电路855。
上变频电路855提供对从LO 854接收的局部振荡器信号的频率上变频，以产生用于同步电路853的上变频时钟信号。同步电路853将上变频的时钟信号与公共时钟信号进行比较以控制格式转换电路851和DPLL852的同步。
格式转换电路851解释接收到的数字时间戳的时间参考点，并将数字时间戳转换为适合于由DPLL 852处理的格式。DPLL 852处理数字时间戳以恢复信号。
在某些实施方式中，DPLL 852恢复由相应的源装置接收的信号的频率和相位。当这样的信号分配给多个目的装置时(例如，数十或数百个目的装置)，每个目的装置可以以精确的频率和准确的相位恢复原始信号。
图27A是根据一个实施方案的源IC 870的示意图。源IC 870包括TDC 861、格式转换电路862、同步电路863和用作上变频电路的***PLL 865。源IC 870包括用于接收信号(SIG)、***参考信号(SYSTEM REF)和共同参考信号(COMMON REF)的引脚，并且用于发送信号的数字时间表示。
***PLL 865为同步电路863生成***时钟信号。同步电路863将***时钟信号与共同参考信号进行比较，以控制TDC 861和格式转换电路862的同步。
图27B是目的IC880的示意图根据一个实施方案。目的IC 880包括格式转换电路871、DPLL 872、同步电路873和用作上变频电路的***PLL 875。目的IC 880包括用于从源IC(例如，来自图27A的源IC 870)、***参考信号(SYSTEM REF)和共同参考信号(COMMONREF)接收数字时序表示的引脚，其对于IC来说很常见。数字时钟表示通过数字接口从源IC接收。
***PLL 875为同步电路873产生***时钟信号。同步电路873将***时钟信号与共同参考信号进行比较，以控制格式转换电路871和DPLL 872的同步。如图27B所示，DPLL872恢复信号，包括频率和相位信息。信号可以在本地使用和/或分布在片外。
图28是时钟同步和频率转换IC 890的另一个实施例的示意图。IC 890示出了可以用作源IC或目的IC的IC的一个例子，从而增强了灵活性。例如，IC 890的第一个实例可以用作源IC，而IC 890的第二个实例可以用作目的IC。
除了IC 890还包括同步电路881、源格式转换电路882和目标格式转换电路883之外，图28的IC 890类似于图1的IC 40。
当作为源IC操作时，输入信号的时间戳可以以各种方式生成，例如通过使用TDC4a-4d和/或辅助TDC 22中的任何一个。源格式转换电路882将时间戳格式化为以多种方式生成适合于片外传输的数据，例如通过串行端口、多功能引脚(M PINS)和/或独立引脚。此外，***时钟PLL13用作***参考引脚(XOA、XOB)上接收的***参考信号的上变频电路。在某些实施方式中，同步电路881提供源同步。但是，其他配置也是可能的。例如，在另一实施方式中，同步电路881被省略，以利用在图10中所示的闭环配置中操作的***时钟补偿电路16与辅助NCO 21结合来提供同步。
当作为目的IC操作时，可以通过IC的引脚接收数字时序表示，例如使用串行端口、状态和控制引脚23接口(例如，通过大学异步收发器或UART)和/或合适的数字接口。数字定时表示由目的地形成转换电路883处理，然后提供给DPLL(例如DPLL 6a、DPLL 6b和/或专用DPLL)以恢复该信号。另外，***时钟PLL 13用作***参考引脚(XOA、XOB)上接收的***参考信号的上变频电路，同步电路881可用于提供同步。用于增强PLL更新速率的计时事件外推
PLL产生一个输出信号(也称为生成信号或合成信号)，该信号通过反馈提供给PLL的相位检测器。相位检测器将反馈信号与参考信号进行比较，生成用于控制PLL回路和产生输出信号的相位误差信号。在PLL的相位检测器中，反馈信号与参考信号是相干的。
反馈信号和/或参考信号可以在到达相位检测器之前被抽取(例如，通过整数分频)。预抽取的信号是相干的频率倍数，并且因此在相应抽取信号的每个周期中相干一次。另外，参考信号和生成的信号也是相干倍数，虽然它们的周期对应于除去公共除数后两个抽取比率的最小公倍数(LCM)。
由于各种原因，PLL可以抽取或分割信号。在第一个例子中，抽取被用来提供频率转换。例如，由于参考信号和反馈信号的一致性是在相位检测器处强制执行的，抽取允许生成的信号频率为参考输入频率的有理倍数。在第二个例子中，抽取用于在其工作频率范围内操作PLL的组件。
时钟信号可以由边沿事件(上升或下降)之一的定时来表征，指定为相位0(zero)，并且因此它们的相位可周期性地观察到。因此，PLL作为采样控制***运行。
PLL通常以较低的更新速率运行以保存有价值的定时信息。然而，更高更新速率下的操作可能会对PLL的某些性能指标有所帮助。例如，当时钟被抽取时，被跳过的事件中出现的定时信息丢失，剥夺了PLL的信息。
在本文的某些实施方案中，实施PLL是为了保留从抽取引起的部分或全部丢失计时事件的时间。
以这种方式实现PLL可以增强PLL的某些性能指标。例如，在参考信号路径中，相对于控制回路带宽，它允许更高的过采样，从而更好地滤除某些类型的相位抖动。此外，在参考信号路径和反馈信号路径中，以更高的速率操作可以提供频率偏移的更快指示。例如，在参考路径中以更高的更新速率操作，PLL回路具有更好的跟踪能力，而在反馈路径中操作更高的更新速率允许更宽的控制回路带宽并因此更快地获取。
在某些配置中，PLL的参考信号具有载波频率和嵌入式子载波频率。提供具有嵌入式副载波的参考信号可以提供许多优点。例如，载波频率可以传达期望的频率信息，而副载波频率可以传达期望的相位信息。此外，PLL恢复与子载波相关联的计时事件，并处理计时事件以大于子载波频率的频率推断计时事件。
在抽取选择的事件子集是非任意的应用中，例如当使用具有嵌入式子载波的参考信号时，抽取的中间阶段可用于满足PLL组件的最大工作速率。当非任意子集的时序传送到相位检测器时，PLL将与这些事件对齐。例如，可以同步一个或多个抽取阶段以传递与提供阶段信息的子载波相关的特殊事件。
图29是示意性描绘中间抽取的一个实例的各种计时事件序列。描绘了第一信号1001、第二信号1002和第三信号1003。在一个实施方案中，第一信号1001表示输入参考信号，该输入参考信号包括包含相位信息的嵌入子载波，第二信号1002表示中间抽取之后的输入参考信号，并且第三信号1003表示最后抽取第一信号1009之后的嵌入子载波。尽管图29示出了中间抽取乘以3和总抽取乘以9，但是可以使用任何合适的抽取值。
图29中示出了各种计时事件序列，包括由中间抽取产生的计时事件序列{Sj，k}和由最终抽取产生的计时事件序列{Sj，0}。整个序列{Sj，k}表示相干频率倍数。
如图29所示，计时事件的序列{Sj，k}与计时事件的序列{Sj，0}之间有规律的关系。特别地，序列{Sj，0}是整个序列{Sj，k}的子集。
因此，可以使用来自超集或全序列{Sj，k}的任何事件来估计来自子集或子序列{Sj，0}的一个或多个元素。例如，使用超集事件的估计和/或理想周期ΔT，Sj，0的值可近似为Sj，k-k·ΔT。
在某些实施方式中，可以从序列本身估计ΔT，例如通过使用不会不利地影响PLL的动态响应的时变估计。
在DPLL的实现中，该序列的每个元素可以由指示事件的时间的数字时间戳表示。因此，在某些实施方式中，计时事件的序列{Sj，k}是使用来自TDC的时间标记数字表示的。
图30A示出了一系列计时事件的后向推断的一个例子。如图30A所示，信号1011与对应于信号1011的抽取信号1012一起被除以四分之一。尽管图示抽取量为4，但可以使用任何合适的抽取值。
如图30A所示，序列{Sj，k}的计时事件不是理想的间隔。而是，计时事件包括指示信号1011的相位抖动和/或瞬时频率的定时信息ε0、ε1、…ε2。
已经将各种计时事件相对于抽选信号1012的边缘外推，对应于Sj，0处的定时信息。此外，已经使用第一外推的计算事件2021来估计Sj，0的值作为Sj，1-1·ΔT，第二外推的计算事件2022已被用于估计Sj，0的值为Sj,2-2·ΔT，并且第三外推的计算事件2023已被用于估计Sj，0的值为Sj,3-3·ΔT。
外推的计算事件2021-2023包括指示信号1011的相位抖动和/或瞬时频率的定时信息ε0、ε1、…ε2。如果目标是精确估计特定事件Sj，0，定时信息ε0、ε1、…ε2可能没有用。
然而，将关于信号1011的相位抖动和/或瞬时频率的信息提供给PLL的相位检测器允许相位检测器以最低的定时速率测量参考信号序列和所产生的信号序列的相干性，但以更高的速率更新。
图30B图示了一系列计时事件的前向和后向外插的一个例子。图30B类似于图30A，不同之处在于图30B示出了第三外推的计算事件2023向事件Sj，1的向前外推，而不是后向外推到事件Sj，1。
计时事件可以用各种方式推断，包括但不限于向后推断、向前外推或其组合。
图31是根据另一实施方案的DPLL 1060的示意图。图31的DPLL1060类似于图2A的DPLL 50，除了图31的DPLL 1060包括输入分频器1050和数字相位检测器1051。数字相位检测器1051包括外推电路1052，其生成一个或多个外推的计算事件以增强DPLL 1060的操作。外推的计算事件可以用于参考信号和/或反馈信号。
在一个实施方案中，输入信号1055可以包括载波频率(例如，10MHz)和嵌入的子载波频率(例如，1kHz)。另外，载波频率提供频率信息，并且子载波频率提供相位信息。尽管输入分频器1050可以具有被选择为仅恢复副载波的分频值(例如，对于10MHz载波和1kHz副载波，R＝10,000)，但以较低的更新速率运行DPLL可能提供较差的性能。
相反，图示的DPLL 1060包括用于生成外推的计算事件的外插电路1052。例如，外推事件可以包括用于估计子载波事件的载波频率的计时事件的外推。由于外推的计算事件包括相位抖动和/或瞬时频率信息，所以增强了DPLL 1060的操作。外推的计算事件可以用于参考信号和/或反馈信号。
例如，向相位检测器1051提供关于信号1055的相位抖动和/或瞬时频率的信息允许以期望的低定时速率测量信号序列的相干性，但是以更高速率更新信息。
图32是根据另一实施方案的DPLL 1070的示意图。图32的DPLL1070类似于图3的DPLL 80，除了图32的DPLL 1070包括包括外插电路1071的数字相位检测器1071。外推电路1071根据这里的教导生成一个或多个外推的计算事件。外推的计算事件可以用于参考信号和/或反馈信号。
图33是用于时钟同步和频率转换IC的频率转换回路1150的另一个实施例的示意图。图33的频率转换回路1150类似于图5的频率转换回路150，除了图33示出了包括DPLL1106的实施例，DPLL 1106包括用外插电路1132实现的时间戳处理器1131。外推电路1132根据本文的教导生成一个或多个外推的计算事件。外推的计算事件可以用于参考信号和/或反馈信号。
快速锁定低回路带宽的PLL
某些PLL的锁定时间可能相对较长。例如，具有低回路带宽和低频参考信号的零延迟PLL可能具有非常长的锁定时间。
PLL的锁定时间基于PLL的闭环负反馈***的瞬态响应。例如，锁定瞬态的持续时间可以取决于相对于参考频率的局部振荡器频率偏移，相位检测器上存在的初始相位偏移以及低通滤波器参数(例如，带宽和相位裕度)。
在本文的某些实施方式中，PLL被锁定在多个步骤中，包括PLL开环操作的初始频率获取步骤。通过执行算法以适当的顺序分离和校正PLL的各个组件，锁定瞬态的持续时间可以减少或最小化。
频率是相位的导数。在某些实施方式中，参考输入时钟信号和PLL的局部振荡器之间的频率偏移(即反馈时钟信号)被频率偏移校正最小化。在某些实施方式中，执行频率偏移校正而不包含初始相位偏移参数。
DPLL可以提供合适的处理以促进这种算法的实现。
例如，对数字相位检测器(DPD)的调整是纠正相位偏移的合适机制的一个例子。例如，初始相位偏移可以量化并从DPD输出中减去回路滤波器。以这种方式实现调整提供了许多优点，例如仅注入由DPD输入之间的频率失配产生的残余相位偏移。一旦DPLL达到稳定状态，回路滤波器输出将存储在内存中，用作后续算法步骤中的初始回路滤波器输出。
在DPLL通过数字控制振荡器(NCO)实现反馈频率调谐的实现中，可以对每个DPD输入的连续相位测量进行区分和比较。此外，比较结果可用于计算反馈源相对于参考输入时钟的分数频率误差(例如，归一化频率误差)。所计算的分数频率误差然后可以缩放当前振荡器控制值(包括应用控制值与频率线性化传递函数)以产生归一化为NCO控制字的频率校正值。用前一个控制字和频率校正值的总和更新有效NCO控制值，可以提供DPLLNCO输出的相对较低的瞬时频率偏移，为后续算法步骤提供初始反馈频率。
以基于可编程极限和连续更新之间的持续时间确定的幅度在多个步骤中执行校正因子对活动NCO控制值的应用允许实施频率转变的受控变化率。以这种方式实现DPLL为其中NCO的输出时钟在外部用于该设备的***提供了增强的性能。
一旦频率误差减小或最小化，DPD输入之间的相位偏移近似恒定并且可以实施偏移校正。
在某些实施方式中，通过使用DPD的参考输入信号作为同步源，在与DPLL的局部振荡器同步的最高中频与DPD的反馈输入之间物理同步分频器来提供相位校正。这可能导致同步分频器的第一个边沿与第一个受影响分频器输入频率的1UI内的DPD参考输入信号相位对齐。
当希望限制作为相位偏移函数的频率偏差时，可以量化相位偏移并将其转化为表示为频率偏差极限在可计算持续时间内的积分。然后可以将该频率偏移取消并将其应用于计算持续时间的反馈源，以实现期望的相位对准而不超出频率偏差限制。
一旦DPLL参考和反馈源之间的频率和相位偏移减小或最小化，DPLL就会以闭环操作进行操作，以补偿上述校正因子计算中的任何错误。
为了最小化该校正阶段的持续时间，可以实现带宽减小算法，以在更大的回路带宽下开始回路采集，并且相对于时间逐渐衰减到用于稳态操作和遵守***规范的最终工作带宽。
图34是根据一个实施方案的相位和频率锁定的方法1210。方法1210可以被实施，例如，使用本文描述的任何合适的PLL。
该方法从步骤1201开始，其中检测PLL的参考信号和反馈信号之间的频率偏移。在一个实施方案中，该方法在图1的时钟同步和频率转换IC40中实现。
频率偏移可以用多种方式检测，包括使用任何合适的频率偏移检测电路的开环或闭环检测。在一个例子中，参考监视器(例如，图1的参考监视器18)用于检测频率差异。在另一个例子中，通过从数字相位检测器的输出中减去初始相位偏移来检测频率偏移，并且基于数字相位检测器的残余相位偏移来检测频率偏移。在又一示例中，将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较。
方法1210继续到步骤1202，其中通过提供开环频率偏移校正来补偿PLL的频率偏移。因此，当提供频率偏移校正时，PLL的反馈回路断开或断开。PLL的频率偏移可以通过各种方式进行补偿。在一个例子中，控制回路滤波器输出值以提供补偿。在另一个例子中，基于NCO的控制字对分数频率误差进行归一化并基于归一化的频率误差来更新NCO(例如，用前一个控制字和频率校正值的总和更新有效NCO控制值)。
PLL的回路可以以各种方式打开和闭合，例如通过使用回路控制器(例如，图3的回路控制器85)。在某些实施方式中，回路控制器控制和/或协调步骤1202的操作。
在某些实施方式中，逐渐提供频率偏移以限制对PLL的输出频率的改变。
该方法继续到步骤1203，其中通过在频率偏移校正之后提供相位偏移校正来补偿参考信号与反馈信号之间的相位偏移。可以以各种方式提供相位偏移校正。在一个例子中，PLL的反馈分频器正在基于参考时钟信号的定时进行同步。例如，PLL的分频器可以物理上同步到与PLL的局部振荡器同步的最高中频，并将参考输入信号作为同步源使用相位检测器的反馈输入。这样的相位对准可以导致同步分频器中的第一边缘与第一受影响分频器的输入端的频率的1UI内的参考输入信号相位对齐。
在某些实施方式中，相位偏移通过逐渐提供相位调整以限制PLL的输出频率偏差得到补偿。
在某些实施方式中，回路控制器控制和/或协调步骤1203的操作。
在随后的步骤1204中，通过用PLL的反馈回路将反馈信号锁定到参考信号来补偿PLL的残余误差。因此，纠正残余误差时PLL的反馈回路是闭合的。在某些实施方式中，PLL的回路带宽随时间改变以提高锁定速度。例如，可以实现带宽减小算法，以在更大的回路带宽下开始回路获取，并且相对于时间逐渐衰减到用于稳态操作和遵守***规范的最终工作带宽。回路带宽可以通过多种方式进行更改，例如编程数字回路滤波器的不同数值系数(例如，图2A)。
在某些实施方式中，回路控制器控制和/或协调步骤1204的操作。
图35A-35E示出了用于相位和频率锁定的DPLL电路的多种实施方案。
图35A示出了包括数字相位检测器51和减法电路1211的DPLL的一部分。如图35A所示，从数字相位检测器51的输出中减去初始相位偏移。
图35B图示了包括存储器59和数字回路滤波器52的DPLL的一部分。在某些实施方式中，通过从存储器59加载回路滤波器输出值来提供频率偏移校正。
图35C示出了包括微分电路1231、数字相位检测器51、数字回路滤波器52和NCO 53的DPLL的一部分。在某些实施方式中，通过将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较来检测频率偏移。此外，基于比较计算分数频率误差，并基于分数频率误差调整NCO。例如，分数频率误差可归一化为NCO的控制字，并根据归一化的频率误差进行更新。
图35D示出了包括数字相位检测器51、反馈分频器54和同步电路1241的DPLL的一部分。在某些实施方式中，相位偏移通过基于参考信号的定时同步反馈分频器54来校正。
图35E示出了包括数字相位检测器1251的DPLL的一部分。数字相位检测器1251包括用于限制DPLL的转换速率的转换速率限制器1252。在某些实施方式中，PLL的一个或多个组件以压摆率限制运行以防止输出时钟信号的突然改变。
相位偏移检测
在许多应用中，锁相环(PLL)纯粹用于频率同步，输入时序参考和输出时钟之间的初始稳态相位调整与***的操作无关，因此是任意的。
由于实际的***操作，定时参考源可能会切换到与原始参考具有任意相位关系的冗余频率同步源。如果这种开关发生在PLL控制逻辑的上下文之外，则定时参考之间的相位差作为相位误差引入到PLL相位检测器(PD)，并在输出时钟上产生不希望的瞬态频率偏差。
了解这些事件的特征允许实现适当的检测电路来触发适当处理这种相移，从而保持所需的***操作。
通常情况下，足够小的相移可能导致瞬态效应，这会降低***性能，并且结果、期望检测和补偿(即，检测阈值TR)的相移的幅度处于或低于定时参考本身的峰-峰噪声。
在这种情况下，简单地观察每个定时输入的相位误差并将其与检测阈值进行比较可以导致检测到误导致定时参考相位信息的抽取。
相移的一个主要特征是它具有非零均值，而假定相对高斯的定时噪声是零均值。因此，对N个连续采样进行求和会增加由标量为N的相移导致的相位误差，但不是定时噪声贡献者有效地增加了检测电路的信噪比。
这允许使用由TE＝N×TR确定的扩展检测阈值TE，同时仍检测幅度TR的相移而不导致错误检测。
图36A-36D是相位阶跃检测的各种示例的图表。
应该注意，代替使用扩展阈值，瞬时相位误差输入可以在加窗累加之前被区分并且与原始检测阈值进行比较。这将在检测电路中提供基本相同的信噪比增加。
为了进一步降低噪声，应用多数规则处理，可以使用检测电路输出的一组N个采样。这提供了两个不同的好处。
首先，通过使用一组检测器输出与单个正输出相比，在单个相位误差样本含有过多噪声的情况下，可以提供更高的抗噪声免疫性，以防止误报。由于高斯噪声在技术上是无界的，噪声的峰峰值随样本大小而增加，***被要求无限次地由客户运行，这是一个有价值的改进。然而，当单个相位误差值相当大时，具有远超过噪声的独立检测阈值的单次测量方法与本发明结合仍然是有价值的。
其次，如果发生完全等于检测阈值的相移，则噪声贡献者可能会导致一些检测决定产生负面结果，而所测量的平均相移仍然大于或等于检测阈值。如果需要检测电路输出的所有N个样本产生肯定结果，则最小可检测的相移幅度将等于检测阈值加定时基准的输入噪声。
一旦检测输出产生阳性结果，但是没有收集到足够的后续样本以完全用后移样本填充N样本集合，后移样本需要通过多数规则检测相移，则可以抑制PD的输出以防止PLL响应潜在的相移。如果在设置了N个样本的全部样本后设置了后移样本，则多数规则投票不能确定该潜在步骤，则抑制后的样本可能被重新引入到相位偏移检测器的下游。
在一个实施方案中，参考开关电路(例如，参考开关电路19)根据以上讨论的一个或多个特征来实现。在另一个实施方案中，参照监视器(例如，图1的参考监视器18、图21和22的参考监视器602和/或图23的参考监视器670)根据上面讨论的一个或多个特征来实现。
图37A是相位偏移检测器1301的一个实施例的示意图。相位偏移检测器1301基于***时钟信号(SYSTEM CLOCK)的定时检测参考时钟信号(REF CLOCK)的相位偏移。相位偏移检测器1301接收检测阈值TR。在某些实施方式中，通过诸如串口的接口从用户接收检测阈值TR。
在所示的实施方案中，相位偏移检测器1301以扩展检测阈值1302工作。在某些实施方式中，相位偏移检测器1301观察参考时钟信号的N个周期的相移。例如，相位偏移检测器1301可以在N个周期上累积检测到的相移，从而计算加窗平均值。例如，对N个连续采样进行求和会增加由标量N产生的相移造成的相位误差，但不是定时噪声贡献者有效地增加了检测电路的信噪比。因此，可以检测幅度TR的相移，而不会导致错误的检测。
图37B是相位偏移检测器1310的另一实施例的示意图。相位偏移检测器1310包括相位误差微分电路1311和窗口化累加器1312。
除扩展阈值之外或替代地，相位偏移检测器可以区分窗口化累积之前的瞬时相位误差，并且可以将结果与原始检测阈值TR进行比较。
图37C是相位偏移检测器1320的另一个实施例的示意图。相位偏移检测器1320包括多数规则处理电路1321，该多数规则处理电路1321应用于由相位偏移检测器1310获取的参考时钟信号的一组N个采样。
多数规则处理电路1321在单个相位误差样本包含过大噪声量的情况下针对宣告的误报提高抗扰度。此外，当发生基本上等于检测阈值的相移时，噪声贡献者可能会导致一些检测决定产生负面结果，而所测量的平均相移仍然大于或等于检测阈值。如果检测电路输出的所有N个采样都要求产生正的结果，那么最小可检测的相移幅度将等于检测阈值加定时基准的输入噪声。
一旦检测输出产生正结果，但是没有收集到足够的后续样本以完全用移位后样本填充N样本集合，从而通过多数规则检测相移，则可以抑制PD的输出以防止PLL响应潜在的相移。如果在设置了N个样本的全部样本后设置了后移样本，则多数规则投票不能确定该潜在步骤，则抑制后的样本可能被重新引入到相位偏移检测器的下游。
图37D是相位偏移检测器1330的另一个实施例的示意图。相位偏移检测器1330基于来自TDC 1331的时间戳进行操作。相位偏移检测器1330可以包括上述一个或多个特征。
减少建立时钟切换残留
通过补偿等于平均偏移的估计的相位差，可以使用相位建立时钟切换来减少或最小化由于获取新的参考时钟而导致的输出相位偏差。
在本文的某些实施方式中，提供了用于改善该估计的质量并因此减少由开关引起的残余相位误差的设备和方法。
假定锁相环(PLL)中的平均相位差随时间恒定(即，参考频率和输出频率名义上相等)，则前N个相位误差样本的平均值随着N增加而提供更好的偏移估计。确切的改进率随样本的统计分布和平均类型而变化(例如，统一或加权)。
N的值不能任意大。样品采集期间循环无效，这会延迟预期的操作；或回路处于活动状态并开始对相位误差做出反应，这会影响样本测量。此外，如果标称频率不相等，则相位误差测量将记录与频率差成比例的线性趋势。
限制N的最大值使得采集周期远小于回路的时间常数，可以使相位平均和PLL操作之间的相互作用最小化。通过暂时增加回路的时间常数(减小带宽)，可以在限制交互的同时增加N的最大值。
当存在频率偏移时，累积确定性时间相关的相位偏移。这个误差的影响可以通过限制N来减轻，使得平均偏移中的误差贡献由随机效应支配。或者，线性趋势可能会从平均值中取消。趋势线的斜率可以从样本本身提取，或者通过一些其他的频率偏移估计来提取。
可以使用相位偏移数据收集的其他变体。与其使用N的固定值，可以在数据可用时检查数据的噪音和趋势线，以确定收集期是应该结束还是延长。另外，由PLL对其输出进行的调整是已知的，并且可以使用这些知识从相位偏移测量中消除这些调整的影响。
与单个样本相比，多样本平均值可以更好地估计偏移量。尽管可能的改进量存在限制，但与平均值相关的重大误差来源可能会受到限制或减轻。
在本文的某些实施方案中，由于采用新的参考时钟而产生的偏差对于相位差进行补偿，所述相位差等于使用多样本平均值取得的平均偏移量的估计值。在某些实施方式中，通过比较来自TDC的时间戳(例如，图1的TDC 4a-4d)获得该估计。此外，不是将一个时间戳与另一个时间戳进行比较，而是计算并平均多对相应时间戳之间的差异。
图38是根据一个实施方案的相位偏移检测***1400的示意图。相位偏移检测***1400包括第一TDC 1401、第二TDC 1402、多路复用器1403、PLL 1404和相位偏移检测器1405。
相位偏移检测器1405基于每个时钟信号的多个样本检测第一参考时钟信号(REF1)和第二参考时钟信号(REF2)之间的相位偏移。例如，多样本平均值可能比单样本更好地估计偏移量。相位偏移检测器1405可以包括上面讨论的一个或多个特征。在某些实施方式中，多路复用器1403由参考开关电路(例如图1的参考开关电路19)控制。例如，参考开关电路可以控制将参考时钟信号提供给PLL 1404的相位和/或频率检测器以用作定时基准。
如图38所示，由相位偏移检测器1405检测到的相位偏移可以用于通过补偿等于平均偏移的估计的相位差来减小或最小化由于获取新的参考时钟而导致的输出相位偏差。相位偏移检测器1405可以以任何合适的方式使用检测到的相位偏移来提供相位调整。
上述的相位偏移检测方案可以并入本文所述的任何PLL中。例如，在一个实施方案中，图1的时钟同步和频率转换IC 40是利用上面讨论的相位偏移检测的一个或多个特征来实现的。
调整抽取中丢失的相位信息
在零延迟锁相环(PLL)中，通常需要初始化参考和输出(反馈)时钟，使其表现出最小或相对较低的初始歪斜(相位偏移)。这限制了PLL拉入启动时的相位误差，并减小或最小化相位/频率瞬态响应的持续时间和幅度。
当出现这些时钟的抽取(例如通过分频)时，最好对齐的一对边可能不包含在相位检测器(PD)可用的边集中。每个时钟信号的抽取率的知识可以使器件外推最佳边缘配对的时序，从而最小化初始相位误差。
PLL的零延迟操作描述了回路的稳态操作，使得参考和输出时钟对齐-至少在时钟事件的子集上。对零延迟、无中断操作的扩展还定义了回路采集瞬变最小化。
当时钟被抽取时，为了实现频率转换和/或满足PLL组件的最大频率限制，实现无中断操作的过程可能变得复杂。对于DPLL，PD有可能在代表参考和输出信号的时间戳上运行。这些时间戳的计算提供了一种机制来解决各种挑战，包括实施无碰撞模式所带来的挑战。
给定时间戳Sj，可以估计路径中的时间戳之间的间隔T≈Sj+1-Sj以及与该路径相关联的抽取比率M，所有丢失的Sj和Sj+1之间的事件可以被估计。将以Sj开始的非抽取的事件序列表示为Sj，k，其中Sj＝Sj，0且k在[0..M-1]中。那么Sj，k可以近似为Sj，k≈Sj+T·k÷M。
图39是除以三之后的可能阶段的一个例子的图。
图40是时间标记插值的一个例子的图。
如果DPLL配置为输出频率为参考频率的整数倍，则每个参考事件都有一个完全对应的输出事件。在这种情况下，应用于输出事件的插值将产生最接近的匹配。
在某些实施方式中，与最接近的匹配的时间距离(D)被限制为D≤0.5UI，其中单位间隔UI＝T÷M。对于具有时间戳X的任何参考事件，存在由Sj和Sj+1表示的连续的抽取输出事件，使得Sj≤X<Sj+1。设X相对于Sj的划分相位表示为
Figure BDA0001711024340000731
那么匹配最近的外推输出指标是K＝round(M·φ)。如果K＝M，则Sj+1，0是最接近的匹配，否则Sj，K是最好的。再看Sj，K≈Sj+T·K÷M，因此，对输出时间戳序列应用T·K÷M的偏移量将导致DPLL与最匹配的边对齐，即使K≠0，也就是说，对齐对被输出抽样遮蔽。
同样，如果参考频率是输出频率的整数倍，则每个输出事件都有一个精确的相应参考事件。如前所述，内插将产生最佳匹配对，只是现在外推是在参考序列上执行的。
在本文的某些实施方案中，上面讨论的一个或多个特征在数字相位检测器(例如，图3的数字相位检测器51)和/或时间戳处理(例如图5的时间戳处理器131)中实施。
图41是根据另一实施方案的DPLL 1660的示意图。图41的DPLL1660类似于图2A的DPLL 50，除了图41的DPLL 1660包括输入分频器1650和数字相位检测器1651。输入分频器1650接收输入参考1655。数字相位检测器1651包括内插电路1652，该内插电路根据上面讨论的一个或多个特征来实现。例如，内插电路1652可以考虑由分频器1650和/或分频器54的抽取引起的丢失边沿。
用插值电路1652实现DPLL 1660可以提供许多优点。例如，了解每个时钟信号的抽取比率可以使器件外推最佳边缘配对的时序，从而最小化初始相位误差。
图42是根据另一实施方案的DPLL 1670的示意图。图42的DPLL1670类似于图3的DPLL 80，除了图42的DPLL 1670包括包含内插电路1671的数字相位检测器1671，内插电路1671根据上述一个或多个特征来实现。
应用
采用上述方案的设备可以被实现为各种电子设备。电子设备的例子包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、通信基础设施等。例如，一个或多个时钟同步和频率转换IC可用于各种模拟、混合信号和RF***、包括但不限于数据转换器、芯片间通信***、时钟和数据恢复***、基站、移动设备(例如、智能手机或手机)、笔记本电脑、平板电脑和可穿戴电子产品。各种消费电子产品还可以包括用于物联网(IOT)应用的这种IC。例如，一个或多个时钟同步和频率转换IC可包含在汽车、摄像机、相机、数码相机、便携式存储器芯片、洗衣机、干衣机、洗衣机/烘干机、复印机、传真机、扫描仪、多功能***设备或各种其他消费电子产品。此外，电子设备可以包括未完成的产品，包括用于工业、医疗和汽车应用的产品。
在一个例子中，时钟同步和频率转换IC在GPS、PTP(IEEE-1588)和/或SyncE应用中提供抖动清除和同步。在第二个例子中，时钟同步和频率转换IC被包括在基站(例如，毫微微小区或微微小区)中以控制基带和无线电的时钟。在第三示例中，时钟同步和频率转换IC控制诸如光传输网络(OTN)的传输网络的映射/解映射，同时提供抖动清除。在第四个例子中，时钟同步和频率转换IC为Stratum 2、3e和3应用提供了保持，抖动清除和相位瞬变控制。在第五个例子中，时钟同步和频率转换IC为数据转换时钟提供支持，例如模数(A/D)和/或数模(D/A)转换，例如，支持JESD204B。在第六个例子中，时钟同步和频率转换IC为有线基础设施支持(例如有线基础设施和/或运营商以太网)提供时序。
下面记载的项目为本公开的一些实施例。
项目1.一种具有集成电路的集成电路(IC)，该IC包括：
***时钟产生电路，被配置为基于***参考信号产生***时钟信号；
一个或多个电路模块，具有由所述***时钟信号控制的计时；和
***时钟补偿电路，被配置为产生一个或多个补偿信号，该一个或多个补偿信号可操作用于所述补偿***时钟信号的误差的一个或多个电路模块。
项目2.项目1所述的IC，其中所述***时钟补偿电路包括误差模型，所述误差模型被配置为基于一个或多个操作条件来产生所述***时钟信号的误差的估计。
项目3.项目2所述的IC，其中所述误差模型被配置为接收指示温度状况的温度信号。
项目4.项目2所述的IC，其中所述误差模型被配置为接收指示振动状态的振动信号。
项目5.项目2所述的IC，其中所述误差模型被配置为接收指示电源电压条件的电源电压信号。
项目6.项目2所述的IC，其中所述IC被配置为通过接口接收所述误差模型的一个或多个系数。
项目7.项目2所述的IC，其中所述***时钟补偿电路还包括***时钟误差计算电路，被配置为基于来自所述误差模型的估计数字地产生一个或多个补偿信号。
项目8.项目2所述的IC，其中所述误差模型包括多项式模型。
项目9.项目1所述的IC，还包括时钟差计算电路，被配置为基于将所述***时钟信号与稳定参考信号进行比较来向所述***时钟补偿电路提供对所述***时钟信号的误差的估计。
项目10.项目9所述的IC，其中所述时钟差计算电路包括数字锁相回路(DPLL)。
项目11.项目1所述的IC，其中所述***时钟补偿电路被配置为基于将所述***时钟信号的误差的闭环估计与所述***时钟信号的误差的开环估计相结合来产生一个或多个补偿信号。
项目12.项目1所述的IC，其中所述一个或多个电路模块包括时间-数字转换器(TDC)、滤波器、DPLL、数字控制振荡器(NCO)或参考监视器中的至少一种。
项目13.项目1所述的IC，其中所述***时钟信号的误差包括频率稳定性误差或频率精度误差中的至少一种。
项目14.项目1所述的IC，其中所述***时钟产生电路包括***时钟锁相回路(PLL)。
项目15.具有集成电路的电子***，所述电子***包括：
时钟源，被配置为产生***参考信号；和
集成电路(IC)，包括：
***参考引脚，被配置为接收所述***参考信号；
***时钟产生电路，被配置为基于所述***参考信号来产生***时钟信号；
一个或多个电路模块，具有由所述***时钟信号控制的计时；和
***时钟补偿电路，被配置为产生一个或多个补偿信号，该一个或多个补偿信号可操作用于所述补偿***时钟信号的误差的一个或多个电路模块。
项目16.项目15所述的电子***，其中所述***时钟补偿电路包括误差模型，所述误差模型被配置为基于一个或多个操作条件来产生所述***时钟信号的误差的估计。
项目17.项目16所述的电子***，其中所述误差模型被配置为接收指示温度状况的温度信号。
项目18.项目17所述的电子***，其中所述IC包括被配置为产生所述温度信号的内部温度传感器。
项目19.项目17所述的电子***，还包括被配置为产生所述温度信号的外部温度传感器。
项目20.项目16所述的电子***，其中所述误差模型被配置为接收指示振动状态的振动信号。
项目21.项目16所述的电子***，其中所述误差模型被配置为接收指示电源电压条件的电源电压信号。
项目22.项目16所述的电子***，其中所述IC还包括配置为接收所述误差模型的一个或多个系数的接口。
项目23.项目16所述的电子***，其中所述***时钟补偿电路还包括***时钟误差计算电路，被配置为基于来自所述误差模型的估计数字地产生一个或多个补偿信号。
项目24.项目16所述的电子***，其中所述误差模型包括多项式模型。
项目25.项目15所述的电子***，其中所述IC还包括时钟差计算电路，被配置为基于将所述***时钟信号与稳定参考信号进行比较来向所述***时钟补偿电路提供对所述***时钟信号的误差的估计。
项目26.项目25所述的电子***，其中所述时钟差计算电路包括数字锁相回路(DPLL)。
项目27.项目15所述的电子***，其中所述***时钟补偿电路被配置为基于将所述***时钟信号的误差的闭环估计与所述***时钟信号的误差的开环估计相结合来产生一个或多个补偿信号。
项目28.项目15所述的电子***，其中所述一个或多个电路模块包括时间-数字转换器(TDC)、滤波器、DPLL、数字控制振荡器(NCO)或参考监视器中的至少一种。
项目29.项目15所述的电子***，其中所述***时钟产生电路包括***时钟锁相回路(PLL)。
项目30.项目15所述的电子***，其中所述时钟源包括振荡器或谐振器中的至少一种。
项目31.一种集成电路的方法，该方法包括：
基于***参考信号产生***时钟信号；
使用所述***时钟信号控制一个或多个电路模块的计时；和
数字地补偿所述一个或多个电路模块的***时钟信号的误差。
项目32.项目31所述的方法，还包括基于使用模型的一个更多操作条件来估计所述***时钟信号的误差，以及基于所估计的误差产生控制一个或多个电路模块的一个或多个数字补偿信号。
项目33.项目31所述的方法，还包括基于将所述***时钟信号与稳定参考信号进行比较来估计所述***时钟信号的误差，以及基于所估计的误差产生控制一个或多个电路模块的一个或多个数字补偿信号。
项目34.项目31所述的方法，其中数字地补偿一个或多个电路模块包括时间-数字转换器(TDC)、滤波器、DPLL、数字控制振荡器(NCO)或参考监视器中的至少一种。
项目35.电子***，包括：
集成电路(IC)，包括：
计时电路，被配置为基于输入参考信号的计时产生输出信号；
输出引脚，被配置为从所述计时电路接收所述输出信号；和
延迟补偿电路，被配置为向所述计时电路提供一个或多个补偿信号；和
信号路径，被配置为将所述输出信号从所述输出引脚路由到目的节点，
其中所述一个或多个补偿信号可操作用于数字地补偿所述计时电路的信号路径的延迟中的变化。
项目36.项目35所述的电子***，其中所述延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。
项目37.项目36所述的电子***，其中所述延迟模型被配置为接收指示温度状况的温度信号。
项目38.项目36所述的电子***，其中所述IC还包括配置为接收所述延迟模型的一个或多个系数的接口。
项目39.项目36所述的电子***，其中所述延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。
项目40.项目36所述的电子***，其中所述延迟模型包括多项式模型。
项目41.项目36所述的电子***，其中所述延迟模型进一步被配置为说明所述IC的内部延迟。
项目42.项目35所述的电子***，还包括所述输出信号的返回路径，其中所述IC还包括：返回路径引脚，被配置为接收来自所述返回路径的返回信号；以及延迟差检测器，被配置为基于将所述输出信号与所述返回信号进行比较来向所述延迟补偿电路提供所述信号路径的延迟的估计。
项目43.项目42所述的电子***，其中所述IC还包括延迟误差计算电路，被配置为基于计算从所述输出引脚到所述返回引脚的输出信号的往返延迟来产生一个或多个补偿信号。
项目44.项目35所述的电子***，其中所述计时电路包括数字锁相回路(DPLL)。
项目45.项目44所述的电子***，其中所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
项目46.项目35所述的电子***，其中所述计时电路包括被配置为接收至少一个补偿信号的至少一个数字可控延迟元件。
项目47.具有对信号路径延迟变化的补偿的集成电路(IC)，所述IC包括：
计时电路，被配置为基于输入参考信号的计时产生输出信号；
输出引脚，被配置为通过信号路径将所述输出信号提供给目的节点；和
延迟补偿电路，被配置为产生一个或多个补偿信号，所述补偿信号可操作用于对计时电路进行数字地补偿以改变信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
项目48.项目47所述的IC，其中所述延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。
项目49.项目48所述的IC，其中所述延迟模型被配置为接收指示温度状况的温度信号。
项目50.项目48所述的IC，还包括配置为接收所述延迟模型的一个或多个系数的接口。
项目51.项目48所述的IC，其中所述延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。
项目52.项目48所述的IC，其中所述延迟模型包括多项式模型。
项目53.项目48所述的IC，其中所述延迟模型进一步被配置为说明所述IC的内部延迟。
项目54.项目47所述的IC，还包括：被配置为从所述信号路径接收返回信号的返回路径引脚；以及延迟差检测器，被配置为基于将所述输出信号与所述返回信号进行比较来向延迟补偿电路提供信号路径的延迟的估计。
项目55.项目54所述的IC，还包括延迟误差计算电路，被配置为基于计算从所述输出引脚到所述返回引脚的输出信号的往返延迟来产生一个或多个补偿信号。
项目56.项目47所述的IC，其中所述计时电路包括数字锁相回路(DPLL)。
项目57.项目56所述的IC，其中所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
项目58.项目47所述的IC，其中所述计时电路包括被配置为接收至少一个补偿信号的至少一个数字可控延迟元件。
项目59.一种在电子***中信号路径延迟补偿的方法，该方法包括：
使用集成电路(IC)的计时电路基于输入参考信号产生输出信号；
通过信号路径将所述输出信号从所述IC的输出引脚提供到目的节点；和
对计时电路进行数字地补偿以改变所述信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
项目60.项目59所述的方法，还包括：使用延迟模型基于一个或多个操作条件估计延迟的变化；以及基于估计的误差产生用于数字地补偿所述计时电路的一个或多个数字补偿信号。
项目61.项目59所述的方法，还包括：在IC的返回信号引脚处接收返回信号；基于将输出信号与返回信号进行比较来估计延迟的变化；以及基于估计的误差产生用于数字地补偿所述计时电路的一个或多个数字补偿信号。
项目62.项目59所述的方法，其中数字地补偿所述计时电路包括向DPLL提供相位调整。
项目63.补偿信号路径延迟变化的集成电路(IC)，所述IC包括：
计时电路，被配置为基于输入参考信号的计时产生输出信号；
信号路径，被配置为将所述输出信号提供给目的节点；和
延迟补偿电路，被配置为产生一个或多个补偿信号，所述补偿信号可操作用于对计时电路进行数字地补偿以改变信号路径的延迟，从而控制相对于输入参考信号的相位的目的节点处的输出信号的相位。
项目64.项目63所述的IC，其中所述延迟补偿电路包括延迟模型，被配置为基于一个或多个操作条件产生延迟中的变化的估计。
项目65.项目64所述的IC，其中所述延迟模型被配置为接收指示温度状况的温度信号。
项目66.项目64所述的IC，还包括配置为接收所述延迟模型的一个或多个系数的接口。
项目67.项目64所述的IC，其中所述延迟补偿电路还包括延迟误差计算电路，被配置为基于来自所述延迟模型的估计数字地产生一个或多个补偿信号。
项目68.项目64所述的IC，其中所述延迟模型包括多项式模型。
项目69.项目64所述的IC，其中所述延迟模型进一步被配置为说明所述IC的内部延迟。
项目70.项目63所述的IC，其中所述计时电路包括数字锁相回路(DPLL)。
项目71.项目70所述的IC，其中所述一个或多个补偿信号中的至少一个被配置为DPLL提供数字调整。
项目72.项目63所述的IC，其中所述计时电路包括被配置为接收至少一个补偿信号的至少一个数字可控延迟元件。
项目73.具有参考监视的集成电路(IC)，所述IC包括：
时钟测量电路，被配置为基于***时钟信号的计时产生参考时钟信号的多个数字测量；和
参考监视器，被配置为产生监视器输出信号，指示所述参考时钟信号是否在一个或多个容差参数的容差内，其中所述参考监视器包括统计处理电路，被配置为处理所述多个数字测量以产生测量不确定度的估计，并且基于所述测量不确定度的估计来控制所述参考监视器在产生所述监视器输出信号中的延迟时间。
项目74.项目73所述的IC，其中所述统计处理电路被配置为在时间窗口上计算所述多个数字测量的方差。
项目75.项目74所述的IC，其中所述一个或多个容差参数包括标称周期和周期偏移限制，其中所述统计处理电路进一步被配置为基于比较所述方差与所述周期偏移限制来控制所述延迟时间。
项目76.项目73所述的IC，其中所述统计处理电路进一步被配置为确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
项目77.项目73所述的IC，其中所述一个或多个容差参数包括抖动极限。
项目78.项目73所述的IC，其中所述统计处理电路进一步被配置为产生与多个部分重叠的时间窗口相关联的多个测量不确定度的估计。
项目79.项目73所述的IC，其中所述统计处理电路被配置为在时间窗口上计算所述多个数字测量的均值和方差。
项目80.项目73所述的IC，其中所述时钟测量电路包括时间-数字转换器(TDC)，被配置为产生表示所述参考时钟信号的多个转换时间的多个数字时间戳。
项目81.项目80所述的IC，还包括数字锁相回路(DPLL)，被配置为处理所述多个数字时间戳。
项目82.一种在时钟***中的参考监视的方法，该方法包括：
基于***时钟信号的计时产生参考时钟信号的多个数字测量；
处理所述多个数字测量以使用参考监视器产生测量不确定度的估计；和
基于所述测量不确定度的估计来控制所述参考监视器的测量延迟时间。
项目83.项目82所述的方法，还包括使用所述参考监视器检测所述参考时钟信号是否在一个或多个容差参数的容差内。
项目84.项目82所述的方法，其中处理所述多个数字测量包括在时间窗口上计算所述多个数字测量的方差。
项目85.项目82所述的方法，其中处理所述多个数字测量包括确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
项目86.项目82所述的方法，其中产生所述多个数字测量包括产生表示所述参考时钟信号的多个转换时间的多个数字时间戳。
项目87.具有动态控制的延迟时间的参考信号监测***，所述参考信号监测***包括：
时间-数字转换器(TDC)，被配置为产生表示参考时钟信号的多个转换时间的多个数字时间戳；和
参考监视器，被配置为产生指示所述参考时钟信号的状态的监视器输出信号，其中所述参考监视器被配置为处理所述多个数字时间戳以产生测量不确定度的估计，并且在基于所述测量不确定度的估计产生监视器输出信号中控制所述参考监视器的延迟时间。
项目88.项目87所述的参考信号监测***，其中所述参考监视器进一步被配置为在时间窗口上计算所述多个数字时间戳的方差。
项目89.项目88所述的参考信号监测***，其中所述参考监视器进一步被配置为基于将所述方差与周期偏移限制比较来控制所述延迟时间。
项目90.项目87所述的参考信号监测***，其中所述参考监视器进一步被配置为确定足以估计置信区间内的参考时钟信号的周期的参考时钟信号的采样的数目。
项目91.项目87所述的参考信号监测***，其中所述监视器输出信号指示所述参考时钟信号是否在所述抖动极限内。
项目92.项目87所述的参考信号监测***，其中所述参考监视器进一步被配置为产生与多个部分重叠的时间窗口相关联的多个测量不确定度的估计。
项目93.分布式计时***，包括：
源IC，被配置为基于共同参考信号检测信号的计时，并且产生数字地表示信号的计时的数字计时信号；
电耦合到所述源IC的数字接口；和
目的IC，被配置为从所述数字接口接收数字计时信号，其中所述目的IC被配置为基于所述数字计时信号和所述共同参考信号恢复信号。
项目94.项目93所述的分布式计时***，其中所述源IC包括：时间-数字转换器(TDC)，被配置为产生表示信号的多个转换时间的多个数字时间戳；以及格式转换电路，被配置为基于所述多个数字时间戳产生数字计时信号。
项目95.项目94所述的分布式计时***，其中所述源IC还包括同步电路，被配置为基于所述共同参考信号同步TDC和所述格式转换电路。
项目96.项目95所述的分布式计时***，还包括***时钟锁相回路(PLL)被配置为基于局部***参考信号产生用于所述同步电路的***时钟信号。
项目97.项目93所述的分布式计时***，其中所述数字接口包括串行接口。
项目98.项目93所述的分布式计时***，还包括一个或多个额外的源IC，被配置为向所述数字接口提供一个或多个额外的数字计时信号。
项目99.项目93所述的分布式计时***，其中所述目的IC包括格式转换电路，被配置为处理所述数字计时信号以产生表示信号的多个转换时间的多个数字时间戳。
项目100.项目99所述的分布式计时***，还包括DPLL，被配置为基于所述多个数字时间戳恢复信号。
项目101.项目99所述的分布式计时***，其中所述源IC还包括同步电路，被配置为基于所述共同参考信号来同步格式转换电路。
项目102.项目101所述的分布式计时***，还包括***时钟PLL，被配置为基于局部***参考信号产生用于所述同步电路的***时钟信号。
项目103.项目93所述的分布式计时***，还包括一个或多个额外的目的IC，被配置为从计时接口接收数字计时信号，并基于所述数字计时信号和所述共同参考信号恢复信号。
项目104.项目93所述的分布式计时***，其中所述目的IC恢复所述信号的频率。
项目105.项目93所述的分布式计时***，其中所述目的IC恢复所述信号的频率和所述信号的相位。
项目106.时钟同步和频率转换集成电路(IC)，包括：
第一引脚，被配置为接收表示信号的计时的数字计时信号；
格式转换电路，被配置为处理所述数字计时信号以产生指示信号的多个转换时间的多个参考数字时间戳；和
数字锁相回路(DPLL)，被配置为从所述多个参考数字时间戳恢复信号。
项目107.项目106所述的时钟同步和频率转换IC，其中所述DPLL恢复所述信号的频率。
项目108.项目106所述的时钟同步和频率转换IC，其中所述DPLL恢复所述信号的频率和所述信号的相位。
项目109.项目106所述的时钟同步和频率转换IC，还包括：第二引脚，被配置为接收共同参考信号；和同步电路，被配置为基于所述共同参考信号来同步格式转换电路。
项目110.项目109所述的时钟同步和频率转换IC，还包括：第三引脚，被配置为接收***参考信号；和***时钟PLL，被配置为基于***参考信号产生用于所述同步电路的***时钟信号。
项目111.一种分布式计时的方法，该方法包括：
使用第一IC基于共同参考信号检测信号的计时；
使用第一IC产生检测的计时的数字表示；
通过数字接口将检测的计时的数字表示从所述第一IC传输到所述第二IC；和
基于所述检测的计时的数字表示和所述共同参考信号恢复所述第二IC中的信号。
项目112.项目111所述的方法，其中产生检测的计时的数字表示包括使用时间-数字转换(TDC)以产生表示信号的多个转换时间的多个数字时间戳。
项目113.项目111所述的方法，其中恢复第二IC中的信号包括处理检测的计时的数字表示以产生表示信号的多个转换时间的多个参数数字时间戳。
项目114.项目113所述的方法，其中恢复第二IC中的信号还包括使用数字锁相回路(DPLL)以从所述多个参考数字时间戳恢复信号。
项目115.项目111所述的方法，其中恢复第二IC中的信号包括恢复信号的频率和信号的相位。
项目116.分布式计时***，包括：
源装置，被配置为接收共同的时基信号并且产生表示信号的计时的数字数据信号；
数据集线器，被配置为接收所述数字数据信号；和
目的装置，被配置为从所述数据集线器接收所述数字数据信号，并且基于所述共同的时基信号和所述数字数据信号来恢复该信号。
项目117.项目116所述的分布式计时***，还包括一个或多个额外的目的装置，被配置为从所述数据集线器接收所述数字数据信号，并基于所述共同的时基信号和所述数字数据信号恢复该信号。
项目118.项目116所述的分布式计时***，还包括一个或多个额外的源装置，被配置为产生表示一个或多个信号的计时的一个或多个数字数据信号，并且将所述一个或多个数字数据信号提供给所述数据集线器。
项目119.项目116所述的分布式计时***，其中所述源装置被配置为接收第一局部振荡器信号，该信号控制所述源装置处的局部计时，并且所述目的装置被配置为接收第二局部振荡器信号，该第二局部振荡器信号控制所述目的装置处的计时。
项目120.项目116所述的分布式计时***，其中所述目的装置恢复所述信号的频率。
项目121.项目116所述的分布式计时***，其中所述目的装置恢复所述信号的频率和所述信号的相位。
项目122.一种在数字锁相回路(DPLL)中的相位检测方法，该方法包括：
产生输入时钟信号的第一计时事件的数字表示到相位检测器；
产生输入时钟信号的第二计时事件的数字表示；
基于所述第二计时事件和所述第一计时事件之间的时间间隔调整所述第二计时事件的数字表示来外推第一外推的计算事件；和
使用所述第一外推的计算事件提供相位检测。
项目123.项目122所述的方法，其中所述输入时钟信号包括到DPLL的参考时钟信号。
项目124.项目122所述的方法，其中所述输入时钟信号包括到DPLL的反馈时钟信号。
项目125.项目122所述的方法，其中外推第一外推的计算事件包括向后外推。
项目126.项目122所述的方法，其中外推第一外推的计算事件包括向前外推。
项目127.项目122所述的方法，还包括使用时间-数字转换器(TDC)产生所述第一和第二计时事件的数字表示。
项目128.项目122所述的方法，还包括从所述输入时钟信号估计时间间隔。
项目129.项目122所述的方法，还包括基于所述输入时钟信号的计时事件的理想周期性来确定时间间隔。
项目130.项目122所述的方法，还包括产生所述输入时钟信号的第三计时事件的数字表示，以及基于第三计时事件与第一计时事件之间的时间间隔调整所述第三计时事件的数字表示来外推第二外推的计算事件。
项目131.项目122所述的方法，其中所述第一计时事件对应于与所述输入时钟信号的载波频率相关联的边缘，并且所述第二计时事件对应于与所述输入时钟信号的子载波频率相关联的边缘。
项目132.项目122所述的方法，其中所述第一计时事件传达所述输入时钟信号的相位信息，并且所述第二计时事件传达所述输入时钟信号的频率信息。
项目133.数字锁相回路(DPLL)，包括：
第一计时检测器，被配置为产生第一时钟信号的计时的第一多个数字表示，其中所述第一多个数字表示包括第一计时事件的第一数字表示和第二计时事件的第二数字表示；
第二计时检测器，被配置为产生第二时钟信号的计时的第二多个数字表示；和
相位检测器，被配置为基于所述第一多个数字表示和所述第二多个数字表示提供相位检测，其中所述相位检测器被配置为基于所述第二计时事件和所述第一计时事件之间的时间间隔调整所述第二数字表示来产生第一外推的计算事件，其中所述相位检测器被配置为基于所述第一外推的计算事件提供相位检测。
项目134.项目133所述的DPLL，其中所述第一时钟信号包括到DPLL的参考时钟信号，并且其中所述第二时钟信号包括到DPLL的反馈时钟信号。
项目135.项目133所述的DPLL，其中所述第一时钟信号包括到DPLL的反馈时钟信号，并且其中所述第二时钟信号包括到DPLL的参考时钟信号。
项目136.项目133所述的DPLL，其中所述相位检测器被配置为基于向后外推产生所述第一外推的计算事件。
项目137.项目133所述的DPLL，其中所述相位检测器被配置为基于向前外推产生所述第一外推的计算事件。
项目138.项目133所述的DPLL，其中所述第一计时检测器包括第一TDC并且所述第二计时检测器包括第二TDC。
项目139.项目133所述的DPLL，其中所述相位检测器被配置为基于所述第一多个数字表示和所述第二多个数字表示来估计时间间隔。
项目140.项目133所述的DPLL，其中所述相位检测器被配置为基于所述第一时钟信号的理想周期性来确定时间间隔。
项目141.项目133所述的DPLL，其中所述第一多个数字表示包括第三计时事件的第三数字表示，其中所述相位检测器进一步被配置为基于第三计时事件与第一计时事件之间的时间间隔调整所述第三计时事件的数字表示来产生第二外推的计算事件。
项目142.项目133所述的DPLL，其中所述第一计时事件对应于与所述第一时钟信号的载波频率相关联的边缘，并且所述第二计时事件对应于与所述第一时钟信号的子载波频率相关联的边缘。
项目143.项目133所述的DPLL，其中所述第一计时事件传达所述第一时钟信号的相位信息，并且所述第二计时事件传达所述第一时钟信号的频率信息。
项目144.一种高速锁定频率和相位的方法，该方法包括：
在锁相回路(PLL)的参考信号和反馈信号之间检测频率偏移；
通过在打开PLL的反馈回路的情况下向PLL提供频率偏移校正来补偿频率偏移；
通过在所述频率偏移校正之后提供相位偏移校正来补偿所述参考信号与所述反馈信号之间的相位偏移；和
通过在关闭PLL的反馈回路的情况下将所述反馈信号锁定到所述参考信号来补偿PLL的残余误差。
项目145.项目144所述的方法，其中检测频率偏移包括从数字相位检测器的输出中减去初始相位偏移，以及基于所述数字相位检测器的残余相位偏移来检测频率偏移。
项目146.项目144所述的方法，其中补偿频率偏移包括控制回路滤波器输出值。
项目147.项目144所述的方法，其中检测频率偏移包括将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较。
项目148.项目147所述的方法，还包括基于所述比较来计算分数频率误差。
项目149.项目148所述的方法，其中补偿频率偏移包括通过NCO的控制字对分数频率误差进行归一化，并且基于归一化的频率误差来更新NCO。
项目150.项目148所述的方法，其中补偿频率偏移包括以受控变化率逐渐转变所述PLL的输出频率。
项目151.项目144所述的方法，其中补偿相位偏移包括基于所述参考时钟信号的计时来同步PLL的反馈分频器。
项目152.项目144所述的方法，其中补偿相位偏移包括逐渐提供相位调整以限制PLL的输出频率偏差。
项目153.项目144所述的方法，进一步检测频率偏移包括使用参考监视器检测频率偏移。
项目154.项目144所述的方法，其中补偿相位偏移包括向所述PLL提供开环相位校正。
项目155.项目144所述的方法，其中补偿相位偏移包括向所述PLL提供闭环相位校正。
项目156.项目144所述的方法，其中补偿PLL的残余误差包括随时间减小PLL的回路带宽。
项目157.一种提供高速锁定频率和相位的集成电路(IC)，所述IC包括：
DPLL，包括数字相位检测器，被配置为比较参考信号和反馈信号；
频率偏移检测电路，被配置为在参考信号和反馈信号之间检测频率偏移；和
回路控制器，被配置为在打开DPLL的反馈回路的情况下向DPLL提供频率偏移校正，其中所述回路控制器进一步被配置为通过在所述频率偏移校正之后提供相位偏移校正来补偿所述参考信号与所述反馈信号之间的相位偏移，以及在关闭DPLL的反馈回路的情况下将所述反馈信号锁定到所述参考信号来补偿DPLL的残余误差。
项目158.项目157所述的IC，其中所述频率偏移检测电路被配置为通过从数字相位检测器的输出中减去初始相位偏移来检测频率偏移，以及基于所述数字相位检测器的残余相位偏移来检测频率偏移。
项目159.项目157所述的IC，其中所述回路控制器被配置为基于控制DPLL的回路滤波器的回路滤波器输出值来提供频率偏移校正。
项目160.项目157所述的IC，其中所述频率偏移检测电路被配置为通过将参考时钟信号的连续相位测量的导数与反馈时钟信号的连续相位测量的导数进行比较来检测频率偏移。
项目161.项目157所述的IC，其中所述回路控制器被配置为基于通过NCO的控制字对分数频率误差进行归一化并且基于归一化的频率误差来更新NCO来补偿频率偏移。
项目162.项目157所述的IC，其中所述回路控制器进一步被配置为以受控变化率逐渐转变所述DPLL的输出频率。
项目163.项目157所述的IC，其中所述回路控制器进一步被配置为基于所述参考时钟信号的计时来同步DPLL的反馈分频器。
项目164.项目157所述的IC，其中所述回路控制器被配置为基于随时间减小DPLL的回路带宽来补偿DPLL的残余误差。
结论
前面的描述可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”意味着一个元件/特征直接或间接连接到另一个元件/特征，并且不一定机械地连接。类似地，除非另有明确说明，“耦合”意味着一个元件/特征直接或间接耦合到另一个元件/特征，并且不一定机械地耦合。因此，虽然图中所示的各种示意图描绘了元件和组件的示例性布置，但额外的中间元件、装置、特征或部件可以存在于实际实施例中(假设所描绘的电路的功能性没有受到不利影响)。
尽管已经描述了某些实施例，但是这些实施例仅以示例的方式呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖的设备、方法和***可以以各种其他形式来体现；此外，在不脱离本公开的精神的情况下，可以对这里描述的方法和***的形式进行各种省略、替换和改变。例如，虽然公开的实施例以给定的布置呈现，但替代实施例可以利用不同的组件和/或电路拓扑来执行类似的功能，并且一些元件可以被删除、移动、添加、细分、组合和/或修改。这些元素中的每一个都可以以各种不同的方式来实现。上述多种实施方案的元件和动作的任何适当组合可以被组合以提供进一步的实施例。因此，本发明的范围仅通过参考所附权利要求来限定。
尽管这里给出的权利要求是以单一依赖格式提交给USPTO的，但应理解的是任何权利要求可以取决于任何前述相同类型的权利要求，除非在技术上明显不可行。

Claims (26)

1.一种分布式计时***，包括：
源IC，包括：
时间-数字转换器TDC，被配置为通过产生表示信号的相应边沿转变发生的多个时间实例的多个数字时间戳来检测信号的计时，以及
格式转换电路，被配置为基于所述多个数字时间戳产生数字地表示信号的计时的数字计时信号；
电耦合到所述源IC的数字接口；和
目的IC，被配置为从所述数字接口接收所述数字计时信号并接收共同参考信号，其中所述目的IC被配置为基于所述数字计时信号和所述共同参考信号恢复信号。
2.根据权利要求1所述的分布式计时***，其中所述源IC还包括同步电路，被配置为基于所述共同参考信号和局部***时钟信号同步TDC和所述格式转换电路。
3.根据权利要求2所述的分布式计时***，还包括***时钟锁相回路PLL，被配置为基于局部***参考信号产生用于所述同步电路的局部***时钟信号。
4.根据权利要求1所述的分布式计时***，其中所述数字接口包括串行接口。
5.根据权利要求1所述的分布式计时***，还包括一个或多个额外的源IC，被配置为向所述数字接口提供一个或多个额外的数字计时信号。
6.根据权利要求1所述的分布式计时***，其中所述目的IC包括格式转换电路，被配置为处理所述数字计时信号以产生表示信号的多个转换时间的多个参考数字时间戳。
7.根据权利要求6所述的分布式计时***，还包括DPLL，被配置为基于所述多个参考数字时间戳恢复信号。
8.根据权利要求6所述的分布式计时***，其中所述源IC还包括同步电路，被配置为基于所述共同参考信号和局部***时钟信号来同步格式转换电路。
9.根据权利要求8所述的分布式计时***，还包括***时钟PLL，被配置为基于局部***参考信号产生用于所述同步电路的局部***时钟信号。
10.根据权利要求1所述的分布式计时***，还包括一个或多个额外的目的IC，被配置为从计时接口接收数字计时信号，并基于所述数字计时信号和所述共同参考信号恢复信号。
11.根据权利要求1所述的分布式计时***，其中所述目的IC恢复所述信号的频率。
12.根据权利要求1所述的分布式计时***，其中所述目的IC恢复所述信号的频率和所述信号的相位。
13.一种时钟同步和频率转换集成电路IC，包括：
第一引脚，被配置为接收数字计时信号，所述数字计时信号指示使用共同参考信号产生并表示信号的相应边沿转变发生的多个时间实例的多个数字时间戳；
第二引脚，被配置为接收共同参考信号；
格式转换电路，被配置为处理所述数字计时信号以产生多个参考数字时间戳；
数字锁相回路DPLL，被配置为从所述多个参考数字时间戳恢复信号；和
同步电路，被配置为基于所述共同参考信号和局部***时钟信号来同步格式转换电路和DPLL。
14.根据权利要求13所述的时钟同步和频率转换集成电路IC ，其中所述DPLL恢复所述信号的频率。
15.根据权利要求13所述的时钟同步和频率转换集成电路IC ，其中所述DPLL恢复所述信号的频率和所述信号的相位。
16.根据权利要求13所述的时钟同步和频率转换集成电路IC ，还包括：第三引脚，被配置为接收局部***参考信号；和***时钟PLL，被配置为基于所述局部***参考信号产生用于所述同步电路的局部***时钟信号。
17.一种分布式计时的方法，该方法包括：
通过使用第一IC的时间-数字转换器TDC产生表示信号的相应边沿转变发生的多个时间实例的多个数字时间戳来检测信号的计时；
使用第一IC中的格式转换电路基于所述多个数字时间戳产生数字地表示信号的计时的数字计时信号；
通过数字接口将数字计时信号从所述第一IC传输到第二IC；和
基于所述数字计时信号和共同参考信号恢复所述第二IC中的信号。
18.根据权利要求17所述的方法，其中恢复第二IC中的信号包括使用所述第二IC的格式转换电路处理所述数字计时信号以产生表示信号的多个转换时间的多个参考数字时间戳。
19.根据权利要求18所述的方法，其中恢复第二IC中的信号还包括使用数字锁相回路DPLL以从所述多个参考数字时间戳恢复信号。
20.根据权利要求17所述的方法，其中恢复第二IC中的信号包括恢复信号的频率和信号的相位。
21.一种分布式计时***，包括：
源装置，包括：时间-数字转换器TDC，被配置为通过产生表示信号的相应边沿转变发生的多个时间实例的多个数字时间戳来检测信号的计时，以及格式转换电路，被配置为基于所述多个数字时间戳产生表示信号的计时的数字数据信号；
数据集线器，被配置为接收所述数字数据信号；和
目的装置，被配置为从所述数据集线器接收所述数字数据信号，并且基于共同的时基信号和所述数字数据信号来恢复该信号。
22.根据权利要求21所述的分布式计时***，还包括一个或多个额外的目的装置，被配置为从所述数据集线器接收所述数字数据信号，并基于所述共同的时基信号和所述数字数据信号恢复该信号。
23.根据权利要求21所述的分布式计时***，还包括一个或多个额外的源装置，被配置为产生表示一个或多个信号的计时的一个或多个数字数据信号，并且将所述一个或多个数字数据信号提供给所述数据集线器。
24.根据权利要求21所述的分布式计时***，其中所述源装置被配置为接收第一局部振荡器信号，该信号控制所述源装置处的局部计时，并且所述目的装置被配置为接收第二局部振荡器信号，该第二局部振荡器信号控制所述目的装置处的计时。
25.根据权利要求21所述的分布式计时***，其中所述目的装置恢复所述信号的频率。
26.根据权利要求21所述的分布式计时***，其中所述目的装置恢复所述信号的频率和所述信号的相位。
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