CN1393993A - 延迟补偿电路 - Google Patents

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Abstract

一种用于通过测量芯片内延迟元件的有效延迟确定所述芯片的处理效果、电压和温度(PVT)状态的延迟补偿电路。该延迟补偿电路包括多个取样模块，每个取样模块从带抽头延迟电路内的一系列延迟单元的一个中接收被延迟的时钟信号。所述延迟补偿电路在被锁定到一个固定输入信号上的总取样模块数的基础上使用所述被延迟的时钟信号产生一个输出值。由于每个延迟单元的延迟在PVT状态变化的基础上变化，所以，由所述延迟补偿电路产生的所述输出值确定所述芯片中的PVT状态。这些输出值可以被用于将元件设计成补偿PVT状态的变化或在被检测PVT状态的基础上控制一个可变延迟元件。

Description

延迟补偿电路
技术领域
本发明通常涉及一种同步电路设计，特别是涉及一种用于测量和补偿在一个集成电路的处理、电压和温度(PVT)状态变化的电路。
背景技术
在数字电路中，同步逻辑元件通过在一个时钟信号瞬变期间接收和锁定一个数据信号工作。这种逻辑元件包括D触发器、锁存电路、线性反馈移位寄存器(LFSR)和计数器。为了使同步逻辑元件能够锁定数据信号，所述信号必须在所述时钟沿之前、即在建立时间期间内保持一段时间的稳定。另外，所述数据信号通常必须在所述时钟沿之后、即在保持时间期间内保持一定时间，以便利用所述同步逻辑元件进行锁定。如果在所述同步逻辑元件的建立时间和保持时间内所述数据信号都处于不稳定状态，所述数据信号就不一定被所述逻辑元件捕捉。
图1A示出了一个同步逻辑元件、具体地说是一个D触发器DFF的工作。在这个例子中，输入数据信号A被用做时钟信号。通常，所述数据信号和时钟信号是不被共享的，而是不同的信号。它们可以被表示为共享图1A和1B中的同一个信号以便简化相关技术的描述。这里的所有描述都应用于时钟和数据信号是不同的情况。
如图1A的时序图所示，信号A被施加在所述D触发器DFF的D输入端和时钟输入端CK。因此，触发器DFF所需的建立时间Tsu不能够得到满足，和Q输出端不能确定。这种情况示于图1A的时序图中。但是，建立时间的这种干扰并不局限于同步逻辑元件中输入数据信号被用于时钟本身的例子。
例如，时钟偏移(即在时钟信号到达芯片中它们目的地时的小变化)可能导致所述时钟信号比所期望的早到达。因此，时钟偏移可能导致数据信号干扰所述建立时间。所述时钟偏移可能是由其它事情当中所述同步逻辑元件的处理、电压和温度(PVT)状态引起的。
避免建立时间被干扰的一种途径是在所述时钟路径中添加延迟元件。图1B示出了被添加到图1A所示D触发器DFF时钟路径中的一个延迟元件。如图1B的时序图所示，所述延迟元件将施加到CK输入端上的信号A延迟Td，借此将所述时钟沿移位，从而使所述数据信号在所述建立时间Tsu期间处于稳定状态。
但是，延迟Td可以根据所述延迟元件的PVT状态而变化。例如，如果温度在-40℃--125℃之间变化，那么，电源变化为+/-15％，和/或延迟元件的处理状态在最坏情况快和最坏情况慢之间变化，延迟Td从低于指定延迟Td的50％到高于它的100％变化。延迟Td的这种变化可能导致所述D触发器DFF或其它类型的同步逻辑元件建立时间或保持时间的干扰(violation)。
这个问题的一种解决方案是使用一种由一系列小延迟单元构成的可变延迟元件，其中，每个小延迟元件具有相对短的延迟Ts。有效被用于延迟所述时钟信号的可变延迟元件中的小延迟单元的数量可以在PVT状态的基础上变化。因此，有效可变延迟元件的延迟Td(有效小延迟单元延迟Ts的总和)不必考虑PVT状态而保持为一个常数。图2所示带抽头的延迟电路10是这种可变延迟电路的一个例子。
如图2所示，带抽头的延迟电路10由一组串联的带抽头的小延迟单元SD1、...、SD8组成，DELC1V15延迟元件是可以被用在带抽头的延迟电路10中的小延迟单元SDn(n位于图2所示1到8的范围内)的典型。DELC1V15元件在大约0.4ns的最坏情况快状态中具有所期望的延迟，和在大约1.0ns的最坏情况慢状态期间具有所期望的延迟。但是，对于带抽头的延迟电路10和随后描述的其它电路来讲，可以使用任何具有已知延迟Ts的元件代替DELC1V15元件。所期望的输入时钟、即CLK的分辨率和频率通常确定所述延迟元件的选择。
如上所述，图2中每个小延迟单元SDn具有相对短时间的延迟Ts。输入信号IN被输入给第一小延迟单元，和被延迟的信号从小延迟单元SD1传送给下一个小延迟单元SD2再传送给下一个小延迟单元SD3等等，直到它被传送给最后一个小延迟单元SD8。因此，在抽头1处的信号将被延迟Ts，在抽头2处的信号将被延迟2*Ts，等等。多路转接器MUX A在与经过控制信号CTL接收的串行数对应的基础上接收和输出所述抽头信号。
图3示出了可变延迟控制电路100，其中，图2所示带抽头的延迟电路10的延迟Td由移位寄存器阵列30和检相器40通过调节所述串行数进行控制。带抽头的延迟电路10中的小延迟单元的数量以可变延迟控制电路100所期望的分辨率为基础。
移位寄存器阵列30包含所述串行数，该串行数由一定数量与所述小延迟单元SDn的数量对应的位组成。如果带抽头的延迟电路10如图2所示具有8个小延迟单元SDn，则移位寄存器阵列30将保持由8个数字组成的串行数。每个数字对应于一个特定的小延迟单元抽头。所述数字中的一个包含一个“1”位，所有其它的数字包含多个“0”位。包含所述“1”位的数字对应于由多路转接器MUX A选择和输出其信号的抽头。
可变延迟控制电路100的工作如下。首先，输入时钟信号CLK被输入给带抽头延迟电路10的第一带抽头电路10。带抽头延迟电路10根据由移位寄存器阵列30中的串行数确定的延迟Td输出被延迟的时钟信号P_CK。被延迟的时钟信号P_CK和输入时钟信号CLK都被传送给检相器40，检相器40检查所述输入时钟信号CLK和所述被延迟的时钟信号P_CK之间的相位差。
在检测的相位差的基础上，检相器40将产生右移信号CSR或左移信号CSL，如果需要，这些信号将把移位寄存器30中串行数的“1”位向左或向右移。作为修改串行数的结果，带抽头的延迟电路10的多路转接器MUX A将选择和输出不同的抽头信号。
由于图2所示可变延迟控制电路100使所述被延迟的时钟信号P_CK与输入时钟信号CLK同步或对准，所以它可以由一种锁定延迟回路(DLL)组成。
图4示出了一个时序图，包括在时钟信号CLK基础上产生的检相器40的基准信号P_d0和P_d1。具体地说，P_d0和P_d1的相位规定了最佳延迟时钟信号的边界。换言之，如果带抽头的延迟电路10的延迟Td位于电路设计要求(例如，满足需要的建立和保持时间)之内，则P_CK信号的相位位于P_d0和P_d1的相位之间。因此，检相器40将P_CK信号的相位与P_d0和P_d1进行比较以便确定是否需要对所述串行数和并行数进行调节。
具体地说，检相器40检查信号P_CK的上升沿是否落在信号P_d0和P_d1的上升沿之间，即是否落在时窗Tw之内。如果P_CK的所述沿落在时窗Tw之内，那么，所述检相器将产生CSR或CSL信号以修改所述串行数，借此使P_CK的相位左移或右移。例如，如果P_CK的上升沿落在图4所示其中P_d0和P_d1都是高电平的时间间隔R1内，检相器40将产生导致所述串行数减少(即导致所述“1”位右移)的右移信号CSR，进而导致P_CK左移。另外，如果P_CK的上升沿落在其中P_d0和P_d1都是低电平的时间间隔L1中，那么，检相器40将产生导致所述串行数增加(即导致所述“1”位左移)的左移信号CSL，借此使P_CK右移。
一旦P_CK的上升沿落在时窗Tw内，所述可变延迟控制电路100就确定带抽头的延迟电路10的延迟Td是正确的。但是，在可变延迟控制电路100中可能出现导致延迟Td被不适当建立的问题。
具体地说，当***通电时，所述串行数可以被预先建立成一个导致P_CK超前输入时钟信号半个周期的数，或者被预先建立成导致P_CK相对CLK滞后一个周期的数。这个问题是由于PVT状态变化所引起的，并可能导致带抽头的延迟电路10的每个小延迟单元SDn的延迟从低于正常延迟的-50％到高于其100％变化。
作为这个问题的结果，信号P_CK的所述沿可能落在图4所示时序图的时间间隔L2或R2的一个当中。如果所述上升沿落在L2中，检相器40将产生导致P_CK的所述上升沿落入间隔HC的时窗Tw(后面的半周期)之内的右移信号CSR。反之，如果所述上升沿落入R2中，检相器40将产生导致P_CK的上升沿落入FC(后面的整个周期)中的左移信号CSL。
另外，上述问题可能使得信号P_CK落在时间间隔HC或FC的一个当中。在这种情况下，粗检相器40将不产生任何右移信号CSR或左移信号CSL。
如果所述串行数被建立得使P_CK的所述上升沿落在间隔HC或FC中，可变延迟电路20的延迟Td将不能被正确地建立。因此，下述做法将是有利的，即在带抽头的延迟电路10被通电以后检测PVT状态，从而使所述移位寄存器阵列的串行数能够被正确地建立和可变延迟电路的延迟满足所述延迟要求(例如，同步逻辑电路的建立和保持时间)。
再有，在相关技术中下述做法通常是有益的，即在集成电路上确定各种PVT状态的效果以便对芯片的延迟元件进行编程或设计所述电路对PVT状态进行补偿。
发明内容
并发明提供一种延迟补偿电路，这种电路借助于测量集成电路内部元件的工作状态测量集成电路的PVT状态。具体地说，所述补偿电路输出取决于所述芯片内延迟元件有效延迟并表示所述PVT状态的数字信号。从所述延迟补偿电路可以周期性地获得经过更新的PVT信息并用于控制所述芯片内的可变延迟电路。另外，这种信息可以被收集并用于确定芯片必须被用于特定***或应用中的PVT状态范围。对于不考虑各种PVT状态而设计满足某些性能标准的芯片来讲这个信息可能是相当有用的。
在本发明的一个实施例中，所述延迟补偿电路包括多个取样模块，其中的每一个都从带抽头的延迟电路内的延迟元件中接收被延迟的时钟信号。因此，每个取样模块时钟信号的延迟量都大于在前取样模块时钟信号的延迟量。当一个固定的输入信号被施加到每个取样模块上时，检测被锁定到所述输入信号中的取样模块的数量并将其转换为表示当前PVT状态的值。
本发明的另一个实施例提供了一种经过改进的可变延迟控制电路，该电路使用由所述延迟补偿电路获得的信息控制所述可变延迟元件的延迟以满足一个芯片元件建立和保持时间的要求而不必考虑PVT状态的变化。
在另一个实施例中，所述可变延迟控制电路包括一个是带抽头延迟电路的可变延迟元件。所述延迟补偿电路周期性地测量所述芯片的PVT状态。多个数字化的输出信号被编码成一个从所述移位寄存器阵列向所述带抽头的延迟电路的多路转换器传送的串行数。
利用本发明延迟补偿电路的可变延迟控制电路可以和具有建立和保持时间要求的多个数字芯片一起使用。这种芯片可以包括输入和输出缓存器、多个现场可编程门阵列(FPGA)、多个延迟锁定回路(DLL)、多个数字锁相环(PLL)、多个D触发器和多个其它类型的同步逻辑元件。另外，由本发明延迟补偿电路提供的PVT信息可以被用于设计将被用在定时关键应用中的芯片。
在本发明的再一个实施例中，一个变分电路(variation circuit)存储从所述延迟补偿电路输出的最大和最小值。这些信息可以被用于确定特定应用中PVT状态的范围，或用于保证芯片没有工作于这个范围之外。
通过下面各出的详细描述，本发明的优点将变得更加明显。但是，应当理解，由于本领域普通技术人员可以通过该详细描述很容易做出不脱离本发明精神和范围的各种变化和修改，所以，给出本发明最佳实施例的详细描述和特定例子仅仅是用于说明。
附图描述
通过下面给出的详细描述和附图，本发明将变得更加容易理解，这些描述和附图仅仅用于说明，而不做为对本发明的限制。
图1A示出了其中数据信号也被用做时钟信号的一个D触发器的工作；
图1B示出了其中在时钟路径中***了一个延迟D触发器的工作；
图2示出了一个相关技术中带抽头的延迟电路；
图3示出了一个相关技术中可变延迟控制电路；
图4示出的时序图包括在相关技术的一个可变延迟控制电路中检相器的内部信号；
图5示出了根据本发明一个最佳实施例的延迟补偿电路；
图6示出了根据本发明一个最佳实施例的可变延迟控制电路；
图7的时序图示出了所述延迟补偿电路中的一个输入时钟信号和多个信号；
图8是一个表，它示出了与一个延迟补偿电路相关、使用DELC1V15元件并根据最坏情况快和最坏情况慢状态的所期望的同步输出；
图9A-9C示出了一个电路，包括一个其定时关键设计可以使用本发明可变延迟电路改进的输出缓存器；
图10示出了根据本发明一个实施例的变分电路。
具体实施方式
如上所述，本发明提供一种延迟补偿电路，该电路通过测量芯片中延迟元件的延迟变化测量所述芯片上PVT变化的效果。本发明的延迟补偿电路能够被用于对可变延迟元件的延迟进行编程，并提供用于芯片设计的补偿PVT状态的信息。与这个详细描述相关的很多附图包含类似元件。整个附图中相同的标记被用于表示类似的元件。
图5示出了根据本发明一个实施例的延迟补偿电路50。一个外部时钟信号CLK被连接到计数器51、逻辑与门A1的一个输入端、取样模块53和54、同步器56和锁存器58和59上。计数器51的输出C被连接到译码器52上。译码器52的输出CNT4被连接到锁存器58和59的EN端，而输出CNT7被连接到取样器53和54的数据输入端上。取样模块53的输出CNT0_I被连接到逻辑与门A1的一个输入端上，而取样模块54的输出CNT0被连接到取样模块55的输入端上。与门A1的输出CLK_CNT0被连接到带抽头延迟电路60的所述输入端上，该电路60具有特定数量m个延迟单元D(在图5中，m＝32)。带抽头延迟电路60与图2所示带抽头延迟电路10不同之处在于带抽头延迟电路60不包括连接到所述抽头的多路转换器。带抽头延迟电路60的每一个都被连接到取样模块55的时钟输入端。取样模块55的输出S0、...、Sm中的每一个都被连接到相应的同步单元56上。同步单元56的输出被连接到编码器57上，编码器57向锁存器58和59输出n位数(在图5中，n＝5)。
在一个实施例中，取样模块53、54和55、同步器56以及锁存器58和59可以构成一个触发器。在另外一个实施例中，带抽头的延迟电路60的延迟单元D可以由DELCLV15组成。但是，如本领域技术人员所理解的，各种电路或元件都能够形成取样模块53-55、同步器56、锁存器58和59以及延迟单元D。
下面将描述延迟补偿电路50的工作。当该电路刚被通电时，寄存器复位信号RRESET或全局复位信号RSTN使得复位信号RESETN被主张(assert)。复位信号RESETN将元件53、54、55、58和59复位到零。当复位信号RESETN被释放时，三位计数器51对时钟信号CLK的上升沿计数。译码器52译码计数器51的计数值C。如图7的时序图所示，在CLK第5个上升沿上，计数值C的值为4且CNT4变高(＝“1”)长达一个CLK周期的时间。类似的，在CLK的第8个上升沿上，C的值为7且CNT7变高长达一个CLK周期的时间。
取样模块53对时钟信号CLK下降沿上的CNT7取样。此后，在CNT7为高的周期内，CNT0_1变高。取样模块54在时钟信号CLK的上升沿处对CNT7的值取样并产生作为被延迟一个时钟周期的CNT7的值的CNT0。然后，CNT0被传送给取样模块55的数据输入端。
通过对时钟信号CLK和CNT0_I进行逻辑与操作产生时钟脉冲CLK_CNT0。每个延迟单元D的抽头被连接到对应取样模块55的时钟输入端上。因此，如果时钟脉冲到达某个延迟单元D，同时信号CNT0＝“1”(即CLK_CNT0到达一个CLK周期内的延迟单元D)，那么，与那个延迟单元D对应的取样模块55将被锁定为一个高信号并相应地输出它。
输出具有值“1”的S1、...、S31的取样模块的数量取决于每个延迟单元D的延迟。每个延迟单元D的延迟又取决于所述PVT状态。图7示出了在带抽头延迟电路60处输出的被延迟的时钟信号CLK0、...、CLK31。如图7所示，当PVT状态从最坏情况快改变到最坏情况慢时，被延迟时钟脉冲CLK0、...、CLK31的间距变大，从而使当CNT0＝1时发生的被延迟脉冲CLK0、...、CLK31更少。因此，具有高值的取样模块输出S0、...、S31的数量对应于其中具有所述延迟补偿电路50的所述芯片的PVT状态。
每个取样模块的输出S0、...、S31被传送给其对应的同步单元56。同步单元56由时钟信号CLK驱动并保证避免亚稳定性。但是应当说明，如果取样模块55被设计得能够避免在输出S0、...、S31处的亚稳定性，那么可以不需要同步单元56。利用编码器57将同步单元的输出A0、...、A31编码为一个5位的PVT值。表示当CNT0为高时发生的被延迟最多的时钟脉冲CLK0、...、CLK31的位置的PVT的值为高。例如，如果CLK4是被延迟最多的脉冲，那么，A0到A14将是“1”和PVT将输出“01110”。所述PVT值反过来将涉及所述延迟单元D的延迟。换言之，当由于PVT状态的变化而导致延迟单元D的延迟增加时，由编码器57输出的PVT值将减小。
当CNT4的值＝“1”时，5位二进制PVT值将被锁存器59锁存并作为PVT的值输出。但是，所述值被锁存的时间可以是在A0-31取它的值之后的任一时间。在图7中，这发生在C＝2处。在这种情况下，可以将所述延迟补偿电路50设计成在C＝3(CNT3＝1)、C＝4(CNT4＝1)或更晚处锁存所述PVT值。
在该点处，编码器57还输出PVTERR输出，只要同步单元的输出A0、...、A31中的每一个都不是“1”或者所有同步单元的输出A0、...、A31都是“1”，那么，所述PVTERR输出即为高。信号PVTERR指出所述PVT的值没有落在有效值的范围内，结果可能是在延迟补偿电路50的一个或多个元件中发生故障或延迟补偿电路50工作于预先设计的限制(温度、电压或其它限制)之外。
如上所述，在带抽头延迟电路60的抽头处输出的被延迟时钟脉冲CLK0...CLK31的数量取决于延迟单元D的PVT状态。在一个最佳实施例中，带抽头延迟电路60的延迟单元D是DELC1V15延迟元件。对于DEL1V15延迟元件来讲，在最坏情况快状态下期望的延迟大约是0.4ns，和在最坏情况慢状态下期望的延迟大约是1.0ns。图8示出了用于DEL1V15元件最坏情况快(WCF)和最坏情况慢(WCS)状态下所期望的同步单元输出A0、...、A31。如图8所示，在最坏情况快状态(WCF)期间，18个同步单元输出A0...A17将输出“1”，而在最坏情况慢状态(WCS)期间，只有7个同步单元A0...A6输出将输出“1”。
使用所述DELC1V15元件的一个优点是在WCS状态下它具有1ns的延迟。由于在WCS工作状态下所述PVT值等于所述时钟周期的整数值，所以这使得很容易中断所述PVT值。例如，假设输入时钟的周期是7.1ns。在WCS状态下，这给出了所述PVT的值是7。如果获得的PVT值是14(2×WCS值)，那么，你就可以知道所述芯片正以两倍于WCS状态的速度(即延迟单元具有WCS状态的1/2延迟)工作。
但是，对于本领域普通技术人员来说很明显，可以利用具有已知延迟Ts的其它类型延迟元件、特别是适用于实际应用中一个集成电路例如延迟分辨率和输入时钟频率特定要求的延迟元件来代替DELC1V15元件。
通常，下述参数对于分析由延迟补偿电路50输出的PVT值是有用的：
    PVT＝ClockPeriod/DelayElementDelay
    PVTMAX＝ClockPeriod/DelayElementWCFDelay
    PVTMIN＝ClockPeriod/DelayElementWCSDelay
    DelayElementQuantity＞ClockPeriod/DelayElementWCFDelay
ClockPeriod是时钟信号CLK的周期。DelayElement是带抽头延迟电路60中一个延迟单元的延迟。DelayElementWCFDelay和DelayElementWCSDelay分别是在带抽头延迟电路60中WCF和WCS状态下一个延迟单元D的延迟。PVTMAX和PVTMIN分别是最大和最小可能的PVT值并能够在设计时确定。DelayElementQuantity是在带抽头延迟电路60中延迟单元D的数量。本发明的延迟补偿电路50确定所述PVT值。
另外，为了更容易地提供结果解释，对由延迟补偿电路50输出的所述PVT值定标可能是有用的。由于处理器能够访问所述PVT值，所以，这个定标可由附加电路或软件执行。这里列举几个例子：
FastFactor＝PVT/PVTMIN＝DelayElementDelay/DelayElementWCSDelay
SlowFactor＝PVT/PVTMAX＝DelayElementDelay/DelayElementWCFDSelay
ScaledPVT＝(PVT-PVTMIN)*(ScaleRange/PVTRange)+ScaleMin其中，ScaleRange＝ScaleMax-ScaleMin
PVTRange＝PVTMAX-PVTMIN
FastFactor指出所述芯片是如何快地相对于所述WCS状态工作。n的值指出所述芯片比WCS状态快n倍。类似的，SlowFactor指出所述芯片如何慢于所述WCF状态工作。值n指出所述芯片是WCF状态的1/n。ScaledPVT值允许所述PVT值以任一值范围表示。例如，从0到100定标所述PVT值，其中，ScaleMax＝100，和ScaleMin＝0。所述PVT值的定标导致独立于时钟信号CLK的周期、延迟单元的延迟T和带抽头延迟电路60的延迟元件数量的值。这使得可以制造是另一种单独技术(例如0.16微米)的类装置。
参看图7，3位计数器51在计数值达到7之后被复位为0。因此，图5所示的延迟补偿电路50被设计成每8个CLK周期产生一个新的PVT值。但是，所述PVT值被更新处的频率可以通过简单地修改延迟补偿电路50来增加或减少。例如，如果每16个周期更新所述PVT值，那么，3位计数器51将被一个4位计数器取代，可以结构所述译码器52以输出CNT15信号(该信号在C＝15处变成高)。如本领域普通技术人员所知道的，也可以对延迟补偿电路50进行其它的这种设计修改(例如，增加CLK的频率)以便增加或减少输出值被更新处的频率。
应当说明，图5示出了本发明延迟补偿电路50的一个较佳例子，并不构成对本发明的限制。在不脱离本发明的精神和范围的前提下可以对这个电路50做出各种修改和变化。例如，可以根据所希望的与PVT测量相关的分辨率改变延迟单元D的数量以及由译码器57输出的位数。
如上所述，所述延迟控制电路50的PVT输出可以被用于监视诸如电压和温度变化的芯片PVT状态的变化。由于PVT状态的变化影响延迟元件的延迟，所以本发明的延迟补偿电路50对控制诸如图2所示带抽头延迟电路10的可变延迟元件是非常有用的。
图6示出了使用根据本发明一个较佳实施例的延迟补偿电路50的可变延迟控制电路200。在图6所示的可变延迟控制电路200中，延迟补偿电路50的输出值PVT被用于确定多路转换器MUX A的串行数，该串行数被经过控制信号CNT传送。在这个实施例中，如果所希望的带抽头延迟电路10的延迟Td等于时钟信号CLK的所述周期，和带抽头延迟电路10的结构就其所使用的延迟单元的数量和类型来讲与延迟补偿电路50中的带抽头延迟电路60相同，那么，延迟补偿电路50的输出值PVT可以被作为所述串行数直接传送给并由所路转换器使用。如果不是这种情况，一个编码器元件能够被用于将所述输出值PVT转换成所述延迟补偿电路或可变延迟控制电路200的多路转换器MUX A内的一个串微。
如上所述，在一个较佳实施例中，延迟补偿电路50的带抽头延迟电路60可以被配置成与可变延迟控制电路200的带抽头延迟电路10相同。在另一个实施例中，通过将带抽头延迟电路60的每个延迟单元D的抽头连接到可变控制电路200的多路转换器MUXA和延迟补偿电路50的取样模块55上，延迟补偿电路50的带抽头延迟电路60实际上可以和可变控制装置200的带抽头延迟电路10相同。
图6示出了一个实施例，虽然在该实施例中可变延迟控制电路200被用于控制带抽头延迟电路10的延迟Td，但是，本发明的可变延迟控制电路200并不局限于带抽头的延迟电路10。所述可变延迟控制电路200可以被用于根据控制信号CTL(该信号是从延迟补偿电路50产生的)控制任一类型可控或可编程可变延迟元件。
在本发明一个较佳实施例中，可以伴随着定时关键应用使用可变延迟控制电路200，其中，所述电路被设计成以相同方式工作而并不考虑所述PVT状态。图9示出了一个特定的定时关键应用，其中，所述电路包括一个输出缓存器BUF。具体地说，缓存器BUF必须具有一个操作时间窗口，该窗口将执行所需的数据操作，而不考虑所述电路是根据最坏情况慢还是根据最坏情况快状态(即不考虑所述PVT状态)工作的。
在诸如图9A所示的电路中，最坏情况慢状态可以具有相对最坏情况快状态2.0和4.0之间的减额因数。对于图9所示的电路来讲，假设所述减额因数是3。因此，如果所述时钟信号在最坏情况慢状态下具有从时钟输入到换存器输出的5ns延迟，那么，在最坏情况快状态下的延迟将是大约1.67ns(5/3＝1.67)。因此，所述时钟延迟窗口是5-1.67＝3.33ns(如图9B的时序图所示)。
如果连接到所述缓存器BUF输出端上的装置具有1.0ns的建立时间要求和0.5ns的保持时间要求，那么，所述数据有效窗口必须至少是1.5ns。但是，其它的0.5到1.0ns应当被包括在所述数据有效窗口中以便导致电路板效果。因此，如图9B所示，所述数据有效窗口可以高达2.5ns。由时钟延迟和数据有效部分规定的换存器NUF的操作窗口大约是6ns(3.33+2.5＝5.83ns)。因此，图9A所示电路需要具有约6ns周期的时钟。
但是，本发明的可变延迟电路200可以被***到缓存器BUF之前的时钟路径中以便延迟所述时钟信号。可变延迟控制电路200将把所述延迟控制到在最坏情况慢状态下的近0ns和在最坏情况快状态下的3.33ns。因此，可变延迟控制电路200将在所有运行状态下把所述时钟信号延迟5ns，如图9C的时序图所示。因此，由PVT变化引起的3.33ns的时钟延迟可以被从缓存器BUF的操作窗口中删除，和所述时钟周期可以被减少到3ns。因此，可变延迟控制电路200允许所述时钟频率翻倍。
另外，如果可变延迟控制电路200和输入缓存器与接收所述缓存器BUF的输出的装置一起使用，这个装置的建立和保持时间将被有效减少(甚至减少到接近0)。因此，所述电路的操作窗口将被减少到1.5ns，从而导致所述时钟频率的另外加倍。
时钟速率的改进在芯片设计中是最重要和挑战性的领域。本发明可以被用于改进在很多不同应用中使用的芯片的时钟速率。这些应用可以包括输入/输出缓存器、存储器、FPGA、数字PLL、DLL和同步逻辑元件等。
除了对延迟变化进行补偿以外，本发明还可以被用于补偿与PVT状态相关的其它基本变化，包括但不局限于电流驱动、输出阻抗和电阻。例如，一个输出缓存器可以被规定提供4ma电流。但是，电流驱动能力是随着PVT状态变化的。在WCS状态下它能够提供4ma电流，而在WCT状态下，它可以提供8ma电流。所述PVTA值可以被用于使能或禁止多个并行输出缓存器，从而相对于所述PVT状态来讲使电流驱动变化被有效减少。假设4个输出缓存器被并联和其中的每一个在WCS状态下能够提供1ma电流和在WCF状态下能够提供2ma电流。所述PVT值能够被用于控制哪一个输出缓存器被使能。在WCS状态下，所有4个输出缓存器都被使能以提供4ma的总电流。在WCF状态下，只有两个输出缓存器被使能以提供4ma的总电流。这种控制不仅改善了芯片的性能而且改善了电路板和***的性能。通过控制所述PVT状态两端的阻抗，在高速电路板设计中公用的信号完整流出被最小化或抑制并允许所述电路板以有效的高速运行。
除了控制芯片中的元件补偿所述PVT状态以外，利用本发明延迟补偿电路50确定所述PVY值也为芯片设计者提供了有用的信息。
一旦知道了用于一个特定芯片的PVT值，即可以仅仅在从那个值开始的已知范围内变化。导致可能PVT范围的处理变化是针对所有芯片的。对于任何一种装置，都不存在处理变化。只有温度和电压的变化才影响所述PVT值。假设对于所有芯片来讲可能的PVT范围是从7到18，和用于任何一个装置的所述PVT值可以被看作是三个值。如果一个装置具有14的PVT值，那么，可以知道用于这个装置的所述PVT值被限制为12、13、14、15和16；在所述状态下的三个值都包括14。最小可能值12意味着这个芯片至少比最慢可能芯片快1.7倍。这个信息可以被用于判断时钟频率或任一基本参数以改善所述性能。
例如，如果一个芯片被设计成在WCS状态下以100MHz频率工作，由于它不可能知道状态是可以快速运行，所以它的工作通常被显示在100MHz。如果所述芯片被设计成如通用处理器一样的频率可以被定标，所述PVT值12将指出它将工作于170MHz。所述芯片的性能不再局限于100MHz。
另外，如果稍后获得不同的PVT值，可以得到额外的性能改进。例如，如果一个新的PVT值是15。由于它超过了已知的三个值，这个额外的性能将导致所述PVT值12被作为可能的值删除掉。这使得可以形成13个可能的最小值和意味着所述芯片至少比最慢可能的芯片快1.85倍。当所述PVT值变得可以得到时，这个方案允许高速旋转性能改进。
另外，如果由于任何原因使芯片性能在整个时间上下降，它的时钟频率或任一基本参数可以被修改以对所述下降进行调节而不会引起基本故障。超过PVT的规定范围或其它PVT基本界限的下降可以被用于触发紧急故障警报。这个信息能够被用于避免没有予见到的***故障。
本发明另一个较佳实施例提供一种利用考虑到在一个特定应用中在芯片内发生的PVT状态范围(即温度、电压和处理状态变化)的有用信息的芯片设计。可以通过存储在延迟补偿电路50工作期间产生的最大和最小值确定所述PVT状态。
在这个实施例中，变分电路70被连接到延迟补偿电路50的输出端以便存储所述PVT值产生的最大和最小值。图10示出了根据本发明一个较佳实施例的变分电路70。变分电路70接收从延迟补偿电路50输出的PVT值。所述PVT值被传送给MIN寄存器76和MAX寄存器78的数据输入端，并传送给比较器72和74的A输入端。MIN寄存器76的内容PVTMIN和MAX寄存器78的内容PVTMAX被分别连接到比较器72和74的B输入端。比较器72的输出被传送给与逻辑门A2，比较器74的输出被连接到与逻辑门A3。信号PVTVALID也被连接到与逻辑门A2和A3。与门A2和A3的输出被分别传送给寄存器76和78的控制输入端EN。时钟信号CLK被连接到寄存器76和78的时钟输入端。
在图10所示的实施例中，变分电路70被结构得接收和处理对应于图5所示延迟补偿电路50的5位PVT输出值的5位值。但是，变分电路70能够被结构得处理任一n位值，其中，n对应于延迟补偿电路50的输出值PVT的位数。
下面描述变分电路70的工作。当复位信号RESETN＝“0”时，MIN寄存器76被初始化为二进制值“1111”(31)和MAX寄存器78被初始化为二进制值“0000”(0)。MIN寄存器76存储值PVTMIN(在此之前产生的最小PVT值)，而MAX寄存器78存储值PVTMAX(在此之前产生的最大PVT值)。当延迟补偿电路50产生一个新的PVT值时，该新的PVT值与PVTMIN和PVTMAX比较。
如果比较器72确定所述新的PVT值小于所述PVTMIN，它的输出变高。对比较器72的输出和所述PVTVALID执行与操作，以保证这个新的PVT是有效的。如果比较器72的输出和信号PVTVALID都是高，那么，一个高信号被传送给MIN寄存器76的EN端，以便使寄存器76接收作为PVTMIN的所述新PVT值。
利用类似的方式确定PVTMAX。如果比较器74确定所述新PVT值大于PVTMAX，那么，它输出“1”。比较器74的输出与PVTVALID被进行逻辑与，如果其结果是“1”那么，一个高信号被传送给MAX寄存器，从而使寄存器78接收作为PVTMAX的所述新PVT值。
如上所述，信号PVTVALID保证从延迟补偿电路50接收的所述新PVT值有效。PVTVALID最初来自所述延迟补偿电路50。例如，PVTVALID的值可以通过反相PVTERR值并对被反相的PVTREE信号和译码器52的CKT5(当记数值C＝5时，CNT5是“1”)输出执行逻辑与来产生。在这个实施例中，其它的寄存器将被用于锁存导致用于进一步分析的误差(即导致PVTERR变高)的所述PVT值。
另外，PVTVALID应当独立于PVTERR(仅使用译码器52的所述CNT5信号)，在这种情况下，导致误差的所述PVT值被作为PVTMIN或PVTMAX之一存储。借助于在PVTERR变高时检查PVTMIN和PVTMAX，可以确定是否超过了上限或下限运行。
在一个较佳实施例中，可以在芯片设计中使用存储在变分电路70中的值PVTMIN和PVTMAX，以便充分设计用于补偿超出特定应用PVT状态范围的元件。另外，在一个芯片工作期间，由所述延迟补偿电路50产生的PVT值可以和由变分电路70确定的值的范围进行比较，以确定所述芯片是否工作于不是所设计的反常状态下。
如本领域普通技术人员所能够设想的，所述延迟补偿电路50、可变延迟控制电路200和变分电路70能够被用于上述所希望的目的和其它目的。
至此已经描述了本发明。很明显，可以以很多的方式对本发明作出变化。这种变化不被认为是脱离了本发明的精神和范围。对于本领域普通技术人员来说，这些修改都被包括在本发明的精神和范围之内。

Claims (12)

1.一种装置，包括：
包含多个带抽头的延迟单元的带抽头的延迟电路，所述带抽头的延迟电路接收第一脉冲信号作为输入；
多个取样模块，在经过所述带抽头的延迟电路传送所述第一脉冲信号的同时每个取样模块接收第二脉冲信号作为输入，和利用从所述多个带抽头的延迟单元中的一个延迟单元输出的抽头输出信号定时每个取样模块；和
一个编码器，用于在一定数量被锁定到所述第二脉冲信号中的取样模块的基础上产生一个输出值。
2.根据权利要求1的装置，其特征是所述输出值表示一个微芯片的处理、电压和温度(PVT)状态。
3.根据权利要求1的装置，其特征是还包括：
一个用于时钟信号的输入端；
一个用于对所述时钟信号的周期进行记数的计数器；
其中，所述编码器在由所述时钟信号规定的预定间隔内产生所述输出值。
4.根据权利要求1的装置，其特征是还包括：
变分电路，用于接收所述产生的输出值和将所述产生的输出值与预先存储的最大输出值和预先存储的最小输出值进行比较；
其中，如果所述产生的输出值小于所述预先存储的最小输出值，那么，所述产生的输出值被作为所述最小输出值存储；和
其中，如果所述产生的输出值大于所述最大输出值，那么，所述产生的输出值被作为最大输出值存储。
5.根据权利要求4的装置，其特征是存储在所述变分电路中的所述最小输出值和所述最大输出值表示一个微芯片的处理、电压和温度(PVT)状态范围。
6.根据权利要求1的装置，其特征是所述多个带抽头的单元包括至少一个DEL1V15延迟元件。
7.根据权利要求1的装置，其特征是还包括：
多个同步元件，用于根据一个时钟信号使从所述多个取样模块输出的信号同步，
其中所述多个同步元件的输出被输入给所述编码器。
8.一种可变延迟电路，包括：
用于延迟输入信号的可变延迟元件，所述可变延迟元件具有根据一个控制信号控制的延迟时间；
延迟补偿电路，用于测量一个微芯片的处理、电压和温度(PVT)状态并输出表示所述测量的PVT状态的一个值，
其中，表示所述测量的PVT状态的所述输出值被用于产生用于所述可变延迟元件的所述控制信号。
9.根据权利要求8的可变延迟电路，其特征是所述可变延迟元件是一个带抽头的延迟电路，它包含：
多个相互串联的带抽头的延迟单元；和
一个多路转换器，用于在所述控制信号的基础上从所述多个带抽头的延迟单元的一个中选择和输出一个抽头信号。
10.根据权利要求9的可变延迟电路，其特征是所述多个带抽头的延迟单元包括至少一个DELC1V15延迟元件。
11.根据权利要求8的可变延迟电路，其特征是所述延迟补偿电路包括：
一个带抽头的延迟电路，包括多个带抽头的延迟单元，所述带抽头的延迟电路接收作为输入的第一脉冲信号；
多个取样模块，在经过所述带抽头的延迟电路传送所述第一脉冲信号的同时，每个取样模块接收作为输入的第二脉冲信号；
利用来自所述多个带抽头的延迟单元中一个的抽头输出信号定时每个取样模块；和
一个编码器，用于在一定数量被锁定到所述第二脉冲信号上的取样模块的基础上输出表示PVT状态的所述值。
12.根据权利要求11所述的可变延迟电路，其特征是所述延迟补偿电路还包括：
一个用于时钟信号的输入端；
一个用于记数所述时钟信号周期的计数器，
其中，所述编码器在由所述时钟信号规定的预定期间内产生所述输出值。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322924A (zh) * 2014-05-29 2016-02-10 英飞凌科技股份有限公司 用于补偿pvt差异的方法和设备
CN105897224A (zh) * 2016-05-20 2016-08-24 西安紫光国芯半导体有限公司 一种不受电源影响的延迟单元模块
CN107306139A (zh) * 2016-04-20 2017-10-31 台湾积体电路制造股份有限公司 解串行化电路及其操作方法
CN110224805A (zh) * 2018-03-02 2019-09-10 辛纳普蒂克斯公司 用于数据接收的设备和方法
CN116301268A (zh) * 2023-05-19 2023-06-23 北京中科网威信息技术有限公司 复位信号预处理装置、方法及可编程逻辑器件

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839178B2 (en) * 2002-08-20 2010-11-23 Seagate Technology Llc High speed digital phase/frequency comparator for phase locked loops
US7019576B1 (en) 2003-03-24 2006-03-28 Cypress Semiconductor Corporation Delay circuit that scales with clock cycle time
JP3776895B2 (ja) * 2003-05-14 2006-05-17 沖電気工業株式会社 位相調整回路
US7742887B2 (en) * 2003-11-24 2010-06-22 Qualcomm Incorporated Identifying process and temperature of silicon chips
US20050114725A1 (en) * 2003-11-24 2005-05-26 Qualcomm, Inc. Calibrating an integrated circuit to an electronic device
KR20050076202A (ko) * 2004-01-20 2005-07-26 삼성전자주식회사 지연 신호 발생 회로 및 이를 포함한 메모리 시스템
US7171321B2 (en) * 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
US7543172B2 (en) 2004-12-21 2009-06-02 Rambus Inc. Strobe masking in a signaling system having multiple clock domains
KR100630731B1 (ko) * 2005-01-10 2006-10-02 삼성전자주식회사 클럭 트리에서 온도-전압 변화에 따른 지연시간드리프트를 보상하는 회로를 구비하는 반도체 장치
US7688672B2 (en) * 2005-03-14 2010-03-30 Rambus Inc. Self-timed interface for strobe-based systems
KR100682830B1 (ko) * 2005-08-10 2007-02-15 삼성전자주식회사 락 검출기 및 이를 구비하는 지연 동기 루프
JP5025172B2 (ja) * 2005-09-28 2012-09-12 エスケーハイニックス株式会社 スルー−レートが制御されたオープン−ループ出力ドライバー
US7705600B1 (en) 2006-02-13 2010-04-27 Cypress Semiconductor Corporation Voltage stress testing of core blocks and regulator transistors
US7411436B2 (en) * 2006-02-28 2008-08-12 Cornell Research Foundation, Inc. Self-timed thermally-aware circuits and methods of use thereof
US8121237B2 (en) 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
US7222036B1 (en) * 2006-03-31 2007-05-22 Altera Corporation Method for providing PVT compensation
US7571396B2 (en) * 2006-09-19 2009-08-04 Lsi Logic Corporation System and method for providing swap path voltage and temperature compensation
US7579861B2 (en) * 2006-10-02 2009-08-25 Hynix Semiconductor Inc. Impedance-controlled pseudo-open drain output driver circuit and method for driving the same
US7778093B2 (en) * 2007-08-08 2010-08-17 Mediatek Inc. Memory control circuit capable of dynamically adjusting deglitch windows, and related method
US7880498B2 (en) * 2007-11-23 2011-02-01 Lsi Corporation Adjustable hold flip flop and method for adjusting hold requirements
JP5183269B2 (ja) * 2008-03-28 2013-04-17 株式会社アドバンテスト バーニア遅延回路、それを用いた時間デジタル変換器および試験装置
US7701246B1 (en) * 2008-07-17 2010-04-20 Actel Corporation Programmable delay line compensated for process, voltage, and temperature
TWI542155B (zh) * 2014-07-02 2016-07-11 瑞昱半導體股份有限公司 時脈產生器、通訊裝置與循序時脈閘控電路
US9401799B2 (en) 2014-08-04 2016-07-26 Stmicroelectronics S.R.L. Synchronization method, and corresponding device and integrated circuit
US20180205383A1 (en) 2017-01-19 2018-07-19 Qualcomm Incorporated Digital Clock Generation and Variation Control Circuitry
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
US10623006B2 (en) 2017-06-28 2020-04-14 Analog Devices, Inc. Apparatus and methods for compensation of signal path delay variation
KR102540232B1 (ko) * 2017-12-21 2023-06-02 삼성전자주식회사 디지털 측정 회로 및 이를 이용한 메모리 시스템
CN115509288B (zh) * 2022-10-26 2023-05-23 沐曦科技(北京)有限公司 芯片核心调压补偿***

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3481472D1 (de) * 1984-12-21 1990-04-05 Ibm Digitale phasenregelschleife.
US4646030A (en) * 1986-03-03 1987-02-24 Tektronix, Inc. Triggered frequency locked oscillator having programmable delay circuit
US4943857A (en) * 1987-04-24 1990-07-24 Hitachi, Ltd. Synchronizing circuit for an external signal and an internal sampling clock signal
JP2985317B2 (ja) * 1991-02-18 1999-11-29 松下電器産業株式会社 比較装置
US5307381A (en) * 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
US5752011A (en) * 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
US5498977A (en) * 1995-03-03 1996-03-12 Hewlett-Packard Company Output driver having process, voltage and temperature compensation for delay and risetime
JP3639000B2 (ja) * 1995-06-13 2005-04-13 富士通株式会社 位相合わせ装置及び遅延制御回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US6002282A (en) * 1996-12-16 1999-12-14 Xilinx, Inc. Feedback apparatus for adjusting clock delay
US6157226A (en) * 1997-05-23 2000-12-05 Mitsubishi Denki Kabushiki Kaisha Clock generator
US6025745A (en) * 1997-06-24 2000-02-15 Digital Equipment Corporation Auto-calibrating digital delay circuit
US5945862A (en) * 1997-07-31 1999-08-31 Rambus Incorporated Circuitry for the delay adjustment of a clock signal
US6175928B1 (en) * 1997-12-31 2001-01-16 Intel Corporation Reducing timing variance of signals from an electronic device
US5990713A (en) * 1998-02-05 1999-11-23 Harris Corporation Adjustable phase clock circuit using the same and related methods
US6188251B1 (en) * 1998-04-01 2001-02-13 Roland Priemer Analog voltage maximum selection and sorting circuits
US6327318B1 (en) * 1998-06-30 2001-12-04 Mosaid Technologies Incorporated Process, voltage, temperature independent switched delay compensation scheme
US6326826B1 (en) * 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
US6445661B1 (en) * 1999-08-11 2002-09-03 Oak Technology, Inc. Circuit, disk controller and method for calibrating a high precision delay of an input signal
DE69929201D1 (de) * 1999-10-18 2006-02-02 St Microelectronics Srl Verbesserte Verzögerungsregelschleife
US6255880B1 (en) * 1999-10-25 2001-07-03 Xilinx, Inc. One-shot DLL circuit and method
US6445238B1 (en) * 1999-12-01 2002-09-03 Xilinx, Inc. Method and apparatus for adjusting delay in a delay locked loop for temperature variations
US6504408B1 (en) * 2001-07-09 2003-01-07 Broadcom Corporation Method and apparatus to ensure DLL locking at minimum delay

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322924A (zh) * 2014-05-29 2016-02-10 英飞凌科技股份有限公司 用于补偿pvt差异的方法和设备
CN107306139A (zh) * 2016-04-20 2017-10-31 台湾积体电路制造股份有限公司 解串行化电路及其操作方法
CN107306139B (zh) * 2016-04-20 2022-05-13 台湾积体电路制造股份有限公司 解串行化电路及其操作方法
CN105897224A (zh) * 2016-05-20 2016-08-24 西安紫光国芯半导体有限公司 一种不受电源影响的延迟单元模块
CN110224805A (zh) * 2018-03-02 2019-09-10 辛纳普蒂克斯公司 用于数据接收的设备和方法
CN110224805B (zh) * 2018-03-02 2024-04-30 辛纳普蒂克斯公司 用于数据接收的设备和方法
CN116301268A (zh) * 2023-05-19 2023-06-23 北京中科网威信息技术有限公司 复位信号预处理装置、方法及可编程逻辑器件
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