CN109087919B - 半导体器件 - Google Patents

Abstract

公开了一种半导体器件。该半导体器件可以包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域可以包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域、以及第一焊盘区域和第二焊盘区域之间的缓冲区域。分离源极结构可以包括在半导体器件的平面图中彼此平行的第一部分和第二部分。第一源极结构和第二源极结构可以设置在分离源极结构的第一部分和第二部分之间。栅极组可以设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中第一源极结构和第二源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。

Description

半导体器件

相关申请的交叉引用

本申请要求于2017年6月13日在韩国知识产权局提交的韩国专利申请N0.10-2017-0073925号的优先权，其公开内容以引用的方式全部并入本文。

技术领域

本发明构思涉及电子领域，更具体地涉及半导体器件。

背景技术

已经开发了具有三维结构的半导体器件以增加半导体器件的集成度。然而，随着半导体器件的集成度的提高，出现了许多意想不到的问题。

发明内容

本发明构思的一个方面可以提供一种包括多个源极结构的半导体器件，所述源极结构可以提高产量和生产率。

根据本发明构思的实施例可以提供一种包括喇叭形源极结构的半导体器件。根据这些实施例，一种半导体器件可以包括：半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域可以包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域、以及在第一焊盘区域和第二焊盘区域之间的缓冲区域。分离源极结构可以包括在半导体器件的平面图中彼此平行的第一部分和第二部分。第一源极结构和第二源极结构可以设置在分离源极结构的第一部分和第二部分之间，其中第一源极结构和第二源极结构可以具有彼此相对的端部，第一源极结构设置在第一焊盘区域中，且第二源极结构设置在第二焊盘区域中。栅极组可以设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，其中第一源极结构和第二源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。

在根据本发明构思的一些实施例中，半导体器件可以包括：半导体衬底，包括存储器单元区域和焊盘区域，其中焊盘区域包括第一焊盘区域以及在存储器单元区域和第一焊盘区域之间的第二焊盘区域。多个字线从半导体衬底的表面沿竖直方向向上堆叠在存储器单元区域中，所述多个字线沿与半导体衬底的表面平行的第一水平方向延伸以提供字线焊盘，且字线焊盘被布置在第一焊盘区域中以具有台阶形状。多个串选择线设置在存储器单元区域中的多个字线上，沿第一水平方向延伸以在第二焊盘区域中提供串选择线焊盘，并在同一平面上彼此间隔开。第一源极结构设置在第一焊盘区域中，第一竖直结构沿竖直方向延伸以穿过字线的字线焊盘。第二源极结构设置在第二焊盘区域中，第二竖直结构沿竖直方向延伸以在串选择线的串选择线焊盘之间通过，其中第一源极结构和第二源极结构中的每一个包括端部，端部彼此相对，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。

在根据本发明构思的一些实施例中，半导体器件可以包括具有存储器单元区域和焊盘区域的半导体衬底。多个字线可以顺序地堆叠在存储器单元区域中，并且延伸到焊盘区域以提供字线焊盘，字线焊盘按照台阶状布置而布置在焊盘区域中，且字线在同一平面上整体彼此相连。多个串选择线可以设置在存储器单元区域中的字线上，并延伸到焊盘区域以在焊盘区域中提供串选择线焊盘，串选择线在同一平面上彼此间隔开。源极结构可以设置在焊盘区域中，其中源极结构具有彼此相对的端部，且源极结构的每个端部具有平面形状，且每个端部的宽度随着每个端部朝向另一端部的延伸而增大然后减小。源极结构之一可以穿过字线的字线焊盘，且另一源极结构可以在串选择线焊盘之间通过，并且穿过多个字线。

附图说明

根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：

图1是根据本发明构思的一些实施例的半导体器件的框图；

图2是示出根据一个示例实施例的半导体器件的存储器单元阵列的电路图；

图3是根据本发明构思的一些实施例的半导体器件的一部分的平面图；

图4是图3的区域“A”的透视图；

图5A是沿图3的线I-I截取的截面图；

图5B是沿图3的线II-II’截取的截面图；

图5C是沿图3的线III-III’截取的截面图；

图5D是沿图3的线IV-IV’截取的截面图；

图6是示出了根据本发明构思的一些实施例的半导体器件的组件的截面图；

图7是示出了根据本发明构思的一些实施例的半导体器件的组件的平面图；

图8A至图8C是示出了根据本发明构思的一些实施例的半导体器件的组件的平面图；

图9A和图9B是示出了根据本发明构思的一些实施例的半导体器件的组件的平面图；

图10A是根据修改后的示例实施例的半导体器件的平面图；

图10B是沿着图10A的线III-III截取的截面图；

图11是根据本发明构思的一些实施例的半导体器件平面图；以及

图12A、12B、13A、13B、14A、14B、15A和15B是示出了根据本发明构思的一些实施例的形成半导体器件的方法的截面图。

具体实施方式

下文中参考附图描述了根据本发明构思的实施例。然而，本发明构思可以用多种不同形式来体现，并且不应当被解释为受到本文阐述的实施例的限制。更确切地说，提供这些实施例使得本公开将全面和完整，并且将本发明主题的范围充分传达给本领域技术人员。贯穿附图，类似附图标记表示类似的元素。

图1是根据示例实施例的半导体器件1的示意框图。参考图1，半导体器件1可以包括存储器单元阵列2、行解码器3、页缓冲器4、列解码器5和控制电路6。存储器单元阵列2可以包括多个存储块(BLK)。

存储器单元阵列2可以包括按照多个行和多个列布置的多个存储器单元。存储器单元阵列2中包括的存储器单元可以通过多个字线WL、至少一个公共源极线CSL、多个串选择线SSL、至少一个地选择线GSL等与行解码器3电连接，并且可以通过位线BL与页缓冲器4和列解码器5电连接。

在一个示例实施例中，布置在同一行中的多个存储器单元可以连接到公共字线WL，并且布置在同一列中的多个存储器单元可以连接到相同的位线BL。

行解码器3通常可以连接到存储块BLK，并可以向响应于块选择信号而选择的存储块BLK的字线WL提供驱动信号。例如，行解码器3可以从外部源接收地址ADDR信息，并且可以对接收到的ADDR信息进行解码，以确定供应给电连接到存储器单元阵列2的字线WL、至少一个公共源极线CSL、串选择线SSL和至少一个地选择线GSL中的至少一部分的电压电平。

页缓冲器4可以通过位线BL电连接到存储器单元阵列2。页缓冲器4可以连接到根据由列解码器5解码所得的地址而选择的位线BL。页缓冲器4可以根据操作模式，临时存储要存储在存储器单元中的数据，或可以检测在存储器单元中存储的数据。例如，页缓冲器4可以在数据写入模式下操作为写入驱动器电路，并且在数据读取模式下操作为感测放大器电路。

列解码器5可以在页缓冲器4和外部设备(例如，存储器控制器)之间提供数据传输路径。列解码器5可以对从外部源输入的地址进行解码以确定位线BL中的任何一个。列解码器5通常可以连接到存储块BLK，并可以向响应于块选择信号而选择的存储块BLK的位线BL提供数据信息。

控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于接收到的控制信号而操作。控制电路6可以包括：电压发生器，使用外部电压来产生用于内部操作的电压(例如，数据写入电压、数据读取电压、数据擦除电压等)。控制电路6可以响应于控制信号来控制数据读取、写入和/或擦除操作。

参考图2，将描述结合图1所述的半导体器件1的存储器单元阵列2的电路的示例。图2是图1所示的存储器单元阵列2的电路图。

参考图2，图1的存储器单元阵列2可以包括：多个存储器单元串S，每个存储器单元串S包括彼此串联连接的存储器单元MC，以及与存储器单元MCs的相对端串联连接的地选择晶体管GST和串选择晶体管SST。彼此串联连接的存储器单元MC可以分别连接到用于选择存储器单元MC的字线WL1至WLn。在示例实施例中，可以提供字线WL1至WLn的数量n。

地选择晶体管GST的栅极端子可以与地选择线GSL相连，并且地选择晶体管GST的源极端子可以与公共源极线CSL相连。串选择晶体管SST的栅极端子可以与串选择线SSL相连，并且串选择晶体管SST的源极端子可以与存储器单元MC的漏极端子相连。图2示出了可以将单个地选择晶体管GST和单个串选择晶体管SST连接到彼此串联连接的存储器单元MC的结构。在一些实施例中，多个地选择晶体管GST或多个串选择晶体管SST也可以连接到存储器单元MC。

在一个示例实施例中，虚设线或缓冲线BUL可以设置在字线WL1至WLn的最上方字线WLn与串选择线SSL之间。

串选择晶体管SST的漏极端子可以与位线BL相连。当通过串选择线SSL向串选择晶体管SST的栅极端子施加信号时，可以将通过位线施加的信号传输至彼此串联连接的存储器单元MC，因此可以执行数据读取操作/写入操作。此外，擦除存储器单元MC中存储的数据的数据擦除操作可以通过经由衬底向存储器单元MC施加具有特定电平的数据擦除电压来执行。

根据一个示例实施例的半导体器件可以包括至少一个虚设串DS。至少一个虚设串DS可以包括与位线BL电绝缘的虚设沟道。

根据一个示例实施例的半导体器件可以包括分离源极结构以及设置在分离源极结构的相邻部分之间且具有相对端部的源极结构。参照图3到图11描述包括源极结构在内的半导体器件的示例。

首先，将参照图3、4和5A至5D描述根据一些示例实施例的半导体器件的示例。图3是示意性示出根据一个示例实施例的半导体器件的组件的一部分的平面图。图4是图3的区域“A”的示意透视图，用于示出栅电极。图5A是沿图3的线I-I截取的截面图。图5B是沿图3的线II-II’截取的截面图。图5C是沿图3的线III-III’截取的截面图。图5D是沿图3的线IV-IV’截取的截面图。

参照图3、4、5A至5D，可以提供具有存储器单元区域CA和与存储器单元区域CA相邻的焊盘区域PA的半导体衬底105。半导体衬底105可以是由半导体材料形成的硅衬底。

存储器单元区域CA中可以设置有参考图2描述的存储器单元串S。焊盘区域PA可以包括第一焊盘区域PA1、比第一焊盘区域PA1更靠近存储器单元区域CA的第二焊盘区域PA2以及设置在第一焊盘区域PA1和第二焊盘区域PA2之间的缓冲区域BA。

栅极组GR可以设置在半导体衬底105上。多个源极结构168可以设置在半导体衬底105上，并且可以从半导体衬底105的表面105s沿竖直方向Z向上穿过栅极组GR。源极结构168可以包括设置在半导体衬底105的存储器单元区域CA和焊盘区域PA中的分离源极结构SSa。分离源极结构SSa可以包括彼此平行的部分。分离源极结构SSa的所述部分可以穿过(例如，横跨)栅极组GR。分离源极结构SSa的所述部分可以彼此具有基本相同的尺寸和平面形状。

单个栅极组GR可以设置在分离源极结构SSa的部分中的彼此相邻的第一部分SSa_1和第二部分SSa_2之间。下文中，将主要描述设置在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间的栅极组GR。

栅极组GR可以包括在竖直方向Z上堆叠的栅电极154。

栅电极154可以延伸到焊盘区域PA，同时在竖直方向Z上顺序地堆叠在半导体衬底105的存储器单元区域CA中。栅电极154从存储器单元区域CA延伸到焊盘区域PA的方向可以是平行于半导体衬底105的表面105s的第一水平方向X。

在栅电极154中，设置在同一平面上的多个最上方栅电极可以是多个串选择线SSL。在一个示例实施例中，在栅电极154中，布置在同一平面上的辅助栅电极也可以与最上方栅电极一起形成串选择线SSL。在栅电极154中，最下方栅电极可以是地选择线GSL。

在栅电极154中，设置在地选择线(GSL)和串选择线SSL之间的多个栅电极可以是多个字线WL1至WLn。

在栅电极154中，设置在最上方字线WLn和串选择线SSL之间的栅电极可以是缓冲线BUL。如本文所使用的，“缓冲线”也可以被称为“虚设线”。

在设置在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间的字线WL1至WLn中，设置在同一平面上的字线WL可以在缓冲区域BA中彼此物理地或整体地连接。例如，在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间，单个字线WL可以设置在同一平面上。类似于这种配置，缓冲线BUL可以在缓冲区域BA中彼此物理地或整体地连接。设置在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间的串选择线SSL可以在同一平面上彼此间隔开。

串选择线SSL可以设置在存储器单元区域CA中，并且可以延伸到第二焊盘区域PA2。串选择线SSL可以包括设置在第二焊盘区域PA2中的图4的串选择线焊盘S_PAD。串选择线SSL的串选择线焊盘S_PAD可以不被其他栅电极覆盖。

缓冲线BUL可以从存储器单元区域CA经由第二焊盘区域PA2延伸到缓冲区域BA。缓冲线BUL可以包括缓冲区域BA中设置的图4的缓冲焊盘B_PAD。缓冲焊盘B_PAD可以不被串选择线焊盘S_PAD覆盖。

字线WL1到WLn可以从存储器单元区域CA经由第二焊盘区域PA2和缓冲区域BA延伸到第一焊盘区域PA1。字线WL1至WLn可以包括第一焊盘区域PA1中设置的字线焊盘W_PAD。字线焊盘W_PAD可以不被其他栅电极覆盖。

在一些实施例中，设置在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间的字线焊盘W_PAD可以被布置为具有台阶形状。例如，字线焊盘W_PAD可以具有台阶形状，其中所述台阶形状在平行于半导体衬底105的表面105s的同时在第一水平方向X上高出第一高度Hc并且在第二水平方向Y上高出第二高度Ha的台阶形状，其中所述第二水平方向Y垂直于第一水平方向X，且第二高度Ha小于第一高度Hc。换句话说，如图4所示，W_PAD可以在X方向和Y方向上成台阶状。然而，本发明构思的示例性实施例不限于此。例如，字线焊盘W_PAD也可以具有在第一水平方向X上高出第二高度Ha的台阶形状。被描述为具有台阶形状的结构也可以被称为具有“台阶状结构”。

层间绝缘层112可以设置在栅电极154和半导体衬底105之间以及栅电极154之间。第一覆盖绝缘层120可以设置在所述栅极组GR上。层间绝缘层112和第一覆盖绝缘层120可以由氧化硅形成。

绝缘图案126可以设置在字线WL1至WLn上，并且可以穿过串选择线SSL。绝缘图案126可以填充穿过第一覆盖绝缘层120、串选择线SSL以及与串选择线SSL相邻的层间绝缘层112的凹槽124。

当在第一水平方向X上延伸时，绝缘图案126可以沿垂直于第一水平方向X的第二水平方向Y分离同一平面上设置的串选择线SSL。因此，设置在同一平面上的串选择线SSL可以在第二水平方向Y上彼此间隔开，同时具有在第一水平方向X上延伸的直线形状。

多个竖直结构130C、130D_1和130D_2可以设置在半导体衬底105上，并且可以在竖直方向Z上延伸。竖直结构130C、130D_1和130D_2可以设置在孔128内，从而穿过栅极组GR。竖直结构130C、130D_1和130D_2可以包括单元竖直结构130C、第一虚设竖直结构130D_1和第二虚设竖直结构130D_2。

单元竖直结构130C和第一虚设竖直结构130D_1可以设置在半导体衬底105的存储器单元区域CA中，并且第二虚设竖直结构130D_2可以设置在半导体衬底105的焊盘区域PA中。

设置在存储器单元区域CA中的单元竖直结构130C的布置密度可以高于设置在焊盘区域PA中的第二虚设竖直结构130D_2的布置密度。此外，第一虚设竖直结构130D_1可以与单元竖直结构130C一起设置在存储器单元区域CA中。因此，设置在存储器单元区域CA中的单元竖直结构130C和第一虚设竖直结构130D_1的布置密度可以大于设置在焊盘区域PA中的第二虚设竖直结构130D_2的布置密度。因此，关于竖直结构13OC、130D_1和130D_2，存储器单元区域CA中的布置密度可以大于焊盘区域PA中的布置密度。

单元竖直结构130C可以穿过串选择线SSL、字线WL1至WLn和地选择线GSL。第一虚设竖直结构130D_1可以穿过设置在绝缘图案126下方的字线WL1至WLn和地选择线GSL，同时穿过绝缘图案126。

第二栅极介电层152可以设置在栅电极154的上表面和下表面中的每一个上，并且可以在竖直结构130C、130D_1和130D_2与栅电极154之间延伸。

竖直结构130C、130D_1和130D_2可以具有相同的截面结构。以下参考图6描述竖直结构130C、130D_1和130D_2的截面结构。这里，图6是示出竖直结构130C、130D_1和130D_2之一(例如，单元竖直结构130C)与字线WL1至WLn之一的互连结构的截面图。图6示出了单元竖直结构130C。然而，竖直结构130C、130D_1和130D_2可以具有相同的截面结构，并且因此可以将图6所示的单元竖直结构130C的截面结构理解为其他竖直结构的截面结构。此外，可以参照图6来描述单元竖直结构130C和与单元竖直结构130C相关联的栅电极154的互连结构。

参照图3、4、5A至5D和6，每个竖直结构130C、130D_1和130D_2可以包括半导体图案132、第一栅极介电层134、半导体层136、核心图案138和焊盘图案140。

半导体图案132可以与半导体衬底105相接触。在一个示例实施例中，半导体图案132可以具有面向地选择线GSL的侧表面。半导体图案132可以设置在比字线WL1至WLn低的位置。半导体图案132可以是可以通过使用选择性外延生长(SEG)工艺形成的外延材料层。例如，半导体图案132可以由单晶硅形成。

核心图案138可以设置在半导体图案132上，并且可以由绝缘材料(例如，氧化硅等)形成。焊盘图案140可以设置在核心图案138上。焊盘图案140可以由具有n型导电性的多晶硅形成，并且可以是漏极区域。焊盘图案140可以设置在比串选择线SSL更高的位置处。

半导体层136可以在竖直方向Z上从与半导体图案132的接触延伸以覆盖核心图案138的侧表面，并且可以接触焊盘图案140。可以将半导体层136称作沟道层。半导体层136可以是多晶硅层。

第一栅极介电层134可以设置在半导体层136和栅极组GR之间，同时覆盖半导体层136的外部。

第一栅极电介质层134可以包括隧道电介质层134a和数据存储层134b。隧道电介质层134a可以***在数据存储层134b和半导体层136之间。

隧道电介质层134a可以包括氧化硅和/或掺杂杂质的氧化硅。数据存储层134b可以将数据存储在非易失性存储器件(例如闪存器件等)中。例如，数据存储层134b可以由例如氮化硅的材料形成，根据例如闪存器件等的非易失性存储器件的工作条件，其能够捕获和保持从半导体层136通过隧道电介质层134a注入的电子或者去除在数据存储层134b内俘获的电子。第二栅极电介质层152可以是阻挡电介质层。第二栅极电介质层152还可以包括高k金属，例如，AlO等。

数据存储层134b可以在其面向字线WL1至WLn的区域中存储数据。可以沿竖直方向Z布置能够在被设置于一个单元竖直结构130C内的数据存储层134b中存储数据的区域。

第二覆盖绝缘层144可以设置在第一覆盖绝缘层120上。第二覆盖绝缘层144可以由例如氧化硅形成。

如上所述，源极结构168可以包括具有第一部分SSa_1和第二部分SSa_2的分离源极结构SSa。源极结构168可以设置在凹槽150内，且凹槽150可以在沿竖直方向Z穿过第一覆盖绝缘层120和第二覆盖绝缘层144、栅极组GR的栅电极154以及层间绝缘层112的同时暴露半导体衬底105。

每个源极结构168可以包括设置在每个凹槽150的侧壁上的绝缘间隔物164以及其侧表面被绝缘间隔物164包围的源极图案166。绝缘间隔物164可以由例如氧化硅、氮化硅等的绝缘材料形成。源极图案166可以由导电材料形成，包括诸如掺杂多晶硅、氮化钛等的金属氮化物或诸如钨等的金属中的至少一种。

源极结构168还可以包括设置在分离源极结构SSa的第一部分SSa1和第二部分SSa_2之间的第一源极结构SSb、第二源极结构SSc和第三源极结构SSd。参考图1描述的每个存储块BLK可以设置在分离源极结构SSa的相邻的第一部分SSa_1和第二部分SSa_2之间。

第一源极结构SSb可以设置在焊盘区域PA的第一焊盘区域PA1中。第一源极结构SSb可以包括彼此间隔开同时彼此基本平行的多个部分。例如，第一源极结构SSb可以包括第一部分SSb_1、第二部分SSb_2和第三部分SSb_3。第一源极结构SSb的第一至第三部分SSb_1至SSb_3可以都具有彼此相同的尺寸和平面形状。

第一源极结构SSb的第二部分SSb_2可以设置在第一部分SSb_1和第三部分SSb_3之间。第一源极结构SSb的第一部分SSb_1可以靠近分离源极结构SSa的第一部分SSa_1，且第一源极结构SSb的第三部分SSb_3可以靠近分离源极结构SSa的第二部分SSa_2。

第二源极结构SSc可以设置在焊盘区域PA的第二焊盘区域PA2中。第二源极结构SSc可以包括设置在存储器单元区域CA与第一源极结构SSb的第一部分SSb_1之间的第一部分SSc_1以及设置在存储器单元区域CA与第一源极结构SSb的第三部分SSb_3之间的第二部分SSc_2。

第三源极结构SSd可以设置在半导体衬底105的存储器单元区域CA中，并且可以延伸到半导体衬底105的焊盘区域PA的第二焊盘区域PA2。第三源极结构SSd可以具有与第一源极结构SSb的第二部分SSb_2的端部相对的端部。

杂质区域162可以设置在半导体衬底105内，并且可以电连接到源极图案166。杂质区域162可以具有n型导电性，并且与杂质区域162相邻的半导体衬底105可以具有p型导电性。杂质区域162可以是参考图1和2所述的公共源极线CSL。

第三覆盖绝缘层172可以设置在第二覆盖绝缘层144上，并且可以覆盖源极结构168。第三覆盖绝缘层172可以由例如氧化硅形成。

第一互连结构可以设置在单元竖直结构130C上，并且第二互连结构可以设置在栅电极154的栅电极焊盘上。栅电极154的栅电极焊盘可以设置在焊盘区域PA中。将参考图6描述第一互连结构和第二互联结构的示例。

图6的具有多层结构的第一互连结构178、182、186和190可以设置在相应的单元竖直结构130C上。第一互连结构178、182、186和190的下部接触插塞178可以电连接到每个单元竖直结构130C，并且第一互连结构178、182、186和190的上部配线190可以是结合图1所述的图1的位线BL，其中所述位线BL能够电连接到页缓冲器4。

具有多层结构的第二互连结构可以设置在栅电极154的栅电极焊盘上，即，串选择线SSL、字线WL1至WLn或地选择线GSL。例如，如图6所示，图2的第二互连结构176、179、183、187和191之一可以设置在栅电极154的每个栅电极焊盘上，用作串选择线SSL、字线WL1至WLn和地选择线GSL(参见图2)之一。例如，第二互连结构176、179、183、187和191的下部接触插塞176可以在与栅电极焊盘接触的同时电连接到栅电极154的栅电极焊盘，且上部配线191可以将栅电极154电连接到参照图1描述的行解码器3。

每个源极结构168的端部可以具有倒圆形状。包括分离源极结构SSa、第一源极结构SSb、第二源极结构SSc和第三源极结构SSd的源极结构168的一部分可以具有彼此相对的端部。在源极结构168之中，端部可以在设置了图4的缓冲线BUL的缓冲焊盘B_PAD的缓冲区域BA中彼此间隔开同时彼此相对。

在源极结构168之中，第一源极结构SSb的第一部分SSb_1和第二源极结构SSc的第一部分SSc_1可以具有彼此相对的端部。此外，第一源极结构SSb的第二部分SSb_2和第三源极结构SSd可以具有彼此相对的端部，并且第一源极结构SSb的第三部分SSb_3和第二源极结构SSc的第二部分SSc_2可以具有彼此相对的端部。

参照图7描述具有彼此相对的端部的源极结构的示例。图7是示出了第一源极结构SSb的第二部分SSb_2和第三源极结构SSd的端部的平面形状的平面图。

参照图3和图7，第一源极结构SSb的第二部分SSb_2和第三源极结构SSd可以具有彼此相对的第一端部SSb_E1和端部SSd_E。

第一源极结构SSb的第二部分SSb_2可以具有在第一水平方向X上延伸的线部分SSb_L和沿着从线部分SSb_L向第三源极结构SSd的方向延伸的第一端部SSb_E1。第一源极结构SSb的第二部分SSb_2的第一端部SSb_E1可以整体连接到其线部分SSb_L。

第三源极结构SSd可以具有在第一水平方向X上延伸的线部分SSdL和沿着从线部分SSb_L向第一源极结构SSb的第二部分SSb_2的方向延伸的端部SSd_E。第三源极结构SSd的端部SSd_E可以整体连接到其线部分SSd_L。

第一源极结构SSb的第二部分SSb_2的第一端部SSb_E1可以包括第一区域Db1和第二区域Db1，第一区域Db1沿着从线部分SSb_L朝向第三源极结构SSd的方向延伸同时宽度在该方向上增大，且第二区域Db2的宽度从第一区域Db1沿该方向减小。

第一源极结构SSb的第二部分SSb_2的第一端部SSb_E1可以在第一区域Db1和第二区域Db2之间具有明显增大的宽度Wb2，并且明显增大的宽度Wb2可以大于线部分SSb_L的宽度Wb1。宽度Wb2可以是第二部分SSb_2的最大宽度。

在一些实施例中，术语“长度”可以是指第一水平方向X上的长度，且术语“宽度”可以是指第二水平方向Y上的宽度。

第三源极结构SSd的端部SSd_E可以包括第一区域Da1和第二区域Da2，第一区域Da1沿着从线部分SSd_L朝向第一源极结构SSb的第二部分SSb_2的方向延伸同时其宽度在该方向上增大，且第二区域Da2的宽度从第一区域Da1沿该方向减小。

在根据图7，第一区域Db1和第一区域Dal可以均被称为具有逐渐增大的宽度的相应喇叭形区域。此外，第二区域Da2和第二区域Db2可以分别被称为宽度逐渐减小的相应端面区域。此外，当接近相应端面区域时，每个喇叭形区域的宽度逐渐增大。而且，当远离相应喇叭形区域时，端面区域的宽度逐渐减小。此外，喇叭形区域的宽度可以朝向最大宽度Wb2/Wa2的点增大，并且端面区域的宽度也可以朝向最大宽度Wb2/Wa2的点增大。

第三源极结构SSd的端部SSd_E可以在第一区域Da1和第二区域Da2之间具有明显增大的宽度Wa2，并且明显增大的宽度Wa2可以大于线部分SSd_L的宽度Wa1。

第一源极结构SSb的第二部分SSb_2和第三源极结构SSd的端部SSb_E1和SSd_E的第二区域Da2和Db2的长度可以小于第一区域Da1和Db1的长度。

在一些实施例中，第一源极结构SSb的第二部分SSb_2的第一端部SSb_E1的第一区域Db1的长度可以小于第三源极结构SSd的端部SSd_E的第一区域Da1的长度。

在一些实施例中，明显增大的宽度Wb2可以与明显增大的宽度Wa2基本相同。

在一些实施例中，第一源极结构SSb的第二部分SSb_2的第一端部SSb_E1与第三源极结构SSd的端部SSd_E之间的距离L可以大于明显增大的宽度Wb2和Wa2。

在一些实施例中，宽度Wb1可以大于宽度Wa1。

如关于图3和7所描述的那样，具有彼此相对的端部SSb_E1和SSd_E的第一源极结构SSb的第二部分SSb_2和第三源极结构SSd中的每一个的平面形状可以与具有彼此相对端部的第一源极结构SSb的第三部分SSb_3以及第二源极结构SSc的第二部分SSc_2中的每一个的平面形状、以及具有彼此相对端部的第一源极结构SSb的第一部分SSb_1以及第二源极结构SSc的第一部分SSc_1中的每一个的平面形状基本相同。

参照图3、7和8A，如参考图7所示，第一源极结构SSb的第二部分SSb_2和第三源极结构SSd可以具有端部SSb_E1和SSd_E。

第三源极结构SSd的线部分SSd_L可以从存储器单元区域CA延伸到焊盘区域PA，并且可以具有基本相同的宽度Wa1。

在第一源极结构SSb的第二部分SSb_2中，与第三源极结构SSd相对的第一端部SSb_E1的端部可以被定义为第二端部SSb_E2。因此，第一源极结构SSb的第二部分SSb_2可以包括第一端部SSb_E1和第二端部SSb_E2以及在第一端部SSb_E1和第二端部SSb_E2之间的线部分SSb_L。

在一些实施例中，第一源极结构SSb的第二部分SSb_2的第二端部SSb_E2可以相对于第一端部SSb_E1具有镜像对称结构，其中线部分SSb_L***在第一端部SSb_E1和第二端部SSb_E2。因此，第一源极结构SSb的第二部分SSb_2的第二端部SSb_E2可以具有与明显增大的宽度Wb2相对应的明显增大的宽度Wb3。

参照图3、8A和8B所示，第一源极结构SSb的第一部分SSb_1可以具有与其第二部分SSb_2基本相同的平面形状和尺寸。

第二源极结构SSc的第一部分SSc_1可以与存储器单元区域CA不重叠，并且可以设置在焊盘区域PA中。第二源极结构SSc的第一部分SSc_1可以包括线部分SSc_L以及设置在线部分SSc_L的相对端处的第一端部SSc_E1和第二端部SSc_E2。第二源极结构SSc的第一部分SSc_1的第一端部SSc_E1可以与第一源极结构SSb的第一部分SSb_1的第一端部SSb_E1相对，并且第二端部SSc_E2可以与第一端部SSc_E1相对设置。

在一些实施例中，第二源极结构SSc的第一部分SSc_1的第一端部SSc_E1可以具有与第三源极结构SSd的端部SSd_E基本相同的平面形状和尺寸，并且第二端部SSc_E2可以相对于第一端部SSc_E1具有镜像对称结构。因此，第二源极结构SSc的第一部分SSc_1的第二端部SSc_E2的明显增大的宽度Wa3可以与第一端部SSc_E1的明显增大的宽度Wa2基本相同。

第二源极结构SSc的第一部分SSc_1可以将绝缘图案126的第一部分126a与绝缘图案126的第二部分126b分离，同时与第一部分126a和第二部分126b相接触。

在一些实施例中，第二源极结构SSc的第一部分SSc_1的线部分SSc_L的长度可以小于第一源极结构SSb的第一部分SSb_1的线部分SSb_L的长度。

在一些实施例中，第二源极结构SSc的第二部分SSc_1可以具有与第二源极结构SSc的第一部分SSc_1基本相同的平面形状和尺寸。

在一些实施例中，第二源极结构SSc的长度可以小于第一源极结构SSb的长度。

参照图8A至8C，分离源极结构SSa可以包括直线部分SSa_L、扩展部分SSa_W和端部SSa_E。分离源极结构SSa的线部分SSa_L可以设置在存储器单元区域CA中，并且可以延伸到焊盘区域PA的区域中。分离源极结构SSa的扩展部分SSa_W可以在第一水平方向X上从直线部分SSa_L延伸，并且可以具有大于线部分SSa_L的宽度Wa1的宽度Wb1。分离源极结构SSa的端部SSa_E可以与第一源极结构SSb的第二部分SSb_2的第二端部SSb_E2具有基本相同的平面形状和尺寸。分离源极结构SSa的端部SSa_E的明显增大的宽度Wb4可以与第一源极结构SSb的第二部分SSb_2的第二端部SSb_E2的明显增大的宽度Wa3基本相同。

在一些实施例中，第一源极结构SSb的第二部分SSb_2的线部分SSb_L可以具有基本上相同的宽度Wb1。然而，本发明构思的示例性实施例不限于此。例如，参考图8A描述的第一源极结构SSb的第二部分SSb_2的线部分SSb_L可以是宽度从第一端部SSb_E1朝向第二端部SSb_E2增大的线部分SSb_L’，如图9A所示。例如，第一源极结构SSb的第二部分SSb_2的线部分SSb_L’可以在与第一端部SSb_E1相邻的线部分SSb_L’的一部分中具有第一宽度Wb1，并且可以在与第二端部SSb_E2相邻的线部分SSb_L’的一部分中具有第二宽度Wb1’，其中所述第二宽度Wb1’大于第一宽度Wb1。

在一些实施例中，第一源极结构SSb的第二部分SSb_2的第二端部SSb_E2可以具有明显增大的宽度Wb2’，该明显增大的宽度Wb2’大于第一端部SSb_E1的明显增大的宽度Wb2。

在一些实施例中，图8C中所示的分离源极结构SSa的扩展部分SSa_W可以具有基本上相同的宽度Wb1。然而，本发明构思的示例性实施例不限于此。例如，图8C所示的分离源极结构SSa的扩展部分SSa_W可以是其宽度增大的图9B的扩展部分SSa_W’。图9B所示的分离源极结构SSa的扩展部分SSa_W’可以在与延伸部分SSa_W’的与线部分SSa_L相邻的部分中具有与线部分SSa_L相同的第一宽度Wa1，并且可以在扩展部分SSa_W’的与端部SSa_E相邻的部分中具有大于第一宽度Wa1的第二宽度Wb1。

如图3、5C和8B所示，第二源极结构SSc可以设置在绝缘图案126的第一部分126a和第二部分126b之间。然而，本发明构思的示例性实施例不限于此。参照图10A和10B描述了第二源极结构SSc的修改示例。图10A是参考图3描述的第二源极结构SSc的修改示例的平面图，且可以对应于图3的平面图。图10B是可以与图3相对应的沿着图10A的线III-III截取的截面图。

参照图10A和10B，修改后的第二源极结构SSc’可以延伸到与参照图3、5C和8B描述的绝缘图案126的第二部分126b相对应的位置。因此，修改后的第二源极结构SSc’的第一部分SSc_1和第二部分SSc_2与第一源极结构SSb的第一部分SSb_1和第三部分SSb_3之间的距离可以与第三源极结构SSd和第一源极结构SSb的第二部分SSb_2之间的距离相同。

如参照图3至图10A和10B所述，第一源极结构SSb的第二部分SSb2和第三源极结构SSd可以具有彼此相对且彼此间隔开的端部。然而，本发明构思的示例性实施例不限于此。例如，第一源极结构SSb的第二部分SSb_2和第三源极结构SSd可以彼此整体连接而不具有彼此相对的端部，并且可以被提供为分离源极结构SSa的一部分。因此，如图11所示，具有彼此相对的端部的第一源极结构SSb和第二源极结构SSc可以设置在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间，彼此平行且彼此间隔开。图11的第一源极结构SSb和第二源极结构SSc可以分别对应于图3的第一源极结构SSb的第一部分SSb_1以及图3的第二源极结构SSc的第二部分SSc_2。

接下来，将参考图12A、12B、13A、13B、14A、14B、15A和15B描述形成上述半导体器件的方法的示例。图12A、图13A、图14A和图15A是沿图3的线I-I’截取的截面图，且图12B、图13B、图14B和图15B是沿图3的线III-III’截取的截面图。

参照图3、12A和12B，模制结构110可以形成为包括层间绝缘层112和牺牲层114，所述层间绝缘层112和牺牲层114交替且重复地堆叠在具有存储器单元区域CA和焊盘区域PA的半导体衬底105的表面105s上。层间绝缘层112可以由氧化硅形成，并且牺牲层114可以由氮化硅形成。

通过图案化模制结构110，可以在半导体衬底105的焊盘区域PA中形成台阶区域SA。可以使用利用光刻工艺的图案化工艺来形成台阶区域SA。台阶区域SA可以形成为具有各种结构。例如，在结合图4所述的字线焊盘W_PAD的区域中，台阶区域SA可以具有如下结构：在平行于半导体衬底105的表面105s的第一水平方向X上低预定深度，在竖直于第一水平方向X的第二水平方向Y上低预定深度，且在第一水平方向上低比预定深度更大的深度。

参考图3、13A和13B所示，第一覆盖绝缘层120可以形成在模制结构110上。沟槽124可以形成为穿过第一覆盖绝缘层120以及模制结构110的牺牲层114中的最上方牺牲层和次上方牺牲层。沟槽124可以穿过与牺牲层114中的最上方牺牲层和次上方牺牲层相邻的层间绝缘层112。绝缘图案126可以形成为填充沟槽124。每个绝缘图案126可以具有沿第一水平方向X延伸的线形状。

竖直结构130C和130D可以形成在半导体衬底105上，以在竖直于半导体衬底105的表面105s的方向上延伸。竖直结构130C和130D可以包括单元竖直结构130C和虚设竖直结构130D。

竖直结构130C和130D可以形成为具有与参考图6所述的单元竖直结构130C相同的结构。形成竖直结构130C和130D可以包括：形成孔128，以在穿过第一覆盖绝缘层120和模制结构110时暴露半导体衬底105；形成半导体图案132(参照图6)以填充孔128的下部区域；在设置于半导体图案132上的孔128的每个侧表面上形成第一栅极电介质层134(参照图6)；形成半导体层136(参照图6)以在覆盖第一栅极电介质层134的同时与半导体图案132接触；在半导体层136上形成核心图案138(参照图6)以填充孔128的一部分；以及在核心图案138上形成焊盘图案140(参照图6)。

参照图3、14A和14B，可以在第一覆盖绝缘层120上形成第二覆盖绝缘层144以覆盖竖直结构130C和130D。凹槽150可以形成为在穿过第一覆盖绝缘层120、第二覆盖绝缘层144和模制结构110的同时暴露半导体衬底105。

参照图3、15A和15B所示，可以去除由凹槽150暴露的图14A和14B的牺牲层114，且可以在去除牺牲层114的空间内顺序地形成第二栅极电介质层152和栅电极154。可以使用原子层沉积(ALD)工艺来形成第二栅极电介质层152。

可以使用化学气相沉积(CVD)工艺来形成栅电极154。例如，栅电极154的形成可以包括通过使用诸如WF₆的过程气体来执行CVD工艺，来用钨材料填充去除了图14A和14B的牺牲层114的空间。

绝缘间隔件164可以形成在凹槽150的侧表面上。可以在由凹槽150暴露的半导体衬底105的部分内形成杂质区域162。可以使用离子注入工艺来形成杂质区域162，并且杂质区域162可以具有n型导电性。

源极图案166可以形成为填充凹槽150。源极图案166和绝缘间隔物164可以形成源极结构168。

再次参照图3和5A到5D，可以在第二覆盖绝缘层144上形成第三覆盖绝缘层172以覆盖源极结构168。互连结构可以形成为电连接到单元竖直结构130C。例如，互连结构的形成可以包括：将图6的下接触插塞178形成为在穿过第二覆盖绝缘层144和第三覆盖绝缘层172的同时与单元竖直结构130C接触。

如上所述，根据示例实施例，第一源极结构SSb至第三源极结构SSd可以形成在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间以具有彼此相对的端部。第一源极结构SSb至第三源极结构SSd的端部可以形成为具有参照图7描述的平面形状，且在缓冲区域BA中彼此相对。

在缓冲区域BA中，第一源极结构SSb至第三源极结构SSd的端部的平面形状可以如参照图7所描述的形成，以防止形成在凹槽150的上部区域中的绝缘间隔物164的厚度减小。因此，可以防止绝缘间隔件164的厚度减小。因此，可以避免在源极图案166和栅电极154之间可能发生的缺陷。

在字线WL1至WLn中，与字线WL1至WLn设置在相同平面上的任何一个字线WL可以具有通过存储器单元区域CA中的第三源极结构SSd彼此分离的部分，并且可以具有通过第一焊盘区域PA1中的第一源极结构SSb彼此分离的部分。在存储器单元区域CA和第一焊盘区域PA1中彼此分离的一个字线WL的部分可以在缓冲区域BA中彼此整体连接。因此，在缓冲区域BA中，可以如参考图7所描述的那样形成第一源极结构SSb至第三源极结构SSd的端部的平面形状，以进一步增大第一源极结构SSb和第三源极结构SSd的端部SSb_E1和SSd_E之间的距离L，从而增大在缓冲区域BA中彼此整体连接的字线WL的部分的连接部分的尺寸。因此，可以增强字线WL的电学特性。

第一源极结构SSb至第三源极结构SSd可以形成在分离源极结构SSa的第一部分SSa_1和第二部分SSa_2之间以具有彼此相对的端部。如上所述地用于形成第一源极结构SSb至第三源极结构SSd的凹槽150可以允许用于形成图15A和15B的栅电极154的过程气体更容易地流入去除了图14A和14B的牺牲层114的空间。因此，可以防止在用栅电极154填充所述空间时可能发生的缺陷。因此，可以增大半导体器件的产量和生产率。

如上所述，根据本发明构思的示例实施例，具有彼此相对的端部的多个源极结构可以设置在彼此间隔开且彼此平行的分离源极结构(SSa)的部分之间。具有彼此相对的端部的源极结构可以形成在焊盘区域中。此外，源极结构的每个端部可以具有其宽度在朝向另一端部的方向上增大然后减小的平面形状。在该平面形状中，宽度增大的区域的长度可以大于宽度减小的区域的长度。设置在焊盘区域中的源极结构可以提高半导体器件的产量和生产率。

虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (19)

1.一种半导体器件，包括：

半导体衬底，具有存储器单元区域和与存储器单元区域相邻的焊盘区域，所述焊盘区域包括第一焊盘区域、在存储器单元区域和第一焊盘区域之间的第二焊盘区域以及在第一焊盘区域和第二焊盘区域之间的缓冲区域；

分离源极结构，包括在半导体器件的平面图中彼此平行的第一部分和第二部分；

第一源极结构和第二源极结构，设置在分离源极结构的第一部分和第二部分之间，第一源极结构和第二源极结构具有彼此相对的端部，第一源极结构设置在第一焊盘区域中，且第二源极结构设置在第二焊盘区域中；以及

栅极组，设置在分离源极结构的第一部分和第二部分之间存储器单元区域和焊盘区域中，

其中所述第一源极结构和所述第二源极结构的每个端部具有平面形状，并且所述每个端部的宽度随着每个端部朝向另一端部延伸而增大然后减小，并且

其中，在平面图中，宽度增大的端部中的区域的长度大于宽度减小的端部中的区域的长度。

2.根据权利要求1所述的半导体器件，其中，所述第一源极结构包括整体连接至所述第一源极结构的端部的线部分，

所述第二源极结构包括整体连接至所述第二源极结构的端部的线部分，以及

所述第一源极结构的线部分的宽度大于所述第二源极结构的线部分的宽度。

3.根据权利要求2所述的半导体器件，其中，所述第二源极结构的线部分的长度小于所述第一源极结构的线部分的长度。

4.根据权利要求1所述的半导体器件，其中，所述栅极组包括多个字线和设置在所述多个字线上的多个串选择线，

多个字线在垂直于半导体衬底的表面的竖直方向上顺序地堆叠在存储器单元区域中，同时延伸到第二焊盘区域，

多个串选择线从存储器单元区域延伸到第一焊盘区域，以及

第二源极结构设置在第一焊盘区域中的多个串选择线之间。

5.根据权利要求4所述的半导体器件，还包括：

绝缘图案，设置在存储器单元区域中的多个串选择线之间，其中绝缘图案从存储器单元区域延伸到与第二源极结构相接触的第一焊盘区域，其中绝缘图案的绝缘图案宽度小于第二源极结构的宽度。

6.根据权利要求1所述的半导体器件，还包括：第三源极结构，设置在分离源极结构的第一部分和第二部分之间，第三源极结构设置在存储器单元区域和第一焊盘区域中同时在竖直方向上穿过栅极组，

其中所述第一源极结构包括第一部分、第二部分和第三部分，

第一源极结构的第二部分设置在第一源极结构的第一部分和第三部分之间，

第二源极结构包括彼此间隔开的第一部分和第二部分，

第二源极结构的第一部分和第二部分包括端部，所述端部分别与第一源极结构的第一部分和第二部分的端部相对，

第三源极结构包括端部，所述端部与第一源极结构的第二部分的端部相对，以及

第一源极结构至第三源极结构的每个端部具有宽度在朝向另一端部的方向上增大然后减小的平面形状。

7.根据权利要求6所述的半导体器件，其中，在第一源极结构至第三源极结构的每个端部中，宽度减小的区域的长度小于宽度增大的区域的长度。

8.根据权利要求6所述的半导体器件，其中，第一源极结构至第三源极结构的所述端部在缓冲区域中彼此相对。

9.根据权利要求1所述的半导体器件，还包括：多个竖直结构，在半导体衬底上沿竖直方向延伸以穿过栅极组；

其中所述竖直结构中的每一个包括半导体层，所述半导体层在竖直方向上延伸，以及

所述竖直结构中的每一个在存储器单元区域中的布置密度高于在焊盘区域中的布置密度。

10.根据权利要求9所述的半导体器件，其中所述竖直结构中的每一个还包括设置在所述半导体层和所述栅极组之间的数据存储层。

11.根据权利要求1所述的半导体器件，其中，所述分离源极结构、所述第一源极结构和所述第二源极结构中的每一个包括：

源极图案，与半导体衬底相接触，沿竖直方向延伸并由导电材料形成；以及

间隔物，设置在源极图案的侧表面上。

12.一种半导体器件，包括：

半导体衬底，包括存储器单元区域和焊盘区域，所述焊盘区域包括第一焊盘区域以及在存储器单元区域和第一焊盘区域之间的第二焊盘区域；

多个字线，从半导体衬底的表面沿竖直方向向上堆叠在存储器单元区域中，所述多个字线沿与半导体衬底的表面平行的第一水平方向延伸以提供字线焊盘，且字线焊盘被布置在第一焊盘区域中以具有台阶形状；

多个串选择线，设置在存储器单元区域中的多个字线上，沿第一水平方向延伸以在第二焊盘区域中提供串选择线焊盘，并在同一平面上彼此间隔开；

第一源极结构，设置在第一焊盘区域中，第一源极结构沿竖直方向延伸以穿过字线的字线焊盘；以及

第二源极结构，设置在第二焊盘区域中，第二源极结构沿竖直方向延伸以在串选择线的串选择线焊盘之间通过；

其中所述第一源极结构和所述第二源极结构中的每一个包括端部，所述端部彼此相对，并且每个端部的宽度随着每个端部朝向另一端部延伸而增大然后减小。

13.根据权利要求12所述的半导体器件，还包括：

缓冲线，在字线和串选择线之间；

其中所述缓冲线设置在所述存储器单元区域中，并且延伸到所述第一焊盘区域和第二焊盘区域之间的缓冲区域，以在所述缓冲区域中形成缓冲焊盘，以及

第一源极结构和第二源极结构的端部彼此间隔开，并且在缓冲区域两端彼此相对。

14.根据权利要求12所述的半导体器件，还包括：

绝缘图案，在设置于存储器单元区域中的串选择线之间通过，其中所述绝缘图案朝向第二源极结构延伸以接触第二源极结构。

15.根据权利要求12所述的半导体器件，还包括：多个竖直结构，在半导体衬底上沿竖直方向延伸以穿过字线；

其中所述竖直结构中的每一个包括在竖直方向上延伸的半导体层，以及

在竖直结构中，设置在存储器单元区域中的至少一个竖直结构的布置密度高于设置在焊盘区域中的至少另一竖直结构的布置密度。

16.一种半导体器件，包括：

半导体衬底，包括存储器单元区域和焊盘区域；

多个字线，顺序地堆叠在存储器单元区域中，并且延伸到焊盘区域以提供字线焊盘，字线焊盘按照台阶状布置而布置在焊盘区域中，且字线在同一平面上整体彼此相连；

多个串选择线，设置在存储器单元区域中的字线上，并延伸到焊盘区域以在焊盘区域中提供串选择线焊盘，串选择线在同一平面上彼此间隔开；以及

源极结构，设置在焊盘区域中，所述源极结构具有彼此相对的端部，

其中所述源极结构的每个端部具有平面形状，并且所述每个端部的宽度随着每个端部朝向另一端部延伸而增大然后减小；

所述源极结构之一穿过字线的字线焊盘，以及

所述源极结构中的另一个在串选择线焊盘之间通过并穿过多个字线。

17.根据权利要求16所述的半导体器件，还包括：单元竖直结构，设置在所述存储器单元区域中，所述单元竖直结构在竖直方向上延伸以穿过所述字线；以及

虚设竖直结构，设置在所述焊盘区域中，所述虚设竖直结构在竖直方向上延伸以穿过所述字线焊盘和所述串选择线焊盘，

其中所述单元竖直结构的布置密度高于所述虚设竖直结构的布置密度。

18.根据权利要求16所述的半导体器件，其中每个端部具有朝向另一端部倒圆的平面形状，以及

在所述平面形状中，宽度减小的区域的长度小于宽度增大的区域的长度。

19.根据权利要求16所述的半导体器件，其中相应源极结构的每个端部还包括：

喇叭形部分，其宽度随着所述喇叭形部分朝向所述端部中提供相应源极结构的最大宽度的位置延伸而逐渐增大；以及

端面区域，其宽度随着所述端面区域朝向所述端部中提供相应源极结构的最大宽度的位置延伸而逐渐增大。