CN109075788A - 在传送缓冲器电路处提供电荷共享的***和方法 - Google Patents

Abstract

一种电路(100)包括：与第一晶体管堆栈(M0)处于通信的数据输入(data)；第一电容器(C1)，其具有第一电容并且经由第一晶体管堆栈中的第一晶体管(M0)与电源(Vdd)处于通信，其中第一晶体管被配置成响应于数据输入接收到对应于第一种二进制值的信号(data＝0)而对第一电容器充电；耦合在第一晶体管堆栈和具有第二电容(C2)的传输线之间的数据输出节点(Dout)；并且其中第一电容器耦合在数据输出节点和第一晶体管堆栈中的第二晶体管之间，进一步其中第二晶体管(M1)被配置成响应于数据输入接收到对应于第二种二进制值的信号(data＝1)而使第一电容器放电到数据输出节点。

Description

在传送缓冲器电路处提供电荷共享的***和方法

相关申请的交叉引用

本申请要求于2016年4月13日提交的美国非临时申请No.15/098,129的优先权和权益，该美国非临时申请的全部内容通过援引如同在下文全面阐述那样且出于所有适用目的被整体纳入于此。

技术领域

本申请涉及传送缓冲器电路，更具体地涉及包括电荷共享的传送缓冲器电路。

背景

一些常规计算***包括通过数据传输线彼此通信的多个芯片。聚焦于一条数据线，在数据线的一侧有传送数据缓冲器，而在数据线的另一侧是接收数据缓冲器。传送数据缓冲器可以从触发器接收数据并随后通过传输线传送数据，而接收数据缓冲器随后可以使用比较器和触发器从传输线捕获数据。传送数据缓冲器、接收数据缓冲器以及从一个芯片跨越到另一个芯片的数据传输线通常被称为管芯到管芯接口。

继续该示例，一些传送数据缓冲器以与其电源(VDD)相同的电压摆幅来传送数据。例如，如果电源向传送数据缓冲器提供1.5V，则传送数据缓冲器可以对二进制1使用1.5V而对二进制0使用0V来输出比特，从而使用完整的1.5V摆幅。在一些***中使用较大的电压摆幅可在管芯到管芯接口处提供高信号完整性。

由于芯片通常被部署在移动设备中，因此功率节省已成为人们关注的焦点。例如，诸如在空闲时间期间使核的功率收缩和/或针对到空闲组件的时钟进行门控等策略是降低计算芯片中浪费的功率的常规技术。管芯到管芯接口也消耗功率；因此，期望在可能时节省管芯到管芯接口处的功率，同时提供高信号完整性。

概述

各种实施例包括通过使用电容性电荷共享来节省管芯到管芯接口处的功率的***和方法。各实施例包括使用电荷共享来向传输线提供固定的输出电荷。当传送数据缓冲器接收到对应于二进制0的信号时，该传送数据缓冲器对电容器充电。当传送数据缓冲器接收到对应于二进制1的后续信号时，该传送数据缓冲器使电容器放电到传输线上。传输线具有相关联的电容，其从该电容器接收一些电荷。传输通道上的二进制1信号处于比电源电压低的电压，从而节省了一定量的功率。

在一个实施例中，一种电路包括：与第一晶体管堆栈处于通信的数据输入；第一电容器，其具有第一电容并且经由第一晶体管堆栈中的第一晶体管与电源处于通信，其中第一晶体管被配置成响应于数据输入接收到对应于第一种二进制值的信号而对第一电容器充电；数据输出节点，其耦合在第一晶体管堆栈和具有第二电容的传输线之间；并且其中第一电容器耦合在数据输出节点和第一晶体管堆栈中的第二晶体管之间，进一步其中第二晶体管被配置成响应于数据输入接收到对应于第二种二进制值的信号而使第一电容器放电到数据输出节点。

在另一实施例中，一种输出数据信号的方法，该方法包括：接收对应于二进制0的信号，并且响应于对应于二进制0的信号，导通用于数据输出节点的下拉晶体管并导通耦合在电源电压和电容器之间的第一晶体管；当第一晶体管导通时，将该电容器充电到电源电压；接收对应于二进制1的信号，并且响应于对应于二进制1的信号，关断该下拉晶体管和第一晶体管，并导通耦合在该电容器和数据输出节点之间的第二晶体管；以及通过该电容器和与数据输出节点耦合的数据线的电容之间的电荷共享来在数据输出节点处断言二进制1。

在另一实施例中，一种数据传送电路包括：用于响应于接收到对应于二进制0的信号作为数据输入而将数据输出节点耦合至接地的装置；用于响应于接收到对应于二进制0的信号作为数据输入而将第一电容器充电到电源电压的装置；以及用于响应于接收到对应于二进制1的信号作为数据输入而使第一电容器在数据输出节点处放电以在数据输出节点处实现高电压输出的装置，其中该高电压输出比接地高且比电源电压低。

在又一个实施例中，一种处理芯片包括：多个数据传送电路，每个数据传送电路与相应的数据传输线处于通信，每条数据传输线具有相应的电容；每个传送电路包括：第一晶体管堆栈，其被配置成响应于接收到对应于二进制0的信号作为数据输入而将数据输出节点耦合至接地，第一晶体管堆栈还被配置成响应于接收到对应于二进制0的信号作为数据输入而将第一电容器充电到电源电压，并且第一晶体管堆栈还被配置成响应于接收到对应于二进制1的信号作为数据输入而使第一电容器在数据输出节点处放电到低于电源电压的高电压输出；以及第二晶体管堆栈，其被配置成响应于接收到对应于二进制0的信号作为数据输入而将数据输出节点耦合至接地，第二晶体管堆栈还被配置成响应于接收到对应于二进制0的信号作为数据输入而将第二电容器充电到电源电压，并且第二晶体管堆栈还被配置成响应于接收到对应于二进制1的信号作为数据输入而使第二电容器在数据输出节点处放电到高电压输出；其中第一晶体管堆栈和第二晶体管堆栈被配置成使用相应的使能信号来选择或取消选择。

附图简述

图1是根据一个实施例的示例数据传送缓冲器电路的解说。

图2是根据一个实施例的具有比特周期和边沿速率的示例二进制1的解说，其影响图1的电路中的晶体管选择。

图3是根据一个实施例的图1中的电路的操作的信号图。

图4是根据一个实施例适配的具有可独立选择的多个传送缓冲器电路的示例芯片的解说。

图5是根据一个实施例的示例管芯到管芯接口的解说。

图6是根据一个实施例的使用电荷共享在传输线上断言数据的示例方法的流程图的解说。

详细描述

各种实施例提供了在传送缓冲器电路处使用电荷共享的***和方法。一个示例实施例包括在电源轨(VDD)和接地(VSS)之间的晶体管堆栈。第一晶体管将电容器耦合至电源轨，而第二晶体管将电容器耦合至数据输出节点。当缓冲器电路接收到对应于二进制1的输入信号时，它关断第一晶体管并导通第二晶体管，从而经由数据输出节点使电容器放电到传输线上。当缓冲器电路接收到对应于二进制0的输入信号时，它导通第一晶体管并关断第二晶体管，从而对电容器充电，而数据输出节点保持在低电压。

数据传输线包括电容(C2)，其在该示例中是寄生电容。传送缓冲器电路中的电容器的电容值(C1)在考虑等式1的情况下进行选择，其中VOH是数据输出节点的电压输出高值，并且VOH小于VDD的完整值：

等式1VOH＝Vdd*(C1/C1+C2)。

继续该示例，传送缓冲器电路包括并联的多个电路，其具有晶体管和电容器的堆栈。这些电路是可选择的，并且当多个电路一起被选择(例如，启用)时，它们的电容值被添加到C1。换言之，可以通过选择性地开启其中一些电路或关闭其中一些电路来调谐C1的值。在一个示例中，在制造期间执行调谐，使得C1的值可以与C2的值匹配，从而即使在有工艺偏差的情况下也为VOH提供期望的值。

当然，根据各实施例的一些管芯到管芯接口可以包括多个数据通道，并且本文描述的结构可以实现在那些数据通道中的每一者中，使得每一比特从芯片传输到芯片，其电压摆幅设置为VOH。

一些实施例可以进一步包括耦合在电容器和电源轨之间的二极管，其中二极管上的电压降约等于VDD和VOH之差。该二极管被配置成当数据输出节点为高且电荷耗散使该电压低于VOH时对电容器充电。一旦电压降至VOH以下，电流就从电源轨流向电容器，从而为电容器充电。

各个实施例提供了优于常规***的一个或多个优点。例如，一些实施例可以允许在管芯到管芯接口处的数据传输具有等于VOH的电压摆幅，VOH被设置为小于VDD。降低电压摆幅可以因此减少管芯到管芯接口处的功率使用，从而延长设备的电池寿命。

图1是解说其中可以实现各种实施例的示例传送缓冲器电路100的简化图。出于图1的示例目的，使能信号(“en”)保持高电平，并且晶体管M2保持导通。当使能信号被解除断言时，它关闭传送缓冲器电路100。类似地，当使能信号为高时，传送缓冲器电路100在操作期间保持开启。换言之，晶体管M2用作使能电路。一些特定的管芯到管芯接口可以包括类似于传送缓冲器电路100的多个电路，这多个电路并联布置且耦合至相同的数据输出节点，并且可以使用使能电路单独地被选择，如下文参考图4进一步详细说明的。

输入数据信号(“数据”)是一系列高电压和低电压，并且图1的电路在数据输出节点Dout处以在接地(本示例中为Vss)和VOH之间摆动的值来输出数据。VOH的电平取决于电容器C1的值与数据线的电容(其在该示例中将被称为C2)的比值。该比值由上文的等式1给出。因此，输出数据信号Dout的电压摆幅小于Vdd，从而节省了功率。尽管未在图1中示出，但是Dout被提供给耦合至数据线的数据焊盘。

继续该示例，接收对应于二进制0的输入信号作为输入数据信号。晶体管M3导通，从而将Dout拉至0。晶体管M0导通并且晶体管M1关断，从而将电容器C1充电至Vdd。换言之，当图2的电路输出对应于二进制0的信号时，它对电容器C1充电。进一步在该示例中，随后接收对应于二进制1的信号，从而关断M0，导通M1，并关断M3。这允许电容器C1经由M1放电到Dout，其中电容器C1与数据传输线电容C2共享电荷。只要数据传输线电容C2不为零，VOH将小于Vdd。

如果在二进制1之后接收到对应于二进制0值的信号，则M0导通，M1关断，且M3导通。然而，如果紧接在二进制1之后接收到对应于二进制1的另一信号，则晶体管应保持其当前的导通或关断状态。如果在数据传输线上存在电流泄漏，则数据线可以使电容器C1放电。在该示例中，提供二极管1以在数据线上发生泄漏的情况下将Dout保持在VOH。具体地，选择二极管1以具有约等于Vdd和VOH之差的电压降，从而如果节点cap0处的电压下降到VOH以下则二极管1导通。这样的特征可以允许数据传送缓冲器100在一行中传送多个二进制1信号而没有显著的电压下降。

该示例中的电容器C1被示为晶体管，其源极和漏极连接在一起并耦合至接地。在一些实施例中，这可以通过将晶体管构建为N型晶体管来实现。当然，电容器C1可以按任何适当的方式实现。

此外，在一些示例中，可能期望选取具有适当尺寸的晶体管M0和M1。具体地，可能期望M1被选取为低阻抗晶体管，从而其在导通时对电容器C1相对快速地放电(诸如在不到四分之一个时钟周期内)。因此，可以基于Dout的期望边沿速率来选取M1的驱动强度。另一方面，可以选取M0的驱动强度以提供用于在对应于数据低输出时间的约半个比特周期内对电容器C1充电的RC常数。此类约束还导致对较快的时钟使用较大的M0。这允许电容器C1逐渐充电，从而对电源轨施加更少的需求。因此，在一些实施例中，M1可具有比M0的驱动强度更大的驱动强度。满足这些设计考虑的M1与M0的驱动强度或尺寸的任何比值可以用在各种实施例中。例如，一个示例包括M1具有十倍的M0的驱动强度以满足上述设计考虑。

图2是期望边沿速率和比特周期的示例解说，其提供了用于选择晶体管M0和M1的相对驱动强度的基础。时间t1解说了对应于图1中数据输出节点Dout处的二进制1的信号的上升沿的时间。时间t2解说了一个比特的流逝时间(一个比特周期)。时间t2比时间t1长得多，从而说明了可以选取M1的驱动强度以提供电容器C1的相对快速放电来实现期望的边沿速率。然而，在一些实施例中可能期望在整个比特周期或甚至可能2个比特周期内对电容器C1充电。因此，可以选取晶体管M0的驱动强度以在时间t2内提供电容器充电，并且由此可以具有比晶体管M1的驱动强度更低的驱动强度。

此外，可以选取图1中电容器C1的值，使得其在晶体管M1导通时提供期望的RC常数，以便在期望的边沿速率内放电。而且，可以选取电容器C1的值以在晶体管M0导通时提供期望的RC常数，使得其在期望的周期内充电。

图3是根据一个实施例的传送缓冲器电路100和图1中的信号电平的解说。在图3中，X轴表示时间，且y轴表示电压电平，其中VSS或接地是低电压电平，VDD是高电压电平，且VOH是数据输出节点Dout处的高电压电平。标记为“数据”的信号表示示例数据信号在被接收到电路100中时的电压电平。标记为“Dout”的信号表示数据输出节点Dout处的电压电平。标记为“cap0”的信号表示图1中节点cap0处的电压电平。

特别注意，图3中的信号“数据”和Dout具有不同的电压摆幅。例如，数据信号在VDD和VSS之间摆动。相反，Dout处的电压在VOH和VSS之间摆动。Dout处的电压电平从被接收到电路100中时的信号“数据”稍微延迟，这是由于逻辑门以及对电容器C1充电和放电的时间引起的延迟造成的。

信号cap0在VOH和VDD之间摆动。它解说了当数据信号为低(二进制0)时电容器C1被充电，而当数据信号变高时电容器C1放电。例如，在时间A，数据信号处于其下降沿，从而使晶体管M0导通且晶体管M1关断。结果，电容器C1此后不久开始充电，并且节点cap0处的电压上升。在时间A，Dout处的电压是VOH，并且当晶体管M3导通时电压Dout开始下降。

在时间B，数据信号处于其上升沿，从而导通M1并关断M0。而且，晶体管M3被关断。结果，电容器C1被放电，如节点cap0处的电压减小和节点Dout处的电压增大所解说的。图3的波形显示为交替波形的非常短的部分。然而，在各种实施例中，图3的波形将以二进制1信号和二进制0信号的各种模式重复，其可包括一行中的多个二进制0信号或一行中的多个二进制1信号。

图4提供了如何应用图1的传送缓冲器电路100以将数据信号从一个芯片450传送到另一个芯片460的示例。芯片450使用传输线403耦合至芯片460。传输线403包括寄生电容C2，其中C2与上文关于等式1提到的寄生电容相同。传输线403与芯片450处的数据焊盘402电连通，并且与芯片460处的数据焊盘412电连通。

图4的***提供多个传送缓冲器电路100，以便为C1提供可调谐值。因此在该示例中，存在两个图1的传送缓冲器电路(标记为100a和100b)，其并联耦合至数据焊盘402。在该示例中，等式1中的C1的总值是各个传送缓冲器电路100a和100b中的电容器C1的值的总和。各个传送缓冲器电路100a和100b中的每一者接收输入数据信号(数据)。

在该示例中示出了两个传送缓冲器电路100以便于解说，并且应当理解，各种实施例可以包括任何适当数量的电路100，以便为C1的总值提供可调谐性范围。寄存器401包括比特串，并且寄存器401的输出去到传送缓冲器电路100的使能信号(en)，从而允许电路100a和100b中的任一者根据寄存器401中的相应比特独立地被导通或关断。因此，可以选取C1的总值以提供C1和C2的比值以及VOH的适当电平。这可以在制造期间、测试期间或某些其他时间完成。而且，由于二极管1(图1)上的电压降约等于VDD-VOH，各种实施例也可以提供多个可选二极管以匹配具有不适当电压降的二极管。

在一个示例中，在包括芯片450和芯片460两者的封装的制造期间执行校准过程。校准过程包括保持数据信号的值为高，同时选择电路100中的一些电路100并测量Dout处的电压电平。该过程可以始于选择其中一个电路100而使其他电路100关闭，并测量Dout处的电压电平。然后选择2个电路100并测量Dout处的电压电平。

在一些示例中，可以存在8个或更多个可独立选择的电路100。相应地，校准过程可以包括迭代地选择越来越多的电路100并测量Dout处的电压电平的相应值。可以将在Dout处观察到的电平与Dout的期望电平进行比较，然后将与Dout的期望电平相对应的数个可选电路100编程到寄存器401中。在某些实例中，校准可以由外部计算机(未示出)执行。

一旦寄存器401被编程，其比特就被分别提供给电路100。因此，芯片450在其操作时应用适当数量的电路100。该示例中的校准过程可以对各种电路组件和传输线403的工艺偏差提供补偿。其他实施例可以包括在芯片450的操作期间执行校准，从而也补偿电压和温度偏差。另外，各种实施例可以允许选择数个电路100来改变VOH的值。

图5是根据一个实施例的示例管芯到管芯接口的解说。芯片550和560通过传输线523彼此电耦合。每条传输线对应于从芯片550传送到芯片560的数据比特。

芯片550包括传送电路502-508。以传送电路502为例，它包括多个传送数据缓冲器(诸如传送数据缓冲器100)。例如，如在图4的实施例中那样，传送电路502可以包括2个、8个或任何其他适当数量的并行传送数据缓冲器100，以便为VOH提供适当的电平。在这方面，传送电路504-508类似于传送电路502。

因此，在图5的示例中，每个数据比特与相应的传送电路502-508相关联，该传送电路502-508就各自具有电容器的缓冲器电路100的数量而言是可调节的。芯片560包括接收电路512-518，它们在比特通过管芯到管芯接口传送时捕获这些比特。

图5的示例显示了比特数为4。然而，实施例的范围不限于四个比特，因为可以使用任何适当数量的比特和传送电路。此外，虽然图5的示例聚焦于单向传输，但是其他实施例可以包括从芯片560向芯片550发送数据以及在芯片560上使用适当的传送电路来这样做。

各个实施例可提供优于常规技术的一个或多个优点。例如，各种常规技术使用大的电压摆幅(诸如VDD的全值)在管芯到管芯接口上传送数据比特。然而，上述实施例使用电容性电荷共享来提供等于VOH的电压摆幅，VOH小于VDD，从而在管芯到管芯接口中使用较少的功率。而且，以上关于图4和图5描述的实施例可以允许补偿工艺、温度和电压偏差以及允许动态地改变VOH的值。

图6中解说了在管芯到管芯接口上输出数据的示例方法600的流程图。在一个示例中，方法600由图1的传送缓冲器电路100执行。可以在通过传输线向另一芯片传送数据的芯片的正常操作期间执行方法600。

在动作610，传送缓冲器电路100接收对应于二进制0的信号作为数据输入。对应于二进制0的收到信号导通用于数据输出节点的下拉晶体管(例如，晶体管M3)。对应于二进制0的收到信号还导通与电源电压和电容器处于通信的第一晶体管(例如，晶体管M0)。结果，数据输出节点变为低电压(诸如VSS或接地)。因此，传送缓冲器电路将对应于二进制0的信号输出到传输线上。

在动作620，当第一晶体管导通时，该电路将电容器充电到电源电压。例如，在图1中，当晶体管M0导通时，电容器C1充电至电源电压VDD。数据输入信号的值使第一晶体管导通和截止，从而在第一晶体管导通时对电容器C1充电，而在第一晶体管关断时不对电容器C1充电。

在动作630，该电路接收对应于二进制1的信号作为数据输入。在该示例中，对应于二进制1的收到信号可以是等于VDD的高电压电平。所接收的对应于二进制1的输入信号关断下拉晶体管，从而不将数据输出节点耦合至低电压。所接收的对应于二进制1的输入信号也关断对电容器充电的晶体管，从而将数据输出节点与VDD隔离。

另外，在动作630，所接收的对应于二进制1的输入信号导通与电容器和数据输出节点处于通信的第二晶体管(例如，图1中的晶体管M1)。结果，电容器与数据输出节点处于通信。

在动作640，该电路通过电容器和与数据输出节点处于通信的数据传输线的电容之间的电荷共享来在数据输出节点处断言二进制1。数据输出节点的示例是图1中的Dout，并且数据传输线的示例包括图4的传输线403。数据线电容的示例是寄生电容，其在图4中解说为C2。如上所述，根据上文的等式1，电容器的值与数据线电容的值的比值影响VOH的值。

各实施例的范围并不限于图6中所示出的特定方法。其他实施例可添加、省略、重新安排、或修改一个或多个动作。例如，方法600可以在芯片操作时执行多次，并且不一定以1和0的交替模式执行。例如，***可以在一行的多个0中传送多个1。在电路传送一行中的多个二进制1信号的实例中，方法600可以进一步包括：如果数据输出节点处的电压下降到低于VOH，则经由与电源轨处于通信的二极管对电容器充电。

此外，其他实施例还可以包括选择数个数据传送缓冲器，每个缓冲器具有其自己的电容器，以实现期望的VOH。上文参考图4描述了一个示例。同样，可以独立地在每个比特执行方法600。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变化而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (30)

1.一种电路，包括：

与第一晶体管堆栈处于通信的数据输入；

第一电容器，其具有第一电容并且经由所述第一晶体管堆栈中的第一晶体管与电源处于通信，其中所述第一晶体管被配置成响应于所述数据输入接收到对应于第一种二进制值的信号而对所述第一电容器充电；

数据输出节点，其耦合在所述第一晶体管堆栈和具有第二电容的传输线之间；并且

其中所述第一电容器耦合在所述数据输出节点和所述第一晶体管堆栈中的第二晶体管之间，进一步其中所述第二晶体管被配置成响应于所述数据输入接收到对应于第二种二进制值的信号而使所述第一电容器放电到所述数据输出节点。

2.如权利要求1所述的电路，其特征在于，所述数据输出节点通过所述第一晶体管堆栈中的第三晶体管与接地处于通信，其中所述第三晶体管被配置成响应于所述数据输入接收到对应于所述第一种二进制值的所述信号而将所述数据输出节点拉至接地。

3.如权利要求1所述的电路，其特征在于，所述第二晶体管具有比所述第一晶体管更大的驱动强度。

4.如权利要求1所述的电路，其特征在于，所述第一种二进制值是二进制0，并且其中所述第二种二进制值是二进制1。

5.如权利要求1所述的电路，其特征在于，进一步包括布置在所述电源和所述第一电容器之间的二极管。

6.如权利要求5所述的电路，其特征在于，所述二极管的电压降对应于所述数据输出节点处的输出高电压与所述电源的电压之间的差值。

7.如权利要求1所述的电路，其特征在于，所述数据输出节点处的高电压输出(VOH)如下与所述电源的电压(VDD)、所述第一电容(C1)和所述第二电容(C2)相关：

VOH＝Vdd*(C1/C1+C2)。

8.如权利要求7所述的电路，其特征在于，进一步包括与第二晶体管堆栈耦合的第二电容器，所述第二电容器与所述第一电容器并联配置并与所述数据输出节点耦合；

其中所述第一和第二晶体管堆栈是可选择的，并且进一步其中对应于所述第一晶体管堆栈和所述第二晶体管堆栈被选择，C1等于所述第一电容加上所述第二电容器的电容。

9.如权利要求1所述的电路，其特征在于，所述第一晶体管和第二晶体管与使能信号耦合。

10.一种输出数据信号的方法，所述方法包括：

接收对应于二进制0的信号，并且响应于对应于二进制0的所述信号，导通用于数据输出节点的下拉晶体管并导通耦合在电源电压和电容器之间的第一晶体管；

当所述第一晶体管导通时，将所述电容器充电到所述电源电压；

接收对应于二进制1的信号，并且响应于对应于二进制1的所述信号，关断所述下拉晶体管和所述第一晶体管，并导通耦合在所述电容器和数据输出节点之间的第二晶体管；以及

通过在所述电容器和与所述数据输出节点耦合的数据线的电容之间的电荷共享来在所述数据输出节点处断言所述二进制1。

11.如权利要求10所述的方法，其特征在于，断言所述数据输出节点的所述二进制1包括：

以高电压输出(VOH)来断言所述二进制1，所述VOH低于所述电源电压。

12.如权利要求10所述的方法，其特征在于，所述数据输出节点处的VOH如下与所述电源电压(VDD)、所述第一电容器的电容(C1)和所述数据线的电容(C2)相关：

VOH＝Vdd*(C1/C1+C2)。

13.如权利要求12所述的方法，其特征在于，进一步包括选择数据传送缓冲器，其具有与所述电容器并联且与所述数据输出节点耦合的附加电容器；

其中C1等于所述电容器的电容加上所述附加电容器的电容。

14.如权利要求10所述的方法，其特征在于，接收所述二进制1包括：

在数据输入节点处接收处于所述电源电压的所述二进制1。

15.如权利要求10所述的方法，其特征在于，在所述数据输出节点处断言所述二进制1的同时，进一步经由布置在所述电容器和电源之间的二极管来对所述电容器充电。

16.如权利要求15所述的方法，其特征在于，所述二极管的电压降对应于所述数据输出节点处的输出高电压与所述电源电压之间的差值。

17.如权利要求10所述的方法，其特征在于，所述第二晶体管具有比所述第一晶体管更大的驱动强度。

18.一种数据传送电路，包括：

用于响应于接收到对应于二进制0的信号作为数据输入而将数据输出节点耦合至接地的装置；

用于响应于接收到对应于二进制0的所述信号作为数据输入而将第一电容器充电到电源电压的装置；以及

用于响应于接收到对应于二进制1的信号作为数据输入而使所述第一电容器在所述数据输出节点处放电从而在所述数据输出节点处实现高电压输出的装置，其中所述高电压输出比接地高且比所述电源电压低。

19.如权利要求18所述的数据传送电路，其特征在于，所述用于对所述第一电容器充电的装置包括第一晶体管，并且其中所述用于使所述第一电容器放电的装置包括第二晶体管，进一步其中所述第二晶体管具有比所述第一晶体管更大的驱动强度。

20.如权利要求18所述的数据传送电路，其特征在于，进一步包括：

布置在电源轨和所述第一电容器之间的二极管。

21.如权利要求20所述的数据传送电路，其特征在于，所述二极管的电压降对应于所述高电压输出和所述电源电压之间的差值。

22.如权利要求18所述的数据传送电路，其特征在于，所述数据输出节点处的所述高电压输出(VOH)如下与所述电源电压(VDD)、所述第一电容器的电容(C1)和与所述数据输出节点耦合的所述传输线的电容(C2)相关：

VOH＝Vdd*(C1/C1+C2)。

23.如权利要求22所述的数据传送电路，其特征在于，进一步包括与所述第一电容器并联且与所述数据输出节点耦合的第二电容器；

其中所述第一和第二电容器是可选择的，并且进一步其中C1等于所述第一电容加上所述第二电容。

24.如权利要求22所述的数据传送电路，其特征在于，进一步包括与所述第一电容器并联且与所述数据输出节点耦合的第二电容器；

其中所述第一和第二电容器可由相应的使能电路选择，并且进一步其中对应于所述第一电容器和所述第二电容器两者被选择，C1等于所述第一电容加上所述第二电容；

所述数据传送电路进一步包括：用于选择所述第一电容器和所述第二电容器中的任一者或两者的装置。

25.一种处理芯片，包括：

多个数据传送电路，每个数据传送电路与相应的数据传输线处于通信，每条数据传输线具有相应的电容；

每个所述传送电路包括：

第一晶体管堆栈，其被配置成响应于接收到对应于二进制0的信号作为数据输入而将所述数据输出节点耦合至接地，所述第一晶体管堆栈进一步被配置成响应于接收到对应于二进制0的所述信号作为所述数据输入而将第一电容器充电到电源电压，并且所述第一晶体管堆栈进一步被配置成响应于接收到对应于二进制1的信号作为所述数据输入而使所述第一电容器在所述数据输出节点处放电到高电压输出，所述高电压输出低于所述电源电压；以及

第二晶体管堆栈，其被配置成响应于接收到对应于二进制0的所述信号作为所述数据输入而将所述数据输出节点耦合至接地，所述第二晶体管堆栈进一步被配置成响应于接收到对应于二进制0的所述信号作为所述数据输入而将第二电容器充电到所述电源电压，并且所述第二晶体管堆栈进一步被配置成响应于接收到对应于二进制1的所述信号作为所述数据输入而使所述第二电容器在所述数据输出节点处放电到所述高电压输出；

其中所述第一晶体管堆栈和第二晶体管堆栈被配置成使用相应的使能信号来选择或取消选择。

26.如权利要求25所述的处理芯片，其特征在于，所述第一晶体管堆栈包括：

第一晶体管，其被配置成将所述第一电容器充电到所述电源电压；以及

第二晶体管，其被配置成使所述第一电容器在所述数据输出节点处放电，其中所述第二晶体管具有比所述第一晶体管更大的驱动强度。

27.如权利要求25所述的处理芯片，其特征在于，所述第一电容器经由二极管与电源轨耦合，其中所述二极管上的电压降对应于所述电源电压与所述高电压输出之间的差值。

28.如权利要求25所述的处理芯片，其特征在于，对于每个所述传送电路，对应于所述第一晶体管堆栈和第二晶体管堆栈被选择，电容和(C1)等于所述第一电容器的电容加上所述第二电容器的电容。

29.如权利要求28所述的处理芯片，其特征在于，所述数据输出节点处的所述高电压输出(VOH)如下与所述电源电压(VDD)、C1和相应数据传输线的电容(C2)相关：

VOH＝Vdd*(C1/C1+C2)。

30.如权利要求25所述的处理芯片，其特征在于，进一步包括寄存器，所述寄存器与所述第一晶体管堆栈和所述第二晶体管堆栈耦合并且被配置成提供所述相应的使能信号。