CN109074120A - 交叉连接***中的透明时钟 - Google Patents

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Abstract

根据本文描述的实施例的具有透明时钟的交叉连接装置或***将所选择的源或入口端口连接到所选择的目的地或出口端口，并使用经合成的时钟来对所选择的出口端口的数据输出进行时钟控制，所述经合成时钟被调整以匹配来自所选择的入口端口的经恢复时钟。透明时钟控制***可以响应于针对由所选择的入口端口提供的相关联的经恢复时钟信号检测到的百万分率(PPM)速率而生成调整的经合成时钟信号。具有透明时钟的交叉连接***可以是具有10G分辨率的400G交叉连接***。具有透明时钟的交叉连接***可以用于光传送网(OTN)应用中，例如以提供聚合器和/或分插复用器(ADM)或提供升级到较高数据速率的可重新配置的光分插复用器(ROADM)。

Description

交叉连接***中的透明时钟
相关申请的相交引用
本申请要求于2016年4月1日递交的美国临时专利申请No.62/317,194的权益，其中通过引用的方式将其整体合并于此。
技术领域
本公开涉及一种交叉连接***，更具体地，涉及一种交叉连接***中的透明时钟。
背景技术
交叉连接***可以用于将多个源或入口端口(ingress port)中的任何一个连接到多个目的地或出口端口(egress port)中的任何一个。从耦接到所选择的源/入口端口的源设备接收的数据因此可以连接到所选择的目的地/出口端口，以便传输到目的地设备。例如，光交叉连接可用于动态地重新配置光学网络，例如以管理网络上的业务。基于电切换的光交叉连接将光数据信号转换为电数据信号，在端口之间执行数据信号的电切换，然后将电数据信号转换回光数据信号。
当接收到电数据信号时，从该数据信号中恢复时钟信号，并且经恢复时钟信号用于时钟控制经恢复数据进入入口端口并且时钟控制数据输出出口端口。为了使用相同的时钟速率来时钟控制数据输出出口端口，例如以匹配输入和输出时钟速率，经恢复时钟信号可以与连接到所选择的出口端口的数据进行复用。因此，每个出口端口被配置为被所有入口端口时钟控制，并且每个出口端口需要对每个入口时钟进行补偿。当大量入口端口和出口端***叉连接时，消除多个不同的时钟域是具有挑战性的，特别是在具有有限时钟资源的FPGA实现中。例如，具有10G分辨率的400G交叉连接***涉及消除40个不同的时钟域。
附图说明
通过结合附图阅读以下详细描述，将更清楚上述和其他特征和优点，附图中：
图1是根据本公开的实施例的包括透明时钟控制***的交叉连接***的示意图。
图2是根据本公开的实施例的包括透明时钟的具有10G分辨率的400G交叉连接***的示意图。
图3示出了根据本公开的实施例的交叉连接***的一个应用，作为聚合器和分插复用器(ADM)。
图4是图3中所示的ODUk交叉连接的放大视图。
图5示出了根据本公开实施例的交叉连接***在用于升级可重新配置光分插复用器(ROADM)***的光学服务传送平台(OSTP)中的另一应用。
具体实施方式
根据本文描述的实施例的具有透明时钟的交叉连接装置或***将所选择的源或入口端口连接到所选择的目的地或出口端口，并使用经合成时钟来是时钟控制数据输出所选择的出口端口，该经合成时钟被调整以匹配来自所选择的入口端口的经恢复时钟。透明时钟控制***可以响应于针对由所选择的入口端口提供的相关经恢复时钟信号检测到的百万分率(PPM)速率而生成调整的经合成时钟信号。具有透明时钟的交叉连接***可以是具有10G分辨率的400G交叉连接***。具有透明时钟的交叉连接***可以用于光传送网络(OTN)应用中，例如以提供聚合器和/或分插复用器(ADM)或提供升级到较高数据速率(例如，10G到100G)的可重新配置的光分插复用器(ROADM)。
参考图1，根据本公开的实施例的交叉连接***100通常包括经由多个复用器130-1至130-N连接到多个目的地或出口端口120-1至120-N的多个源或入口端口110-1至110-N。因此，入口端口110-1至110-N中的任何一个可以连接到出口端口120-1至110-N中的任何一个。因此，潜在的入口到出口组合的数量允许大量潜在的映射。例如并且在一个非限制性示例实施例中，40个端口的***能够具有1600个潜在的入口-出口映射(40×40＝1600)。其他端口配置(例如，10×10、20×20、60×60)也在本公开的范围内。
源/入口端口110-1至110-N中的每个可以包括用于接收数据信号和恢复数据和时钟信号(REC_CLK)的电路。目的地/出口端口120-1至120-N中的每个可以包括用于从连接的入口端口110-1至110-N中的所选择的一个入口端口发送已经使用经合成时钟信号(TXREF)时钟控制的数据信号的电路，所述经合成时钟信号被调整以匹配经恢复时钟信号(REC_CLK)。交叉连接***100包括透明时钟控制***140，用于响应于经恢复时钟信号(REC_CLK)生成经合成时钟信号(TXREF)，这将在下面更详细地描述。如本文一般性地指出的，透明时钟指代一种方法，借助该方法用于出口端口的TX输出时钟(TXREF)在没有与映射的入口端口的相关输入时钟(REC_CLK)直接同步的情况下进行操作。相反，TX输出时钟(TXREF)可以基于与入口端口相关联的经恢复时钟与和TX参考时钟之间的测量时钟速率差(例如，以百万分率(PPM)为单位)合成地生成，其中TX参考时钟的速率大于相关的输入时钟。因此，从所选择的入口端口连接到所选择的出口端口的数据可以使用一致且高度准确的时钟速率通过交叉连接***透明地进行时钟控制，而不必对经恢复时钟信号进行复用，例如不必保持单独的时钟或以其他方式分配专用时钟资源用于每个入口-出口端口组合。因此，这种***能够例如在FPGA、硅集成电路(SIC)或具有受限时钟资源的其他芯片实现中利用有限的时钟资源处理多个时钟域，例如多达40个输入/输出口端口或更多。因此，N个入口端口可以以1：1的方式交叉连接到N个出口端口，其中例如基于用户输入、远程命令、拨码开关、和其他合适的编程方法，输入和输出口端口之间的映射的更新是动态的。这可以允许端口例如在工厂配置或站点安装期间最初以期望的配置交叉耦接，并且可选地出于负载平衡、业务重新路由(例如，在故障的情况下)、网络拓扑改变、单位换出等目的在操作期间被重新配置。
参考图2，更详细地示出和描述了具有透明时钟的交叉连接***200的实施例。如图所示，交叉连接***200包括经由多路复用器230耦接到目的地端口220的多个源/入口端口210-1至210-N。尽管示出了单个多路复用器230和目的地端口220，但是交叉连接***200可以根据期望的配置包括连接到多个相应的目的地端口220的多个多路复用器230。也可以使用其他开关逻辑，并且所示的特定实施例不应被解释为限制。交叉连接***200可以全部或部分地在单个封装250内实现。例如，单个封装250可以包括FPGA、SIC或其他合适的芯片。在一些情况下，参考LO 241和TX时钟发生器246可以在单独的芯片/电路内实现。
每个多路复用器230将自多个相应的源/入口端口210-1至210-N的多个数据路径216-1至216-N多路复用到到相应的目的地/出口端口220的单个数据路径226上。这定义了交叉连接***200上建立从入口端口到出口端口的连接的静态连接。数据路径216-1至216-N中的每个可以包括用于连接到多个相应目的地的多位总线。
在示出具有10G分辨率的400G交叉连接***200的所示实施例中，40个源/入口端口210-1至210-N均以10G数据速率接收数据信号。因此，每个目的地/出口端口220可以从40个源/入口端口210-1至210-N获得其输入。在该示例中，源/入口端口210-1至210-N分别连接到40个位总线数据路径216-1至216-N。源/入口端口210-1至210-N可以在接收由光传送网络(OTN)标准(也称为ITU-T推荐G.709)定义的OTU2数据信号的客户端接口中实现，但是其他实施例是也在本公开的范围内。
源/入口端口210-1至210-N中的每个包括耦接到入口FIFO模块214-1至214-N的接收机212-1至212-N。接收机212-1至212-N接收数据信号(例如，客户端0RX至客户端39RX)并从相应的接收到的数据信号恢复数据和时钟。使用经恢复时钟信号来时钟控制经恢复数据进入每个相应的源/入口端口的入口FIFO模块214-1至214-N。自入口FIFO模块214-1至214-N的数据路径216-1至216-N可以通过用户可选择的目的地寄存器被多路复用为至目的地/出口端口220的单个数据路径226。选择寄存器可以包括表示所有可能的入口-出口组合的二维数据结构。例如，对于每个出口端口，可能存在6位向量，其表示正在馈送它的入口端口的ID，但是可以使用其他地址/寄存器方案。在示例实施例中，可以有40个可选择的目的地寄存器。每个目的地/出口端口220包括耦接到出口FIFO模块224的发射机222。经多路复用的数据被时钟控制从经多路复用的数据路径226进入出口FIFO模块224，并被时钟控制输出出口FI FO模块224，以便由发射机222发送，这将在下面更详细地描述。接收机和发射机可以是千兆位收发器块(GXB)的一部分。
为了提供透明时钟，交叉连接***200的该实施例还包括本地振荡器(LO)241或参考LO 241，百万分率(PPM)检测器模块242、间隙时钟使能逻辑244、TX时钟发生器246和控制逻辑248，例如处理器或专用有限状态机(FSM)。TX时钟发生器246可以实现为锁相环(PLL)或能够进行细粒度PPM调整以匹配入口-出口时钟速率的任何其他电路/芯片。尽管示出了一个TX时钟发生器246，但是在此方面本公开不必受限。例如，每个TX时钟发生器246可以服务一个或多个出口端口，因此交叉连接***200可以包括N个TX时钟发生器。参考LO 241向每个入口FIFO模块214-1至214-N、向每个出口FIFO模块224、向PPM检测器模块242并且向TX时钟发生器246提供比任何经恢复时钟信号运行得都更快的本地时钟信号。单个参考LO(例如，参考LO 241)可以用于容纳N个输入-输出/入口-出口端口，尽管在一些实施方式中，可以根据期望的配置使用两个或更多个参考LO端口。这有利地避免了针对每个潜在的入口-出口端口映射保持单独的时钟的必要性。
可以基于参考LO 241的时钟速率时钟控制数据从FIFO模块214-1至214-N到映射的出口队列，例如出口FIFO模块224。PPM检测器模块242可以包括用于每个源/入口端口210-1至210-N的PPM检测器，以相对于参考LO 241检测每个源/入口端口210-1至210-N的经恢复时钟的PPM速率。间隙时钟使能逻辑244监测出口FIFO模块224的FIFO填充水平，并调整出口FIFO模块224的写入时钟以根据需要跳过时钟周期以匹配所选择的源/入口端口的数据速率。举例来说，考虑经恢复时钟等于40Gps并且参考LO 241以较快的速率操作，例如经恢复时钟的10倍。在该示例中，可以“跳过”整个时钟周期的1/第10，以使得由发射机(例如，222)以40Gbps的匹配速率输出数据。在一些情况下，间隙时钟使能逻辑244输出信号，例如跳过信号，以使得跳过/忽略一个或多个时钟节拍(clock tick)。
为了实现输入和映射的输出之间的这种匹配速率，TX时钟发生器246生成经合成时钟信号(TXREF)，用于对来自出口FIFO模块224的读取侧的数据进行时钟控制。控制逻辑248控制源端口和目的地端口的选择，从PPM检测器模块242接收PPM速率，并例如使用I2C控制器集成与TX时钟发生器246进行通信。因此，控制逻辑248可以例如基于用户定义的映射经由多路复用器230选择源端口210-1至210-N中的一个以建立到目的地端口220的连接，然后向TX时钟发生器246传递所选择的源端口的检测到的PPM速率。如上所述，PPM速率相对于参考LO 241和经恢复时钟之间的差异。然后，TX时钟发生器246可以基于相对于本地振荡器信号的PPM差异来调整或以其他方式微调该经合成时钟(TXREF)，该本地振荡器信号用于时钟控制数据进入出口FIFO模块224。因此，经合成时钟信号(TXREF)匹配连接到出口端口的所选择的入口端口的经恢复时钟频率，并且每个入口端口可以具有由TX时钟发生器246生成并且在连接的出口端口处用作发射参考的其自身的经合成时钟信号。因此，整个交叉连接***200的时钟可以是透明的，使得满足以下等式：经恢复时钟＝间隙本地振荡器＝TXREF。
图3-图5示出了用于具有透明时钟的交叉连接装置或***的实施例的OTN应用。在这些实施例中，交叉连接***装置或***是基于电开关的光交叉连接(OXC)。
参考图3和图4，根据本文描述的实施例的具有透明时钟的交叉连接装置或***可以用作聚合器和/或ADM。在所示实施例中，***302包括至少一个ODUk交叉连接装置300，其包括：多个快速端口310a，包括成对的入口端口和出口端口；以及多个分插端口310b，包括成对的入口端口和出口端口。一个或多个复用转发器(MXP)350连接到一组或多组快速端口310a。一个或多个转发器(例如转发器360和多模转发器370)连接到一个或多个分插端口310b。在所示实施例中，ODUk交叉连接装置300是400G交叉连接，其提供20OTU2×20OTU2连接；然而，其他实施例也在本公开的范围内。
参考图5，根据本文描述的实施例的具有透明时钟的交叉连接***可用于提供升级到较高数据速率(例如，从10G到100G)的ROADM***。在所示实施例中，光学网络401包括耦接到路由器470的ROADM 46 0。为了升级到100G，具有光交叉连接400的光学服务传送平台(OSTP)402耦接在ROADM 460和路由器470之间。
因此，具有透明时钟的交叉连接装置或***能够处理多个时钟域而无需复用经恢复时钟信号并且利用有限的时钟资源(例如，在FPGA实现中)。这有利地最小化了组件总数以实现灵活的端***叉连接，这降低了部件故障的可能性并且减小了交叉连接电路的总物理占用面积以实现高密度实现。例如，在高数据速率OTN应用中，基于电开关的光交叉连接(OXC)可能是有用的。
根据本公开的一个方面，提供了一种装置。所述装置包括：多个源端口，用于从源接收数据信号并从所述数据信号中恢复时钟信号；多个目的地端口，用于向目的地发射数据信号；多个多路复用器，耦接在所述源端口与所述目的地端口之间，所述多路复用器被配置为从所述源端口中所选择的一个源端口向所述目的地端口中所选择的一个目的地端口选择性地传递所述数据信号；以及透明时钟控制***，被配置为生成经合成时钟信号，所述经合成时钟信号被调整为匹配所述源端口中所选择的源端口的经恢复时钟信号，并被配置为对来自所述目的地端口中所选择的目的地端口的数据进行时钟控制，而不对所述经恢复时钟信号进行复用。
根据本公开的另一方面，公开了一种装置。所述装置包括：多个源端口，用于接收数据信号和恢复时钟信号，所述源端口中的每个源端口被配置为时钟控制经恢复数据进入入口FIFO模块；至少一个目的地端口，用于发射数据信号，所述至少一个目的地端口被配置为时钟控制数据输出出口FIFO模块；至少一个多路复用器，耦接在所述源端口与所述至少一个目的地端口之间，所述至少一个多路复用器被配置为将自所述多个源端口的多个数据路径多路复用到至所述至少一个目的地端口的单个数据路径，并且选择所述源端口中的一个源端口连接到所述目的地端口；本地振荡器，比所述经恢复时钟信号运行得更快，用于时钟控制数据进入所述出口FIFO模块；百万分率(PPM)检测器模块，被配置为检测所选择的经恢复时钟信号的PPM速率；间隙时钟使能逻辑，被配置为响应于对应的所选择的经恢复时钟信号的数据速率，调整所述出口FIFO模块的写入时钟；时钟发生器，被配置为响应于所选择的经恢复时钟信号的检测到的PPM速率，生成用于所述至少一个目的地端口的经合成时钟信号；以及控制逻辑，被实现为处理器或有限状态机，所述控制逻辑耦接到所述PPM检测器模块、所述多路复用器和所述时钟发生器，所述控制逻辑被配置为经由所述多路复用器控制对所述源端口的选择并接收所述PPM速率并向所述时钟发生器传递对应的所选择的经恢复时钟信号的所述PPM速率。
根据本公开的另一方面，公开了一种***。所述***包括：至少一个ODUk交叉连接装置，包括：多个OTU快速端口，包括成对的入口端口和出口端口；多个OTU分插端口，包括成对的入口端口和出口端口；在入口端口与出口端口之间的多个多路复用器，所述多路复用器被配置为从所述入口端口中的任何一个入口端口向所述出口端口中的任何一个出口端口选择性地传递数据信号；以及透明时钟控制***，被配置为生成经合成时钟信号，所述经合成时钟信号被调整为匹配所述入口端口中所选择的入口端口的经恢复时钟信号，并被配置为对来自所述出口端口中所选择的出口端口的数据进行时钟控制，而不复用所述经恢复时钟信号；至少第一复用转发器，耦接到至少第一组快速端口；以及至少一个转发器，耦接到至少一个分插端口。
根据本公开的另一方面，公开了一种***。所述***包括：光服务传送平台(OSTP)，被配置为耦接到可重新配置的光分插复用器(ROADM)并且被配置为耦接到路由器；以及光交叉连接装置，包括：多个入口端口和多个出口端口；在客户端接口的入口端口与出口端口之间的多个多路复用器，所述多路复用器被配置为从所述入口端口中的任何一个入口端口向所述出口端口中的任何一个出口端口选择性地传递数据信号；以及透明时钟控制***，被配置为生成经合成时钟信号，所述经合成时钟信号被调整为匹配所述入口端口中所选择的入口端口的经恢复时钟信号，并被配置为对来自所述出口端口中所选择的出口端口的数据进行时钟控制，而不对所述经恢复时钟信号进行复用。
尽管本文描述了本公开的原理，然而本领域技术人员应理解这种描述仅是示例性地，而不是为了限制本公开的范围。除了本文所示和所述的示例性实施例之外，其他实施例也包括在本公开的范围内。本领域技术人员可以在本公开的范围内进行各种修改和替换，其中通过所附权利要求来限定本发明的范围。

Claims (16)

1.一种装置，包括：
多个源端口，用于从源接收数据信号并从所述数据信号中恢复时钟信号；
多个目的地端口，用于向目的地发射数据信号；
多个多路复用器，耦接在所述源端口与所述目的地端口之间，所述多路复用器被配置为选择性地从所述源端口中所选择的一个源端口向所述目的地端口中所选择的一个目的地端口传递所述数据信号；以及
透明时钟控制***，被配置为生成经合成的时钟信号，所述经合成的时钟信号被调整为匹配针对所述源端口中所选择的源端口的经恢复时钟信号，并被配置为对来自所述目的地端口中所选择的目的地端口的数据进行时钟控制，而不对所述经恢复的时钟信号进行复用。
2.根据权利要求1所述的装置，其中所述源端口中的每个源端口包括：接收机，被配置为接收源数据信号并从所述源数据信号恢复数据和经恢复的时钟信号；以及入口FIFO模块，被配置为接收使用所述经恢复时钟信号进行时钟控制的数据，并且其中所述目的地端口中的每个目的地端口包括出口FIFO模块，被配置为从所述多路复用器接收数据；以及发射机，被配置为发射目的地数据信号，所述目的地数据信号包括从所述出口FIFO模块读出并使用经合成的时钟信号进行时钟控制的数据。
3.根据权利要求2所述的装置，其中所述透明时钟控制***包括：
本地振荡器，比所述经恢复时钟信号运行得更快，用于时钟控制数据进入所述目的地端口中的每个目的地端口的所述出口FIFO模块；
百万分率(PPM)检测器模块，被配置为检测所述经恢复时钟信号的PPM速率；
间隙时钟使能逻辑，被配置为响应于对应的所选择的经恢复时钟信号的数据速率，调整所述目的地端口中的每个目的地端口的所述出口FIFO模块的写入时钟；以及
时钟发生器，被配置为响应于所选择的经恢复时钟信号的检测到的PPM速率，生成用于所述目的地端口的所述经合成时钟信号。
4.根据权利要求3所述的装置，还包括控制逻辑，耦接到所述PPM检测器、所述多路复用器和所述时钟发生器，其中所述控制逻辑被配置为经由所述多路复用器选择目的地端口、选择与所选择的源端口相对应的PPM速率并且向所述时钟发生器提供所述PPM速率，所述控制逻辑是处理器或有限状态机。
5.根据权利要求5所述的装置，其中所述处理器经由I2C控制器集成与所述时钟发生器进行通信。
6.根据权利要求4所述的装置，其中所述控制逻辑是有限状态机。
7.根据权利要求1所述的装置，其中所述源端口包括40个源端口，并且所述源端口中的每个源端口被配置为以10G数据速率接收数据。
8.一种装置，包括：
多个源端口，用于接收数据信号和恢复时钟信号，所述源端口中的每个源端口被配置为时钟控制经恢复数据进入入口FIFO模块；
至少一个目的地端口，用于发射数据信号，所述至少一个目的地端口被配置为时钟控制出口FIFO模块的数据输出；
至少一个多路复用器，耦接在所述源端口与所述至少一个目的地端口之间，所述至少一个多路复用器被配置为将自所述多个源端口的多个数据路径多路复用到至所述至少一个目的地端口的单个数据路径，并且选择所述源端口中的一个源端口连接到所述目的地端口；
本地振荡器，比所述经恢复时钟信号运行得更快，用于时钟控制数据进入所述出口FIFO模块；
百万分率(PPM)检测器模块，被配置为检测所选择的经恢复时钟信号的PPM速率；
间隙时钟使能逻辑，被配置为响应于对应的所选择的经恢复时钟信号的数据速率，调整所述出口FIFO模块的写入时钟；
时钟发生器，被配置为响应于所选择的经恢复时钟信号的检测到的PPM速率，生成用于所述至少一个目的地端口的经合成时钟信号；以及
控制逻辑，被实现为处理器或有限状态机，所述控制逻辑耦接到所述PPM检测器模块、所述多路复用器和所述时钟发生器，所述控制逻辑被配置为经由所述多路复用器控制对所述源端口的选择、接收所述PPM速率并向所述时钟发生器传递对应的所选择的经恢复时钟信号的所述PPM速率。
9.根据权利要求8所述的装置，其中所述源端口包括40个源端口，并且所述源端口中的每个源端口被配置为接收10G数据信号。
10.根据权利要求8所述的装置，其中所述处理器经由I2C控制器集成与所述时钟发生器进行通信。
11.根据权利要求8所述的装置，其中所述装置被实现为FPGA或SIC。
12.一种***，包括：
至少一个ODUk交叉连接装置，包括：
多个OTU快速端口，包括成对的入口端口和出口端口；
多个OTU分插端口，包括成对的入口端口和出口端口；
在入口端口与出口端口之间的多个多路复用器，所述多路复用器被配置为从所述入口端口中的任何一个入口端口向所述出口端口中的任何一个出口端口选择性地传递数据信号；以及
透明时钟控制***，被配置为生成经合成时钟信号，所述经合成时钟信号被调整为匹配所述入口端口中所选择的入口端口的经恢复时钟信号，并被配置为对来自所述出口端口中所选择的出口端口的数据进行时钟控制，而不对所述经恢复时钟信号进行复用。
至少第一复用转发器，耦接到至少第一组快速端口；以及
至少一个转发器，耦接到至少一个分插端口。
13.根据权利要求12所述的***，其中所述ODUk交叉连接装置是400G ODUk交叉连接装置，提供20 OTU2×20 OTU2连接。
14.根据权利要求12所述的***，还包括耦接到第二组快速端口的第二复用转发器。
15.一种***，包括：
光服务传送平台(OSTP)，被配置为耦接到可重新配置的光分插复用器(ROADM)并且被配置为耦接到路由器；以及
光交叉连接装置，包括：
多个入口端口和多个出口端口；
在客户端接口的入口端口与出口端口之间的多个多路复用器，所述多路复用器被配置为从所述入口端口中的任何一个入口端口向所述出口端口中的任何一个出口端口选择性地传递数据信号；以及
透明时钟控制***，被配置为生成经合成时钟信号，所述经合成时钟信号被调整为匹配所述入口端口中所选择的入口端口的经恢复时钟信号，并被配置为对来自所述出口端口中所选择的出口端口的数据进行时钟控制，而不对所述经恢复时钟信号进行复用。
16.根据权利要求15所述的***，其中所述光交叉连接装置是400G光交叉连接装置，提供20 OTU2×20 OTU2连接。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10298348B2 (en) * 2016-04-01 2019-05-21 Ipg Photonics Corporation Transparent clocking in a cross connect system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7571267B1 (en) * 2006-03-27 2009-08-04 Integrated Device Technology, Inc. Core clock alignment circuits that utilize clock phase learning operations to achieve accurate clocking of data derived from serial data streams having different relative skews
US20110229133A1 (en) * 2010-03-19 2011-09-22 Fujitsu Limited Transmission apparatus and signal transmission method
CN103713591A (zh) * 2012-10-09 2014-04-09 阿尔特拉公司 通过时钟信号速率调整的信号流控制
US20140270033A1 (en) * 2013-03-12 2014-09-18 Microchip Technology Incorporated Method and Apparatus for Clock Recovery

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208672B1 (en) 1996-02-16 2001-03-27 British Telecommunications Public Limited Company Optical pulse source
US5844908A (en) 1996-11-14 1998-12-01 Alcatel Network Systems, Inc. Digital delay system and method for digital cross connect telecommunication systems
AU9399998A (en) * 1997-09-19 1999-04-05 Fujitsu Limited Constant phase crossbar switch
US6728908B1 (en) 1999-11-18 2004-04-27 California Institute Of Technology I2C bus protocol controller with fault tolerance
US6870831B2 (en) 2000-05-04 2005-03-22 Pmc-Sierra, Inc. Flexible, self-aligning time and space switch fabrics
US6781984B1 (en) * 2000-08-30 2004-08-24 Ciena Corporation Techniques and architectures for implementing a data skew equalizer for data alignment in a distributed system
US6965737B1 (en) * 2001-06-21 2005-11-15 Lighthouse Capital Partners Iv, Lp System and method for transporting data
US8274892B2 (en) * 2001-10-09 2012-09-25 Infinera Corporation Universal digital framer architecture for transport of client signals of any client payload and format type
US7243253B1 (en) * 2002-06-21 2007-07-10 Redback Networks Inc. Repeating switching of a cross-connect and a timing source in a network element through the use of a phase adjuster
US7352835B1 (en) * 2003-09-22 2008-04-01 Altera Corporation Clock data recovery circuitry with dynamic support for changing data rates and a dynamically adjustable PPM detector
US7149914B1 (en) * 2003-09-26 2006-12-12 Altera Corporation Clock data recovery circuitry and phase locked loop circuitry with dynamically adjustable bandwidths
US7102446B1 (en) * 2005-02-11 2006-09-05 Silicon Image, Inc. Phase lock loop with coarse control loop having frequency lock detector and device including same
JP2007096822A (ja) * 2005-09-29 2007-04-12 Fujitsu Ltd 信号多重化装置およびそのスタッフ制御方法
US8699886B2 (en) * 2005-11-23 2014-04-15 Ciena Corporation Externally synchronized optical transport network systems and associated methods
CN101232340B (zh) * 2007-01-23 2012-10-03 华为技术有限公司 通信***、方法、发送装置以及接收装置
CN101291179B (zh) * 2007-04-17 2011-03-23 华为技术有限公司 一种光传送网中客户信号传送方法及相关设备
US7602814B2 (en) * 2007-04-30 2009-10-13 Ciena Corporation Systems and methods for mapping and multiplexing wider clock tolerance signals in optical transport network transponders and multiplexers
CN101389146B (zh) 2007-09-13 2011-01-05 华为技术有限公司 光传送网同步交叉调度的方法和装置
US7873073B2 (en) * 2008-02-26 2011-01-18 Ciena Corporation Method and system for synchronous high speed Ethernet GFP mapping over an optical transport network
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
US8081639B2 (en) * 2009-01-27 2011-12-20 Tellabs Operations, Inc. Method and apparatus for supporting client data transport with timing transparency
US8619931B1 (en) * 2009-11-19 2013-12-31 Altera Corporation Multi-purpose phase-locked loop for low cost transceiver
US8542708B1 (en) * 2009-11-30 2013-09-24 Pmc-Sierra Us, Inc. Method and system for transporting constant bit rate clients across a packet interface
US9019997B1 (en) * 2009-11-30 2015-04-28 Pmc-Sierra Us, Inc. Method and system for transporting constant bit rate clients across a packet interface
CN101826920B (zh) * 2010-04-13 2014-01-01 中兴通讯股份有限公司 用于otn设备的交叉容量处理方法和otn设备
CN102255809A (zh) * 2010-05-18 2011-11-23 韩国电子通信研究院 用于在光传输网络中传送分组的方法和设备
US8397096B2 (en) * 2010-05-21 2013-03-12 Altera Corporation Heterogeneous physical media attachment circuitry for integrated circuit devices
JP5834425B2 (ja) * 2011-02-28 2015-12-24 富士通株式会社 クロスコネクトシステム及びクロスコネクト方法
US8666013B1 (en) * 2011-03-22 2014-03-04 Altera Corporation Techniques for clock data recovery
US8412040B2 (en) * 2011-04-04 2013-04-02 Infinera Corporation Method and apparatus for mapping traffic using virtual concatenation
US8494363B2 (en) * 2011-04-21 2013-07-23 Cortina Systems, Inc. Signal format conversion apparatus and methods
US20130004169A1 (en) * 2011-06-30 2013-01-03 Exar Corporation EFFICIENT METHOD TO EXTRACT A LOWER ORDER (LO) OPTICAL CHANNEL DATA UNIT (ODU)j SIGNAL FROM HIGHER ORDER (HO) OPTICAL CHANNEL TRANSPORT UNIT (OTU)k SIGNAL
US9236969B2 (en) * 2011-10-28 2016-01-12 Infinera Corporation Super optical channel data unit signal supported by multiple wavelengths
US9143142B2 (en) * 2012-01-19 2015-09-22 Ciena Corporation Transparent timing of a stratum synchronized ethernet signal using standard optical transport network rates
US10257596B2 (en) 2012-02-13 2019-04-09 Ciena Corporation Systems and methods for managing excess optical capacity and margin in optical networks
US9337934B1 (en) * 2012-11-29 2016-05-10 Clariphy Communications, Inc. Coherent transceiver architecture
CN105308885B (zh) * 2013-06-18 2018-01-23 三菱电机株式会社 光通信用交叉连接装置及其信号处理方法
US8958514B2 (en) 2013-07-12 2015-02-17 IPLight Ltd. Clock recovery in communication of hierarchically encapsulated signals
US9473261B1 (en) * 2013-08-29 2016-10-18 Microsemi Storage Solutions (U.S.), Inc. System and method to achieve datapath latency symmetry through an OTN wrapper
US9362926B2 (en) * 2014-02-19 2016-06-07 Arbiter Systems, Incorporated High-reliability holdover method and topologies
US10298348B2 (en) * 2016-04-01 2019-05-21 Ipg Photonics Corporation Transparent clocking in a cross connect system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7571267B1 (en) * 2006-03-27 2009-08-04 Integrated Device Technology, Inc. Core clock alignment circuits that utilize clock phase learning operations to achieve accurate clocking of data derived from serial data streams having different relative skews
US20110229133A1 (en) * 2010-03-19 2011-09-22 Fujitsu Limited Transmission apparatus and signal transmission method
CN103713591A (zh) * 2012-10-09 2014-04-09 阿尔特拉公司 通过时钟信号速率调整的信号流控制
US20140097877A1 (en) * 2012-10-09 2014-04-10 Gregg William Baeckler Signal flow control through clock signal rate adjustments
US20140270033A1 (en) * 2013-03-12 2014-09-18 Microchip Technology Incorporated Method and Apparatus for Clock Recovery

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