CN109065637B - 一种沟槽肖特基势垒二极管及其制造方法 - Google Patents
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Abstract
一种沟槽肖特基势垒二极管，包括中部的有源区和环绕有源区的截止区，所述有源区自下而上依次设有N型衬底层、N型外延层、栅氧化层、肖特基金属层、阳极金属层、阴极金属层；所述N型外延层上设有若干沟槽和凸台，所述沟槽和凸台横向间隔设置，在凸台的栅氧化层和阳极金属层之间沉积有BPSG缓冲层，在沟槽内填充有磷掺杂导电多晶硅层，所述沟槽深度1.3μm，沟槽宽度0.5μm，沟槽间距1.5μm以及沟槽内氧化物的厚度1000Å。本发明通过控制沟槽的形状、沟槽深度、沟槽间有源区的宽度、沟槽内氧化层的厚度，得到了一种反向漏电低，电压反向阻断能力佳，可靠性好的沟槽肖特基势垒二极管。本发明还公开了一种沟槽肖特基势垒二极管的制造方法，其步骤少，制造成本低。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽肖特基势垒二极管及其制造方法。
背景技术
整流器件作为交流到直流的转换器件，要求单向导通特性，即正向导通时开启电压低，导通电阻小，而反向偏置时阻断电压高，反向漏电小。肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年，由于具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。
肖特基势垒二极管是利用金属与半导体接触形成的金属-半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由低掺杂浓度的N-外延层与顶面沉积的金属层形成肖特基势垒接触面而构成。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性。较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。
然而，传统的平面型肖特基势垒二极管在反向偏压下，镜像力使势垒降低的效应，导致了平面肖特基二极管存在阻断能力差的缺点。沟槽型肖特基二极管是在平面型二极管的基础上，利用了金属-半导体-硅的MOS效应(见说明书附图1)而发明出来的沟槽型MOS肖特基势垒二极管。其主要特点是随着反向电压升高，通过MOS效应，沟槽之间提前夹断，电场强度在到达硅表面之前，降为零，避免在表面击穿，提高了阻断能力。另外，其相对于平面二极管还有着其它不可比拟的优势，主要表现在ESD和抗浪涌电流能力增强，更小的芯片面积，相同的衬底和金属条件下,反向漏电流较低，VF较低等。
发明内容
为了解决现有技术的沟槽肖特基势垒二极管性能与可靠性低，反向漏电大，反向阻断能力差得问题，本发明通过控制沟槽的形状、沟槽深度、沟槽间有源区的宽度、沟槽内氧化层的厚度，提供了一种反向漏电低，电压反向阻断能力佳，可靠性好的沟槽肖特基势垒二极管。
为实现上述目的，本发明所采用的技术方案如下：一种沟槽肖特基势垒二极管，包括中部的有源区和环绕有源区的截止区，所述有源区自下而上依次设有阴极金属层、N型衬底层、N型外延层、栅氧化层、肖特基金属层、阳极金属层；所述N型外延层上设有若干沟槽和凸台，所述沟槽和凸台横向间隔设置，在凸台的栅氧化层和阳极金属层之间沉积有3％B和4％P的BPSG缓冲层，在沟槽内填充有磷掺杂导电多晶硅层，所述沟槽的沟槽深度1.3μm，沟槽宽度0.5μm，沟槽间距1.5μm以及沟槽内氧化物的厚度为
通过控制二极管的沟槽尺寸和沟槽内氧化物的厚度得到了击穿电压为53V、漏电密度为6μA以及正向导通电压为0.44V的理想器件电学参数，参数稳定，性能可靠，适用于大规模生产。
本发明还提供了一种沟槽肖特基势垒二极管的制造方法，包括以下步骤：
S1.在N型衬底层上生长一层轻掺杂的N型外延层；
S2.在上述N型外延层上进行初氧，形成初氧化层；
S3.在上述初氧化层上涂覆光刻胶，对准曝光定义出沟槽图形；
S4.采用干法刻蚀法选择性去除未被光刻胶保护的初氧化层，控制初氧化层厚度小于
以暴露出沟槽图形对应的N型外延层，后除去光刻胶；
S5.采用干法刻蚀法刻蚀暴露的沟槽图形对应的N型外延层，形成沟槽，所述沟槽之间由初氧化层保护的N型外延层形成凸台；
S6.在整个结构中进行预栅，形成预栅氧化层，再进行预栅氧化腐蚀；S7.在整个结构中进行栅氧化，形成栅氧化层；
S8.在整个结构中进行多晶硅淀积形成多晶硅层；
S9.在整个结构中进行多硅磷掺杂，热退火后形成导电多晶硅层，再对凸台部位的导电多晶硅层进行回刻，将氧化层上部的栅氧化层和多晶硅层全部去除掉，同时使沟槽内的导电多晶硅层的顶面与凸台的顶面齐平；
S10.在凸台上淀积3％B和4％P的BPSG形成缓冲层；
S11.在整个结构的表面涂覆光刻胶，采用干法刻蚀与湿法刻蚀结合的方法，对准曝光进行接触孔光刻保留沟槽最***的四周，将沟槽之间有源区的氧化层全部刻蚀；
S12.在沟槽区采用溅射的方法溅射形成肖特基势垒金属层，所述肖特基势垒金属层为钛金属层；
S13.在整个结构的表面沉积阳极金属层，所述阳极金属层为Al/Si/Cu金属层，厚度为4μm；进行涂胶，金属光刻腐蚀，控制阳极金属层厚度为2.8μm；
S14.采用研磨单晶硅衬底底面的方法进行衬底减薄处理，并在单晶硅衬底的底面沉积阴极金属层，得到沟槽肖特基势垒二极管，所述阴极金属层为Ti/Ni/Ag金属层。
作为优选，在步骤S2中，所述初氧化层的厚度为
作为优选，在步骤S5中，所述沟槽深度为1.3μm，沟槽宽度为0.5μm，以及沟槽之间有源区的宽度为1.5μm；控制沟槽深度为1.3μm，是由于器件的击穿电压特性曲线随沟槽深度的增加呈“s”型变化，在沟槽深度比较小时器件的击穿电压增加比较慢，然后会快速增加，但是当沟槽深度比较深时器件的击穿电压的增幅又逐渐减小，且肖特基结表面靠近沟槽的位置处的电场强度值随着沟槽深度的增加而减小，所以，漏电流会随着沟槽深度的增加而减小，但是在沟槽深度达到一定的值时减小的幅度就会变小，这主要是表面电场强度值降低的幅度也减小了。然后，对于正向导通电压因为沟槽深度的增加，器件的寄生电阻会增加，所以器件的正向导通电压会有所增加。综上所述，我们在设计器件时要同时充分考虑这三个关键参数的变化，控制沟槽深度为1.3μm；控制沟槽间宽度为1.5μm，是因为沟槽之间间距的增加，器件的击穿电压会先增加后，然后基本保持不变，最后在沟槽之间间距比较大时，就会随着间距的增加而减小。但是，同样，作为肖特基，我们不仅需要关心其击穿电压，同时也不能忽视反向漏电流和正向导通电压，漏电是随着器件的沟槽之间的间距的增加而增加，对于正向导通电压，最大的影响因素就是器件的有效肖特基结面积，而随着器件的沟槽间间距的增加，器件的有效肖特基结面积占器件总面积的比例也是增加的，所以随着沟槽间距的增加，器件的正向导通电压是减小的。
综上所述，沟槽间宽度对器件的击穿电压的影响不是单调的，要充分考虑器件的击穿电压、漏电流密度及正向导通电压，选择出最符合应用需求的选择；控制沟槽氧化层厚度为
是因为随着沟槽中氧化层厚度的增加，器件的击穿电压会先增加后减小，本发明通过大量的实验研究，最终控制沟槽氧化层厚度为
沟槽的宽度为0.5μm，这在现有的沟槽刻蚀工艺当中处于领先地位。
作为优选，步骤S7中，所述栅氧化层的厚度为
作为优选，步骤S8中，所述多晶硅层的厚度为
与现有技术相比，本发明具有以下有益效果：本发明通过大量实验，控制沟槽肖特基势垒二极管的沟槽深度1.3μm，沟槽宽度0.5μm，沟槽间距1.5μm以及沟槽内氧化物的厚度
得到了理想的击穿电压53V，漏电密度6μA，及正向导通电压0.44V等器件电学参数，参数稳定，性能可靠，反向漏电低，电压反向阻断能力佳，可靠性好的沟槽肖特基势垒二极管，适用于大规模生产。本发明沟槽肖特基势垒二极管的制备方法，在进行栅氧化之前先进行预栅氧化和将预栅氧化腐蚀，这样得到的沟槽形状规整，底面圆滑，为沟槽肖特基优异的电学性能打下坚实的基础。这层薄层将是栅极与通道之间的绝缘体，称为氧化栅以便与原先生长的较厚的氧化场有所区别。集成电路的特征尺寸减小，栅氧化层的厚度也要按比例减薄，这主要是为了防止短沟效应。如沟道长度不断减小，而厚度没有按比例减薄，必然会导致阈值电压不稳定。
附图说明
图1是沟槽肖特基势垒二极管结构示意截面。
其中，1、衬底层；2、外延层；3、栅氧化层；4、肖特基势垒金属层；5、阳极金属层；6、阴极金属层；7、缓冲层；8、导电多晶硅层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
为便于本领域技术人员理解本发明技术方案，现结合说明书附图对本发明方案作进一步详细描述。
如图1所示，一种沟槽肖特基势垒二极管，包括中部的有源区和环绕有源区的截止区，所述有源区自下而上依次设有阴极金属层、6N型衬底层1、N型外延层2、栅氧化层3、肖特基金属层4、阳极金属层5；所述N型外延层2上设有若干沟槽和凸台，所述沟槽和凸台横向间隔设置，在凸台的栅氧化层3和阳极金属层5之间沉积有3％B和4％P的BPSG缓冲层7，在沟槽内填充有磷掺杂导电多晶硅层8，沟槽深度为1.3μm，沟槽宽度为0.5μm，沟槽间距为1.5μm以及沟槽内氧化物的厚度为
一种沟槽肖特基势垒二极管的制造方法，包括以下步骤：
步骤S1，在N型衬底层1上生长一层轻掺杂的N型外延层2，该N型外延层的厚度为4.3μm；
步骤S2，在上述N型外延层上进行初步氧化，形成初氧化层，控制氧化层的厚度为
目的是便于后续曝光沟槽图形；
步骤S3，在上述初氧化层上涂覆光刻胶，对准涂胶初氧化层曝光定义出沟槽图形；
步骤S4，采用干法刻蚀法选择性去除未被光刻胶保护的初氧化层，控制初氧化层厚度小于
以暴露出沟槽图形对应的N型外延层，后除去光刻胶；
步骤5，采用干法刻蚀法刻蚀暴露的沟槽图形对应的N型外延层，形成规律排列的沟槽，所述沟槽之间由氧化层保护的N型外延层形成凸台；步骤S6，在整个结构中进行预栅，形成预栅氧化层，控制预栅氧化层的厚度为
再进行预栅氧化腐蚀，控制预栅氧化层的厚度小于
这样得到的沟槽形状规整，底面圆滑，为沟槽肖特基优异的电学性能打下坚实的基础；
步骤S7，在整个结构中进行栅氧化，形成栅氧化层，控制氧化层的厚度为
步骤S8，在整个结构中进行多晶硅淀积形成多晶硅层，控制多晶硅层厚度为
步骤S9，在整个结构中进行多晶硅磷掺杂，热退火后形成导电多晶硅层，再进行导电多晶硅层回刻，使沟槽内的导电多晶硅层的顶面与凸台的顶面齐平；
步骤S10，在凸台上淀积3％B和4％P的BPSG形成缓冲层；
步骤S11，在整个结构的表面涂覆光刻胶，采用干法刻蚀与湿法刻蚀结合的方法，对准曝光进行接触孔光刻保留沟槽最***的四周，将沟槽之间有源区的氧化层全部刻蚀，控制氧化层的厚度小于
步骤S12，在沟槽区采用溅射的方法溅射形成肖特基势垒金属层，所述肖特基势垒金属层为钛金属层，控制其厚度为
并在750℃下退火30s；
步骤S13，在整个结构的表面沉积阳极金属层，所述阳极金属层为Al/Si/Cu金属层，厚度为4μm；进行涂胶，对阳极金属层光刻腐蚀，控制阳极金属层厚度为2.8μm；
步骤S14，采用研磨单晶硅衬底底面的方法进行衬底减薄处理，并在单晶硅衬底的底面沉积阴极金属层，得到沟槽肖特基势垒二极管，所述阴极金属层为Ti/Ni/Ag金属层。
步骤S2中，所述氧化层的厚度为
步骤S5中，所述沟槽深度为1.3μm，沟槽宽度为0.5μm，以及沟槽之间有源区的宽度为1.5μm。
步骤S9中，所述栅氧化层的厚度为
步骤S8中，所述多晶硅层的厚度为
步骤S10中，所述缓冲层的厚度为
以上所述，仅是对本发明的较佳实施例而已，并非是对本发明做其他形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是，凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。
Claims (5)
1.一种沟槽肖特基势垒二极管的制造方法，所述沟槽肖特基势垒二极管，包括中部的有源区和环绕有源区的截止区，所述有源区自下而上依次设有阴极金属层(6)、N型衬底层(1)、N型外延层(2)、栅氧化层(3)、肖特基金属层(4)、阳极金属层(5)；所述N型外延层(2)上设有若干沟槽和凸台，所述沟槽和凸台横向间隔设置，在凸台的栅氧化层(3)和阳极金属层(5)之间沉积有3％B和4％P的BPSG缓冲层(7)，在沟槽内填充有磷掺杂导电多晶硅层(8)，其特征在于：沟槽深度为1.3μm，沟槽宽度为0.5μm，沟槽间距为1.5μm以及沟槽内氧化物的厚度为
其特征在于，包括以下步骤：
S1.在N型衬底层上生长一层轻掺杂的N型外延层；
S2.在上述N型外延层上进行初氧，形成氧化层；
S3.在上述氧化层上涂覆光刻胶，对准曝光定义出沟槽图形；
S4.采用干法刻蚀法选择性去除未被光刻胶保护的氧化层，控制氧化层厚度小于
以暴露出沟槽图形对应的N型外延层，后除去光刻胶；
S5.采用干法刻蚀法刻蚀暴露的沟槽图形对应的N型外延层，形成沟槽，所述沟槽之间由氧化层保护的N型外延层形成凸台；
S6.在整个结构中进行预栅，形成预栅氧化层，再进行预栅氧化腐蚀；
S7.在整个结构中进行栅氧化，形成栅氧化层；
S8.在整个结构中进行多晶硅淀积形成多晶硅层；
S9.在整个结构中进行多晶硅磷掺杂，热退火后形成导电多晶硅层，再对凸台部位的导电多晶硅层进行回刻，使沟槽内的导电多晶硅层的顶面与凸台的顶面齐平；
S10.在凸台上淀积3％B和4％P的BPSG形成缓冲层；
S11.在整个结构的表面涂覆光刻胶，采用干法刻蚀与湿法刻蚀结合的方法，对准曝光进行接触孔光刻保留沟槽最***的四周，将沟槽之间有源区的氧化层全部刻蚀；
S12.在沟槽区采用溅射的方法溅射形成肖特基势垒金属层，所述肖特基势垒金属层为钛金属层；
S13.在整个结构的表面沉积阳极金属层，所述阳极金属层为Al/Si/Cu金属层，厚度为4μm；进行涂胶，金属光刻腐蚀，控制阳极金属层厚度为2.8μm；
S14.采用研磨单晶硅衬底底面的方法进行衬底减薄处理，并在单晶硅衬底的底面沉积阴极金属层，得到沟槽肖特基势垒二极管，所述阴极金属层为Ti/Ni/Ag金属层。
2.根据权利要求1 所述的沟槽肖特基势垒二极管的制造方法，其特征在于：在步骤S2中，所述氧化层的厚度为
3.根据权利要求1所述的沟槽肖特基势垒二极管的制造方法，其特征在于：在步骤S5中，所述沟槽深度为1.3μm，沟槽宽度为0.5μm，以及沟槽之间有源区的宽度为1.5μm。
4.根据权利要求1所述的沟槽肖特基势垒二极管的制造方法，其特征在于：在步骤S7中，所述栅氧化层的厚度为
5.根据权利要求1所述的沟槽肖特基势垒二极管的制造方法，其特征在于：在步骤S8中，所述多晶硅层的厚度为
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