CN109712990A - 一种三维存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种三维存储器及其制备方法。其中，所述存储器包括：半导体衬底；绝缘层，位于所述半导体衬底上；堆叠结构，位于所述绝缘层上；沟道通孔，贯穿所述堆叠结构以及所述绝缘层，暴露所述半导体衬底的上表面；其中，所述绝缘层用于在采用第一刻蚀工艺刻蚀出贯穿所述堆叠结构的部分所述沟道通孔时作为所述第一刻蚀工艺的刻蚀阻挡层。
Description
技术领域
本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
在三维存储器的内部结构中，控制电荷存储功能的存储器层，以及作为存储区沟道的沟道层均位于沟道通孔(Chanel Hole，CH)内；不仅如此，沟道通孔内还具有作为下选择管沟道的外延层(SEG)；在沟道通孔形成后，存储器层以及沟道层形成前，所述SEG通过外延生长工艺形成在沟道通孔内的半导体衬底的表面上。
所述沟道通孔通常采用刻蚀工艺形成，并且在一步工序中直接暴露出半导体衬底。然而，形成沟道通孔后，在沟道通孔内，尤其是在暴露的半导体衬底的表面上，往往会产生大量刻蚀残留物，即使通过清洗，这些刻蚀残留物仍然难以去除干净；从而对后续在半导体衬底的表面生长的SEG产生不利影响，最终影响三维存储器的编写阻值以及其他工作性能。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器，包括：
半导体衬底；
绝缘层，位于所述半导体衬底上；
堆叠结构，位于所述绝缘层上；
沟道通孔，贯穿所述堆叠结构以及所述绝缘层，暴露所述半导体衬底的上表面；
其中，所述绝缘层用于在采用第一刻蚀工艺刻蚀出贯穿所述堆叠结构的部分所述沟道通孔时作为所述第一刻蚀工艺的刻蚀阻挡层。
上述方案中，所述绝缘层的材料包括氧化铝。
上述方案中，所述堆叠结构包括交替堆叠的所述栅极层和介质层。
上述方案中，还包括外延层，
所述外延层位于所述沟道通孔内的所述半导体衬底上，所述外延层的下表面与所述半导体衬底的上表面共面。
本发明实施例还提供了一种三维存储器的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上依次形成绝缘层以及叠层结构；
采用第一刻蚀工艺刻蚀所述叠层结构，其中，所述绝缘层作为所述第一刻蚀工艺的刻蚀阻挡层，使得所述第一刻蚀工艺停止在所述绝缘层处；
采用第二刻蚀工艺刻蚀所述绝缘层，暴露所述半导体衬底的上表面，形成贯穿所述叠层结构以及所述绝缘层的沟道通孔。
上述方案中，所述绝缘层的材料包括氧化铝。
上述方案中，所述叠层结构包括牺牲层和介质层。
上述方案中，所述第一刻蚀工艺为干法刻蚀工艺；所述第二刻蚀工艺为湿法刻蚀工艺。
上述方案中，所述方法还包括：在所述采用第一刻蚀工艺刻蚀所述叠层结构后，
去除所述第一刻蚀工艺刻蚀的残留物。
上述方案中，所述方法还包括：在形成所述沟道通孔后，
在所述沟道通孔内的所述半导体衬底上形成外延层，所述外延层的下表面与所述半导体衬底的上表面共面。
本发明实施例所提供的三维存储器及其制备方法，包括：半导体衬底；绝缘层，位于所述半导体衬底上；堆叠结构，位于所述绝缘层上；沟道通孔，贯穿所述堆叠结构以及所述绝缘层，暴露所述半导体衬底的上表面；其中，所述绝缘层用于在采用第一刻蚀工艺刻蚀出贯穿所述堆叠结构的部分所述沟道通孔时作为所述第一刻蚀工艺的刻蚀阻挡层。如此，由于所述绝缘层的存在，使得所述第一刻蚀工艺停止在所述绝缘层处，所述半导体衬底在第一刻蚀工艺中未被暴露，从而不会在半导体衬底的表面残留刻蚀工艺的残留物，最终使得暴露的半导体衬底表面洁净，有利于后续结构的形成，保障了三维存储器的工作性能。
附图说明
图1为相关技术中三维存储器沟道通孔的结构剖面示意图；
图2为相关技术中在三维存储器沟道通孔内形成SEG过程的局部结构放大剖面示意图；
图3为本发明实施例提供的三维存储器的制备方法的流程示意图；
图4至图7为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图；
图8为本发明实施例提供的三维存储器的结构剖面示意图。
附图标记说明：
10、20-半导体衬底；
11、21-绝缘层；
12、22-叠层结构；121、221-第一材料层/牺牲层；122、222-第二材料层/介质层；223-消耗层；
23-沟道结构；
22'-堆叠结构；
24-栅极层。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了相关技术中三维存储器沟道通孔CH的结构剖面示意图。其中，所述结构可以包括：半导体衬底10；绝缘层11，形成在所述半导体衬底10上；叠层结构12，形成在所述绝缘层11上；沟道通孔CH，通过刻蚀所述叠层结构12以及所述绝缘层11而形成；所述沟道通孔CH贯穿所述叠层结构12以及所述绝缘层11，并且延伸至所述半导体衬底10的上表面以下。所述叠层结构12例如为NO叠层，即包括材料为氮化硅的牺牲层121以及材料为氧化硅的介质层122；所述绝缘层11例如为氧化硅层；此时，由于绝缘层的材料为所述叠层结构的材料中的一种，在刻蚀过程中，所述绝缘层的刻蚀速率与所述叠层结构的刻蚀速率相近；因此，在刻蚀形成沟道通孔CH的过程中，通常在一步工序中可以直接贯穿叠层结构以及绝缘层。
图2示出了相关技术中在三维存储器沟道通孔内形成SEG过程的局部结构放大剖面示意图。其中，如左图所示，刻蚀形成所述沟道通孔CH后，在沟道通孔CH内，尤其是在暴露的半导体衬底10的表面上，往往会产生大量刻蚀残留物。接下来，请参考中图，通过清洗去除所述残留物，但是仍有残留物未被清洗干净，贴附在半导体衬底10的表面。最后，请参考右图，通过外延生长工艺在沟道通孔CH内的半导体衬底10的表面上形成外延层SEG。可以理解地，在残留物存在的位置处，由于半导体衬底10表面无法外延生长，从而使得SEG内部产生空洞(Void)。图2中，图(a)示出了在半导体衬底10单侧内壁表面形成Void的情况，此时将影响SEG阻值；更为严重的情况如图(b)所示，由于残留物较多，产生的Void较大，使得SEG内部产生了断层，此时可能导致三维存储器无法正常工作。
基于此，本发明实施例提供了一种三维存储器的制备方法；具体请参见附图3。所述方法包括：
步骤101、提供半导体衬底，在所述半导体衬底上依次形成绝缘层以及叠层结构；
步骤102、采用第一刻蚀工艺刻蚀所述叠层结构，其中，所述绝缘层作为所述第一刻蚀工艺的刻蚀阻挡层，使得所述第一刻蚀工艺停止在所述绝缘层处；
步骤103、采用第二刻蚀工艺刻蚀所述绝缘层，暴露所述半导体衬底的上表面，形成贯穿所述叠层结构以及所述绝缘层的沟道通孔。
下面结合图4至图7中三维存储器的制备过程中的器件结构剖面示意图，对本发明再作进一步详细的说明。
首先，请参考图4。在步骤101中，提供半导体衬底20，在所述半导体衬底20上依次形成绝缘层21以及叠层结构22。
在一实施例中，所述半导体衬底20可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在一实施例中，所述叠层结构22可以由第一材料层221和第二材料层222交替堆叠而形成。这里，所述第一材料层221可以为牺牲层，例如可以由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成。第二材料层222可以为介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质层。本实施例中，第一材料层221可以由SiN形成，第二材料层222可以由SiO2形成，从而形成的叠层结构22包括氮化硅-氧化硅叠层。第一材料层和第二材料层可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，第一材料层和第二材料层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在另一实施例中，所述叠层结构22还可以包括消耗层223，所述消耗层223位于所述叠层结构22的顶部区域。所述消耗层223用于在后续对叠层结构22进行刻蚀处理时，保护第一材料层221和第二材料层222不受损伤；所述消耗层223的材料可以包括SiON或SiO2。
接下来，请参考图5。执行步骤102，采用第一刻蚀工艺刻蚀所述叠层结构22，其中，所述绝缘层21作为所述第一刻蚀工艺的刻蚀阻挡层，使得所述第一刻蚀工艺停止在所述绝缘层21处。
可以理解地，所述绝缘层21的材料选自在第一刻蚀工艺下与所述叠层结构22具有较大刻蚀选择比的材料。在一具体实施例中，所述绝缘层21的材料包括氧化铝；或者，所述绝缘层21为氧化铝层。
在一实施例中，所述第一刻蚀工艺可以为干法刻蚀工艺。所述第一刻蚀工艺后，在所述CH内所述半导体衬底20上的刻蚀残留物可以包括有机物。
在一实施例中，所述方法还包括：在所述采用第一刻蚀工艺刻蚀所述叠层结构22后，去除所述第一刻蚀工艺刻蚀的残留物。
接下来，请参考图6。执行步骤103，采用第二刻蚀工艺刻蚀所述绝缘层21，暴露所述半导体衬底20的上表面，形成贯穿所述叠层结构22以及所述绝缘层21的沟道通孔CH。
在一实施例中，所述第二刻蚀工艺可以为湿法刻蚀工艺。通过湿法刻蚀工艺可以较为容易地去除绝缘层材料，并且，湿法刻蚀液可以容易地从CH中清洗去除。
在一实施例中，所述湿法刻蚀工艺中使用的刻蚀液包括硫酸。
值得注意的是，在采用第二刻蚀工艺刻蚀所述绝缘层21时，可以选用能够刻蚀绝缘层材料，并且不会损坏半导体衬底20材料的刻蚀工艺；从而，第二刻蚀工艺刻蚀可以停止在所述半导体衬底20的上表面。
接下来，请参考图7。在一实施例中，所述方法还包括：在形成所述沟道通孔CH后，在所述沟道通孔CH内的所述半导体衬底20上形成外延层SEG，所述外延层SEG的下表面与所述半导体衬底20的上表面共面。
可以理解地，由于半导体衬底20的上表面洁净，在其上形成外延层SEG时，所述外延层SEG可以很好地生长，避免了外延层SEG内void的产生，保障了三维存储器的工作性能。
所述方法还可以包括：在所述沟道通孔CH内形成沟道结构23；所述沟道结构23可以包括存储器层以及沟道层等结构。此外，本发明实施例提供的三维存储器的制备方法还可以包括：将叠层结构22中的牺牲层221置换为栅极层24，形成了由栅极层24和介质层222交替组层的堆叠结构22'。如此，形成的器件结构如图8所示。
本发明实施例还提供了一种三维存储器；具体请参见图8。所述三维存储器，包括：
半导体衬底20；
绝缘层21，位于所述半导体衬底20上；
堆叠结构22'，位于所述绝缘层21上；
沟道通孔CH，贯穿所述堆叠结构22'以及所述绝缘层21，暴露所述半导体衬底20的上表面；
其中，所述绝缘层21用于在采用第一刻蚀工艺刻蚀出贯穿所述堆叠结构22'的部分所述沟道通孔CH时作为所述第一刻蚀工艺的刻蚀阻挡层。
需要说明的是，本发明实施例提供的三维存储器与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合，这里不再赘述。
但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种三维存储器，其特征在于，包括：
半导体衬底；
绝缘层，位于所述半导体衬底上；
堆叠结构，位于所述绝缘层上；
沟道通孔，贯穿所述堆叠结构以及所述绝缘层，暴露所述半导体衬底的上表面；
其中，所述绝缘层用于在采用第一刻蚀工艺刻蚀出贯穿所述堆叠结构的部分所述沟道通孔时作为所述第一刻蚀工艺的刻蚀阻挡层。
2.根据权利要求1所述的三维存储器，其特征在于，所述绝缘层的材料包括氧化铝。
3.根据权利要求1所述的三维存储器，其特征在于，所述堆叠结构包括交替堆叠的所述栅极层和介质层。
4.根据权利要求1所述的三维存储器，其特征在于，还包括外延层，
所述外延层位于所述沟道通孔内的所述半导体衬底上，所述外延层的下表面与所述半导体衬底的上表面共面。
5.一种三维存储器的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上依次形成绝缘层以及叠层结构；
采用第一刻蚀工艺刻蚀所述叠层结构，其中，所述绝缘层作为所述第一刻蚀工艺的刻蚀阻挡层，使得所述第一刻蚀工艺停止在所述绝缘层处；
采用第二刻蚀工艺刻蚀所述绝缘层，暴露所述半导体衬底的上表面，形成贯穿所述叠层结构以及所述绝缘层的沟道通孔。
6.根据权利要求5所述的方法，其特征在于，所述绝缘层的材料包括氧化铝。
7.根据权利要求5所述的方法，其特征在于，所述叠层结构包括牺牲层和介质层。
8.根据权利要求5所述的方法，其特征在于，所述第一刻蚀工艺为干法刻蚀工艺；所述第二刻蚀工艺为湿法刻蚀工艺。
9.根据权利要求5所述的方法，其特征在于，所述方法还包括：在所述采用第一刻蚀工艺刻蚀所述叠层结构后，
去除所述第一刻蚀工艺刻蚀的残留物。
10.根据权利要求5所述的方法，其特征在于，所述方法还包括：在形成所述沟道通孔后，
在所述沟道通孔内的所述半导体衬底上形成外延层，所述外延层的下表面与所述半导体衬底的上表面共面。
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