CN108873514A - 阵列基板及其制作方法 - Google Patents
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Links
- 239000000758 substrate Substances 0.000 title claims abstract description 79
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 124
- 239000002184 metal Substances 0.000 claims abstract description 124
- 238000002161 passivation Methods 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims description 59
- 239000000463 material Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000003287 optical effect Effects 0.000 claims description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract description 198
- 239000003990 capacitor Substances 0.000 abstract description 25
- 239000011229 interlayer Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000005611 electricity Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Abstract
本发明提供一种阵列基板及其制作方法。所述阵列基板包括：衬底基板、设于衬底基板上的第一金属层、设于第一金属层及衬底基板的第一绝缘层、设于第一绝缘层上的第二金属层、覆盖第一绝缘层及第二金属层的钝化层以及设于钝化层上的第三金属层；衬底基板包括显示区以及位于显示区***的GOA区；在GOA区内，第一金属层包括第一栅极，第二金属层包括间隔设置的第一源极和第一漏极，第三金属层包括辅助电极，第一栅极与第一漏极至少部分重叠，辅助电极与第一漏极至少部分重叠，辅助电极通过贯穿钝化层和第一绝缘层的第一过孔与第一栅极电性连接，通过第一栅极、第一漏极及辅助电极共同形成一夹层电容来作为GOA电路的升压电容，能够减少GOA电路的升压电容的面积。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
主动式液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板(Integrated Circuit，IC)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术(Gate Driver on Array)即集成在阵列基板上的行扫描驱动技术，可以运用液晶显示面板的阵列制程将栅极驱动电路制作在TFT阵列基板上，实现对栅极逐行扫描的驱动方式。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
常见的GOA电路包括上拉电路、上拉控制电路、下传电路、下拉电路、下拉保持电路、以及上升电路，其中上拉电路主要负责根据输入的时钟信号产生扫描信号输出至各个子像素的驱动薄膜晶体管的栅极，进行逐行扫描。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用，下拉电路负责在输出扫描信号后，快速地将扫描信号拉低为低电平。下拉保持电路负责在非工作阶段将扫描信号和上拉电路的开关节点的信号保持在关闭状态。上升电路则负载在工作阶段对上拉电路的开关节点电位的进行二次抬升，确保扫描信号的正常输出。
一般在GOA电路的上升电路包括一升压电容(Boosting cap)，用于进行上拉电路的开关节点电位的进行二次抬升，GOA技术应用于液晶显示器最主要的目的是为了窄边框或无边框的显示产品，但现有的GOA电路中升压电容(Boosting cap)是由栅极金属和漏极金属以及栅极金属和漏极金属之间的绝缘层形成，这种结构的升压电容需要的面积较大，不利于窄边框或无边框的实现。
发明内容
本发明的目的在于提供一种阵列基板，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。
本发明的目的还在于提供一种阵列基板的制作方法，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。
为实现上述目的，本发明提供了一种阵列基板，包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板的第一绝缘层、设于所述第一绝缘层上的第二金属层、覆盖所述第一绝缘层及第二金属层的钝化层以及设于所述钝化层上的第三金属层；
所述衬底基板包括显示区以及位于所述显示区***的GOA区；
在所述GOA区内，所述第一金属层包括第一栅极，所述第二金属层包括间隔设置的第一源极和第一漏极，所述第三金属层包括辅助电极，所述第一栅极与所述第一漏极至少部分重叠，所述辅助电极与所述第一漏极至少部分重叠，所述辅助电极通过贯穿所述钝化层和第一绝缘层的第一过孔与所述第一栅极电性连接。
在所述显示区内，所述第一金属层包括：第二栅极及与所述第二栅极电性连接的栅极线；所述第二金属层包括间隔设置的第二源极和第二漏极及与所述第二源极电性连接的源极线；所述第三金属层包括像素电极，所述像素电极通过所述贯穿所述钝化层的第二过孔与第二漏极电性连接。
所述阵列基板还包括：位于所述第一绝缘层与所述第二金属层之间的半导体层。
所述半导体层包括位于所述第一栅极上方的第一绝缘层上的第一半导体岛以及位于所述第二栅极上方的第一绝缘层上的第二半导体岛；
所述第一源极和第一漏极分别与所述第一半导体岛的两端接触，所述第二源极和第二漏极分别与所述第二半导体岛的两端接触。
所述第一金属层和第二金属层的材料均为钼、铝、铜及钛中的一种或多种的组合；所述第一绝缘层及钝化层的材料均为氧化硅及氮化硅中的一种或二者的组合；所述第三金属层的材料为氧化铟锡。
本发明还提供一种阵列基板的制作方法，包括如下步骤：
步骤S1、提供一衬底基板，所述衬底基板包括显示区以及位于所述显示区***的GOA区；
步骤S2、在所述衬底基板上形成第一金属薄膜并通过第一道光罩制程形成第一金属层，所述第一金属层包括：形成于所述GOA区的第一栅极；
步骤S3、在所述第一金属层和衬底基板上覆盖第一绝缘层；
步骤S4、在所述第一绝缘层上形成第二金属薄膜并通过第二道光罩制程形成第二金属层；所述第二金属层包括：形成于所述GOA区内间隔设置的第一源极和第一漏极，所述第一栅极与所述第一漏极至少部分重叠；
步骤S5、在所述第二金属层和第一绝缘层上覆盖钝化层，通过第三道光罩制程形成第一过孔，所述第一过孔贯穿所述钝化层和第一绝缘层并暴露出所述第一栅极的一部分；
步骤S6、在所述钝化层上形成第三金属薄膜并通过第四道光罩制程形成第三金属层，所述第三金属层包括形成于所述GOA区内的辅助电极，所述辅助电极通过第一过孔与所述第一栅极电性连接且所述辅助电极所述第一漏极至少部分重叠。
所述步骤S2中，所述第一金属层还包括：形成于所述显示区内的第二栅极及与所述第二栅极电性连接的栅极线；
所述步骤S4中，所述第二金属层还包括形成于所述显示区内的间隔设置的第二源极和第二漏极及与所述第二源极电性连接的源极线；
所述步骤S5中还形成第二过孔，所述第二过孔贯穿所述钝化层并暴露出所述第二漏极的一部分；
所述步骤S6中，所述第三金属层还包括形成于所述显示区内的像素电极，所述像素电极通过第二过孔与第二漏极电性连接。
所述步骤S4还包括在所述第一绝缘层与所述第二金属层之间形成半导体层。
所述半导体层包括位于所述第一栅极上方的第一绝缘层上的第一半导体岛以及位于所述第二栅极上方的第一绝缘层上的第二半导体岛；
所述第一源极和第一漏极分别与所述第一半导体岛的两端接触，所述第二源极和第二漏极分别与所述第二半导体岛的两端接触。
所述第一金属层和第二金属层的材料均为钼、铝、铜及钛中的一种或多种的组合；所述第一绝缘层及钝化层的材料均为氧化硅及氮化硅中的一种或二者的组合；所述第三金属层的材料为氧化铟锡。
本发明的有益效果：本发明提供一种阵列基板，所述阵列基板包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板的第一绝缘层、设于所述第一绝缘层上的第二金属层、覆盖所述第一绝缘层及第二金属层的钝化层以及设于所述钝化层上的第三金属层；所述衬底基板包括显示区以及位于所述显示区***的GOA区；在所述GOA区内，所述第一金属层包括第一栅极，所述第二金属层包括间隔设置的第一源极和第一漏极，所述第三金属层包括辅助电极，所述第一栅极与所述第一漏极至少部分重叠，所述辅助电极与所述第一漏极至少部分重叠，所述辅助电极通过贯穿所述钝化层和第一绝缘层的第一过孔与所述第一栅极电性连接，通过所述第一栅极、第一漏极及辅助电极共同形成一夹层电容来作为GOA电路的升压电容，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。本发明还提供一种阵列基板的制作方法，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明的阵列基板中的示意图；
图2为本发明的阵列基板中衬底基板的示意图；
图3为本发明的阵列基板中GOA区的剖面示意图；
图4为本发明的阵列基板中显示区的剖面示意图；
图5为本发明的阵列基板中显示区的俯视示意图；
图6为本发明的阵列基板的制作方法的流程图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1至图4，本发明提供一种阵列基板，包括：衬底基板10、设于所述衬底基板10上的第一金属层20、设于所述第一金属层20及衬底基板10的第一绝缘层30、设于所述第一绝缘层30上的第二金属层40、覆盖所述第一绝缘层30及第二金属层40的钝化层50以及设于所述钝化层50上的第三金属层60。
具体地，如图2所示，所述衬底基板10包括显示区11以及位于所述显示区11***的GOA区12，所述显示区11用于形成显示面板的各个像素，所述GOA区12用于形成驱动显示面板的各个像素工作的GOA电路。
具体地，如图3所示，在所述GOA区12内，所述第一金属层20包括第一栅极21，所述第二金属层40包括间隔设置的第一源极41和第一漏极42，所述第三金属层60包括辅助电极61，所述第一栅极21与所述第一漏极42至少部分重叠，所述辅助电极61与所述第一漏极42至少部分重叠，所述辅助电极61通过贯穿所述钝化层50和第一绝缘层30的第一过孔71与所述第一栅极21电性连接。
进一步地，如图4所示及图5所示，在所述显示区11内，所述第一金属层20包括：第二栅极22及与所述第二栅极22电性连接的栅极线23；所述第二金属层40包括间隔设置的第二源极43和第二漏极44及与所述第二源极43电性连接的源极线45；所述第三金属层60包括像素电极62，所述像素电极62通过所述贯穿所述钝化层50的第二过孔72与第二漏极44电性连接。
当然，完整的阵列基板，还应当包括位于所述第一绝缘层30与所述第二金属层40之间的半导体层80。其中，所述半导体层80包括位于所述第一栅极21上方的第一绝缘层30上的第一半导体岛81以及位于所述第二栅极22上方的第一绝缘层30上的第二半导体岛82；所述第一源极41和第一漏极42分别与所述第一半导体岛81的两端接触，所述第二源极43和第二漏极44分别与所述第二半导体岛82的两端接触。
优选地，所述第一金属层20和第二金属层40的材料均为钼、铝、铜及钛中的一种或多种的组合；所述第一绝缘层30及钝化层50的材料均为氧化硅及氮化硅中的一种或二者的组合；所述第三金属层60的材料为氧化铟锡。所述半导体层80的材料可以为非晶硅、多晶硅或氧化物半导体。
需要说明的是，本发明的阵列基板中，利用像素电极62所在的第三金属层60在GOA区12上形成一个辅助电极61，并通过第一过孔71将所述辅助电极61与所述第一栅极21电性连接到一起，使得所述辅助电极61、第一栅极21及第一漏极42共同组成一个夹层电容作为GOA电路的升压电容，该夹层电容在相同的电容下具有更小的面积，能够减少GOA电路的占用面积，缩小显示面板的边框大小，实现窄边框或无边框显示。
值得一提是，本发明的阵列基板的第二金属层40的材料优选为铜，以提升所述第二金属层40的导电性能，同时由于本发明的用于形成升压电容的第二漏极42的尺寸得以减小，能够减小第二金属层40与钝化层50接触的表面的铜被钝化层50中的氧化硅氧化的机率，避免制程不良。
请参阅图1至图6，本发明提供一种阵列基板的制作方法，包括如下步骤：
步骤S1、请参阅图2，提供一衬底基板10，所述衬底基板10包括显示区11以及位于所述显示区11***的GOA区12。
步骤S2、请参阅图1及图3，在所述衬底基板10上形成第一金属薄膜并通过第一道光罩制程形成第一金属层20，所述第一金属层20包括：形成于所述GOA区12内的第一栅极21。
具体地，请参阅图1、图4及图5，所述步骤S2中，所述第一金属层20还包括：形成于所述显示区11内的第二栅极22及与所述第二栅极22电性连接的栅极线23。
所述第一栅极21、第二栅极22及栅极线23均通过第一道光罩制程同时形成。优选地，所述第一金属层20的材料为钼、铝、铜及钛中的一种或多种的组合。
步骤S3、请参阅图1，在所述第一金属层20和衬底基板10上覆盖第一绝缘层30。
具体地，所述第一绝缘层30通过沉积工艺形成，材料为氧化硅及氮化硅中的一种或二者的组合。
步骤S4、在所述第一绝缘层30上形成第二金属薄膜并通过第二道光罩制程形成第二金属层40；所述第二金属层40包括：形成于所述GOA区12内间隔设置的第一源极41和第一漏极42，所述第一栅极21与所述第一漏极42至少部分重叠。
具体地，所述步骤S4中，所述第二金属层40包括形成于所述显示区11内的间隔设置的第二源极43和第二漏极44及与所述第二源极43电性连接的源极线45。
进一步地，所述步骤S4还包括：在所述第一绝缘层30与所述第二金属层40之间形成半导体层80。所述半导体层80包括位于所述第一栅极21上方的第一绝缘层30上的第一半导体岛81以及位于所述第二栅极22上方的第一绝缘层30上的第二半导体岛82；所述第一源极41和第一漏极42分别与所述第一半导体岛81的两端接触，所述第二源极43和第二漏极44分别与所述第二半导体岛82的两端接触。
可选地，所述半导体层80与所述第二金属层40可采用同一道光罩同时形成或采用不同的光罩的分别形成。
其中，所述半导体层80与所述第二金属层40采用不同光罩分别形成时，所述步骤S4包括：在所述第一绝缘层30形成一层半导体薄膜，并通过一道光罩图案化所述半导体薄膜，得到半导体层80，接着在所述半导体层80及第一绝缘层30上形成一层金属薄膜，接着再通过另一道光罩图案化所述金属薄膜，形成第二金属层40。
而当所述半导体层80与所述第二金属层40采用同一道光罩同时形成时，所述光罩优选为半色调光罩或灰阶光罩。所述步骤S4具体包括：在所述第一绝缘层30形成一层半导体薄膜，在所述半导体薄膜上形成一层金属薄膜，在所述金属薄膜上覆盖一层光阻；随后通过所述第二道光罩对所述光阻进行图案化，去除除开对应待形成第一源极41、第一漏极42、第二源极43、第二漏极44、源极线45、第一半导体岛81的沟道区及第二半导体岛82的沟道区以外的区域的光阻，保留对应待形成第一源极41、第一漏极42、第二源极43、第二漏极44、源极线45、第一半导体岛81的沟道区及第二半导体岛82的沟道区的区域上的光阻，并使得对应第一半导体岛81的沟道区及第二半导体岛82的沟道区上的光阻的厚度小于其他区域的光阻厚度，接着通过一道湿蚀刻制程和一道干蚀刻制程分别去除未被光阻遮挡的金属薄膜和半导体薄膜，然后通过灰化制程去除对应第一半导体岛81的沟道区及第二半导体岛82的沟道区上的光阻，同时减薄其他区域的光阻，接着通过一道湿蚀刻制程去除对应第一半导体岛81的沟道区及第二半导体岛82的沟道区上的金属薄膜形成源极43和漏极45，接着通过一道干蚀刻制程对待形成第一半导体岛81的沟道区及第二半导体岛82的沟道区中半导体层进行蚀刻，形成第一半导体岛81的沟道区及第二半导体岛82的沟道区，最后去除剩余的全部光阻层，形成第二金属层40和半导体层80。
步骤S5、在所述第二金属层40和第一绝缘层30上覆盖钝化层50，通过第三道光罩制程形成第一过孔71，所述第一过孔61贯穿所述钝化层50和第一绝缘层30并暴露出所述第一栅极21的一部分。
具体地，所述步骤S5中还形成第二过孔72，所述第二过孔72贯穿所述钝化层50并暴露出所述第二漏极44的一部分。优选地，所述钝化层50的材料为氧化硅及氮化硅中的一种或二者的组合。
步骤S6、在所述钝化层50上形成第三金属薄膜并通过第四道光罩制程形成第三金属层60，所述第三金属层60包括形成于所述GOA区12内的辅助电极61，所述辅助电极61通过第一过孔71与所述第一栅极21电性连接且所述辅助电极61所述第一漏极42至少部分重叠。
具体地，所述步骤S6中，所述第三金属层60还包括形成于所述显示区11内的像素电极62，所述像素电极62通过第二过孔72与第二漏极44电性连接。优选地，所述第三金属层60的材料为氧化铟锡。
需要说明的是，本发明的阵列基板中，利用像素电极62所在的第三金属层60在GOA区12上形成一个辅助电极61，并通过第一过孔71将所述辅助电极61与所述第一栅极21电性连接到一起，使得所述辅助电极61、第一栅极21及第一漏极42共同组成一个夹层电容作为GOA电路的升压电容，该夹层电容在相同的电容下具有更小的面积，能够减少GOA电路的占用面积，缩小显示面板的边框大小，实现窄边框或无边框显示。
值得一提是，本发明的阵列基板的第二金属层40的材料优选为铜，以提升所述第二金属层40的导电性能，同时由于本发明的用于形成升压电容的第二漏极42的尺寸得以减小，能够减小第二金属层40与钝化层50接触的表面的铜被钝化层50中的氧化硅氧化的机率，避免制程不良。
综上所述，本发明提供一种阵列基板，所述阵列基板包括：衬底基板、设于所述衬底基板上的第一金属层、设于所述第一金属层及衬底基板的第一绝缘层、设于所述第一绝缘层上的第二金属层、覆盖所述第一绝缘层及第二金属层的钝化层以及设于所述钝化层上的第三金属层；所述衬底基板包括显示区以及位于所述显示区***的GOA区；在所述GOA区内，所述第一金属层包括第一栅极，所述第二金属层包括间隔设置的第一源极和第一漏极，所述第三金属层包括辅助电极，所述第一栅极与所述第一漏极至少部分重叠，所述辅助电极与所述第一漏极至少部分重叠，所述辅助电极通过贯穿所述钝化层和第一绝缘层的第一过孔与所述第一栅极电性连接，通过所述第一栅极、第一漏极及辅助电极共同形成一夹层电容来作为GOA电路的升压电容，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。本发明还提供一种阵列基板的制作方法，能够减少GOA电路的升压电容的面积，实现窄边框或无边框显示。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (10)
1.一种阵列基板，其特征在于，包括：衬底基板(10)、设于所述衬底衬底基板(10)上的第一金属层(20)、设于所述第一金属层(20)及衬底基板(10)上的第一绝缘层(30)、设于所述第一绝缘层(30)上的第二金属层(40)、覆盖所述第一绝缘层(30)及第二金属层(40)上的钝化层(50)以及设于所述钝化层(50)上的第三金属层(60)；
所述衬底基板(10)包括显示区(11)以及位于所述显示区(11)***的GOA区(12)；
在所述GOA区(12)内，所述第一金属层(20)包括第一栅极(21)，所述第二金属层(40)包括间隔设置的第一源极(41)和第一漏极(42)，所述第三金属层(60)包括辅助电极(61)，所述第一栅极(21)与所述第一漏极(42)至少部分重叠，所述辅助电极(61)与所述第一漏极(42)至少部分重叠，所述辅助电极(61)通过贯穿所述钝化层(50)和第一绝缘层(30)的第一过孔(71)与所述第一栅极(21)电性连接。
2.如权利要求1所述的阵列基板，其特征在于，在所述显示区(11)内，所述第一金属层(20)还包括：第二栅极(22)及与所述第二栅极(22)电性连接的栅极线(23)；所述第二金属层(40)还包括间隔设置的第二源极(43)和第二漏极(44)及与所述第二源极(43)电性连接的源极线(45)；所述第三金属层(60)还包括像素电极(62)，所述像素电极(62)通过所述贯穿所述钝化层(50)的第二过孔(72)与第二漏极(44)电性连接。
3.如权利要求2所述的阵列基板，其特征在于，还包括：位于所述第一绝缘层(30)与所述第二金属层(40)之间的半导体层(80)。
4.如权利要求3所述的阵列基板，其特征在于，所述半导体层(80)包括位于所述第一栅极(21)上方的第一绝缘层(30)上的第一半导体岛(81)以及位于所述第二栅极(22)上方的第一绝缘层(30)上的第二半导体岛(82)；
所述第一源极(41)和第一漏极(42)分别与所述第一半导体岛(81)的两端接触，所述第二源极(43)和第二漏极(44)分别与所述第二半导体岛(82)的两端接触。
5.如权利要求1所述的阵列基板，其特征在于，所述第一金属层(20)和第二金属层(40)的材料均为钼、铝、铜及钛中的一种或多种的组合；所述第一绝缘层(30)及钝化层(50)的材料均为氧化硅及氮化硅中的一种或二者的组合；所述第三金属层(60)的材料为氧化铟锡。
6.一种阵列基板的制作方法，其特征在于，包括如下步骤：
步骤S1、提供一衬底基板(10)，所述衬底基板(10)包括显示区(11)以及位于所述显示区(11)***的GOA区(12)；
步骤S2、在所述衬底基板(10)上形成第一金属薄膜并通过第一道光罩制程形成第一金属层(20)，所述第一金属层(20)包括：形成于所述GOA区(12)内的第一栅极(21)；
步骤S3、在所述第一金属层(20)和衬底基板(10)上覆盖第一绝缘层(30)；
步骤S4、在所述第一绝缘层(30)上形成第二金属薄膜并通过第二道光罩制程形成第二金属层(40)；所述第二金属层(40)包括：形成于所述GOA区(12)内间隔设置的第一源极(41)和第一漏极(42)，所述第一栅极(21)与所述第一漏极(42)至少部分重叠；
步骤S5、在所述第二金属层(40)和第一绝缘层(30)上覆盖钝化层(50)，通过第三道光罩制程形成第一过孔(71)，所述第一过孔(61)贯穿所述钝化层(50)和第一绝缘层(30)并暴露出所述第一栅极(21)的一部分；
步骤S6、在所述钝化层(50)上形成第三金属薄膜并通过第四道光罩制程形成第三金属层(60)，所述第三金属层(60)包括形成于所述GOA区(12)内的辅助电极(61)，所述辅助电极(61)通过第一过孔(71)与所述第一栅极(21)电性连接且所述辅助电极(61)所述第一漏极(42)至少部分重叠。
7.如权利要求6所述的阵列基板的制作方法，其特征在于，所述步骤S2中，所述第一金属层(20)还包括：形成于所述显示区(11)内的第二栅极(22)及与所述第二栅极(22)电性连接的栅极线(23)；
所述步骤S4中，所述第二金属层(40)还包括形成于所述显示区(11)内的间隔设置的第二源极(43)和第二漏极(44)及与所述第二源极(43)电性连接的源极线(45)；
所述步骤S5中还形成第二过孔(72)，所述第二过孔(72)贯穿所述钝化层(50)并暴露出所述第二漏极(44)的一部分；
所述步骤S6中，所述第三金属层(60)还包括形成于所述显示区(11)内的像素电极(62)，所述像素电极(62)通过第二过孔(72)与第二漏极(43)电性连接。
8.如权利要求7所述的阵列基板的制作方法，其特征在于，所述步骤S4还包括在所述第一绝缘层(30)与所述第二金属层(40)之间形成半导体层(80)。
9.如权利要求8所述的阵列基板的制作方法，其特征在于，所述半导体层(80)包括位于所述第一栅极(21)上方的第一绝缘层(30)上的第一半导体岛(81)以及位于所述第二栅极(22)上方的第一绝缘层(30)上的第二半导体岛(82)；
所述第一源极(41)和第一漏极(42)分别与所述第一半导体岛(81)的两端接触，所述第二源极(43)和第二漏极(44)分别与所述第二半导体岛(82)的两端接触。
10.如权利要求6所述的阵列基板的制作方法，其特征在于，所述第一金属层(20)和第二金属层(40)的材料均为钼、铝、铜及钛中的一种或多种的组合；所述第一绝缘层(30)及钝化层(50)的材料均为氧化硅及氮化硅中的一种或二者的组合；所述第三金属层(60)的材料为氧化铟锡。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810595318.7A CN108873514A (zh) | 2018-06-11 | 2018-06-11 | 阵列基板及其制作方法 |
| PCT/CN2018/113782 WO2019237642A1 (zh) | 2018-06-11 | 2018-11-02 | 阵列基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810595318.7A CN108873514A (zh) | 2018-06-11 | 2018-06-11 | 阵列基板及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108873514A true CN108873514A (zh) | 2018-11-23 |
Family
ID=64337650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810595318.7A Pending CN108873514A (zh) | 2018-06-11 | 2018-06-11 | 阵列基板及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108873514A (zh) |
| WO (1) | WO2019237642A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2018
- 2018-06-11 CN CN201810595318.7A patent/CN108873514A/zh active Pending
- 2018-11-02 WO PCT/CN2018/113782 patent/WO2019237642A1/zh active Application Filing
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| WO2019237642A1 (zh) | 2019-12-19 |
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