CN108735807B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其形成方法，其中，方法包括：形成半导体衬底，所述半导体衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区，所述第一区半导体衬底中具有外延层，所述外延层的能隙小于所述半导体衬底的能隙；在所述第一区外延层中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极区半导体衬底上形成栅极结构；在所述第二区半导体衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述形成方法能够降低所形成半导体器件的亚阈值斜率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管。然而，随着晶体管尺寸的急剧减小，CMOS场效应晶体管面临很大的挑战，例如短沟道效应增加，漏电流增大，亚阈值斜率在室温下存在60mV/dec的极限。
为了适应晶体管尺寸的缩小，抑制短沟道效应，降低亚阈值斜率，TFET(tunnelfiled-effect transistor，隧穿场效应晶体管)应运而生。TFET是一种金属氧化物半导体栅控PIN二极管。TFET主要是利用量子学隧穿效应做为控制电流的主要机制，使用栅压控制器件内部电势分布形状，从而影响隧穿发生条件，当条件满足时器件开启，当条件不满足时器件电流迅速下降关断。TFET具有低阈值斜率、关断电流小的优点。
然而，由于TFET的亚阈值斜率是栅电压的强函数，随着栅压升高，器件的亚阈值特性趋于恶化。因此，现有技术形成的TFET仍然存在亚阈值斜率较高的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，能够降低半导体器件的亚阈值斜率，降低半导体器件的能耗。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：形成半导体衬底，所述半导体衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区，所述第一区半导体衬底中具有外延层，所述外延层的能隙小于所述半导体衬底的能隙；在所述第一区外延层中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极区半导体衬底上形成栅极结构；在所述第二区半导体衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
可选的，所述半导体衬底的材料为硅；所述外延层的材料为锗、硅锗或硅硒。
可选的，形成所述半导体衬底和外延层的步骤包括：提供初始衬底，所述初始衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区；在所述第一区初始衬底上形成外延层；在所述第二区初始衬底上形成外延衬底，所述外延衬底与所述初始衬底的能隙相同，所述外延衬底与所述外延层接触，所述外延衬底与所述初始衬底构成半导体衬底。
可选的，形成所述外延衬底之前还包括：在所述第一区初始衬底上形成保护层；形成保护层和外延层的步骤包括：在所述第一区、第二区和栅极区初始衬底上形成初始外延层；在所述初始外延层上形成初始保护层；去除所述第二区半导体衬底上的初始外延层和初始保护层，形成外延层和位于所述外延层上的保护层；形成所述外延衬底的步骤包括：以所述保护层为掩膜，通过外延生长工艺在所述第二区半导体衬底上形成外延衬底。
可选的，所述保护层的材料为氧化硅、氮化硅或氮氧化硅；所述保护层的厚度为20埃～60埃。
可选的，形成所述半导体衬底和外延层的步骤包括：提供初始衬底，所述初始衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区；对所述第一区初始衬底进行刻蚀处理，形成半导体衬底以及位于所述第一区半导体衬底中的凹槽；在所述凹槽中形成外延层。
可选的，所述外延层还位于所述栅极区半导体衬底中，或者所述外延层还位于所述第二区半导体衬底中；或者所述外延层还位于所述栅极区和第二区半导体衬底中。
可选的，形成所述外延层的工艺包括外延生长工艺。
可选的，形成所述栅极结构之前，还包括：在所述栅极区半导体衬底上形成沟道层，所述沟道层与所述第一掺杂区接触。
可选的，所述沟道层的材料为硅、锗或硅锗。
可选的，所述第一掺杂区还位于所述第一区外延层底部的半导体衬底中。
可选的，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子；或者，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
可选的，所述第一掺杂区还位于所述栅极区半导体衬底中，所述栅极结构还位于所述栅极区第一掺杂区上；形成所述栅极结构之前，形成所述第一掺杂区。
可选的，形成栅极结构之后，形成所述第二掺杂区；形成所述第一掺杂区的步骤包括：通过第一离子注入工艺在所述第一区外延层和半导体衬底中注入第一掺杂离子，形成第一掺杂区；形成所述第二掺杂区的步骤包括：通过第二离子注入工艺在所述第二区半导体衬底中注入第二掺杂离子，形成第二掺杂区，所述第二掺杂区中第二掺杂离子浓度小于所述第一掺杂区中第一掺杂离子的浓度。
可选的，形成所述栅极结构之前，形成所述第一掺杂区，或者形成所述栅极结构之后，形成所述第一掺杂区。
可选的，所述外延层的厚度为10nm～30nm。
可选的，所述半导体衬底包括：基底和位于所述基底上的鳍部，所述外延层位于所述第一区鳍部中，所述栅极结构横跨所述栅极区鳍部，且覆盖所述鳍部顶部和侧壁表面。
相应的，本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括栅极区和位于所述栅极区两侧的第一区和第二区，所述第一区半导体衬底中具有外延层，所述外延层的能隙小于所述半导体衬底的能隙；位于所述第一区外延层中的第一掺杂区，所述第一掺杂区中具有第一掺杂离子；位于所述栅极区半导体衬底上的栅极结构；位于所述第二区半导体衬底中的第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
可选的，所述外延层还位于所述栅极区半导体衬底中，或者所述外延层还位于所述第二区半导体衬底中；或者所述外延层还位于所述栅极区和第二区半导体衬底中。
可选的，所述第一掺杂区还可以位于部分栅极区半导体衬底中。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，所述第一区半导体衬底中具有外延层，所述外延层的带隙小于所述半导体衬底的带隙。所述栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与所述沟道区之间的势垒到达所述沟道区，从而增加所形成半导体器件的电流，进而降低所形成半导体器件的亚阈值斜率。
进一步，所述栅极区覆盖了部分第一掺杂区，则所述第一掺杂区与栅极结构部分重叠，从而使第一掺杂区与栅极结构下方的半导体衬底接触面处的电场较强，有利于第一掺杂区中的载流子穿过第一掺杂区与栅极结构下方的半导体衬底接触面上的势垒，进而能够降低所形成半导体器件亚阈值斜率。
本发明技术方案提供的半导体器件中，所述第一区半导体衬底中具有外延层，所述外延层的带隙小于所述半导体衬底的带隙。所述栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与所述沟道区之间的势垒到达所半导体器件的亚阈值斜率。
附图说明
图1是一种半导体器件的结构示意图；
图2至图12是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术的半导体器件存在诸多问题，例如：亚阈值斜率较高，能耗较大。
现结合现有技术的半导体结构，分析现有技术的半导体器件的亚阈值斜率较高，能耗较大的原因：
图1是一种半导体器件的结构示意图。
请参考图1，所述半导体器件包括：半导体衬底100；位于所述半导体衬底100上的栅极结构110；分别位于所述栅极结构110两侧半导体衬底100中的源区111和漏区112，所述源区111中具有第一掺杂离子，所述漏区112中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
其中，所述源区111与所述漏区112之间的半导体衬底100构成沟道区。当在所述栅极结构110上施加电压时，所述沟道区的能带下降，当所述沟道区的价带底低于所述源区111的导带顶时，源区111价带上的电子能够通过带带隧穿效应穿过源区111与沟道区之间的势垒，从而使半导体器件导通。
然而，由于所述半导体器件的源区111材料的带隙较宽，导致所述源区111与沟道层之间势垒的宽度较大，因此，所述源区111价带上的电子不容易穿过源区111与沟道层之间的势垒，从而导致在栅极电压一定的条件下，所述漏区112的电流较小，进而导致所述半导体器件亚阈值斜率(subthreshod slop，ss)较高，能耗较大。
为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：形成半导体衬底，所述半导体衬底包括栅极区和位于所述栅极区两侧的第一区和第二区，所述第一区半导体衬底中具有外延层，所述外延层的能隙小于所述半导体衬底的能隙；在所述第一区外延层中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极区半导体衬底上形成栅极结构；在所述第二区半导体衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
其中，所述第一区半导体衬底中具有外延层，所述外延层的带隙小于所述半导体衬底的带隙。所述栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与所述沟道区之间的势垒到达所述沟道区，从而增加所形成半导体器件的电流，进而降低所形成半导体器件的亚阈值斜率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
形成半导体衬底，所述半导体衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区，所述第一区半导体衬底中具有外延层，所述外延层的能隙小于所述半导体衬底的能隙。
本实施例中，形成所述半导体衬底和外延层的步骤如图2至图7所示。
请参考图2，提供初始衬底，所述初始衬底包括栅极区A和分别位于所述栅极区A两侧的第一区B1和第二区B2。
本实施例中，所形成的半导体器件为TFET。
本实施例中，所述栅极区A用于后续形成栅极结构，所述第一区B1用于形成TFET的源区，所述第二区B2用于后续形成TFET的漏区。在其他实施例中，所述第一区可以用于形成TFET的漏区，所述第二区用于后续形成TFET的源区。
本实施例中，所述初始衬底包括：基底200和位于所述基底200上的鳍部201。在其他实施例中，所述初始衬底还可以为平面半导体衬底。
所述基底200和鳍部201的材料为硅。
所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201侧壁，且所述隔离结构202表面低于所述鳍部202顶部表面。
所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
后续在所述第一区B1初始衬底上形成外延层和位于所述外延层上的保护层。
本实施例中，形成所述外延层和保护层的步骤如图3至图5所示。
请参考图3，在所述栅极区A、第一区B1和第二区B2初始衬底上形成初始外延层210，所述初始外延层210的带隙小于所述半导体衬底的带隙。
所述初始外延层210的带隙小于所述初始衬底的带隙，则后续形成的外延层的带隙小于半导体衬底的带隙。后续形成的栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于半导体衬底的带隙，则后续形成的第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与沟道区之间的势垒到达所述沟道区，从而能够增加所形成TFET的电流，进而降低所形成TFET的亚阈值斜率，降低TFET的能耗。
本实施例中，所述初始外延层210位于所述鳍部201上。
本实施例中，所述初始外延层210用于形成TFET的源区及沟道区。在其他实施例中，所述外延层还可以用于形成漏区。
本实施例中，所述初始外延层210的材料为锗。在其他实施例中，所述外延层的材料还可以为硅锗或锗硒。
形成所述初始外延层210的工艺包括外延生长工艺。
如果所述初始外延层210的厚度过小，则后续形成的外延层的厚度过小，不利于减小后续形成的第一掺杂区与栅极区A半导体衬底之间的势垒厚度，进而不利于降低所形成的TFET的亚阈值斜率；如果所述初始外延层210的厚度过大，容易增加后续刻蚀所述初始外延层210的工艺难度。具体的，本实施例中，所述初始外延层210的厚度为10nm～30nm。
本实施例中，形成所述初始外延层210的工艺参数包括：反应气体包括：GeH4、SiH4、H2和HCl，其中GeH4的流量为10sccm～100sccm，H2的流量为10sccm～50sccm，SiH4的流量为10sccm～100sccm，HCl的流量为10sccm～200sccm。在其他实施例中，所述反应气体还可以包括其他的中性气体。
请参考图4，在所述初始外延层210上形成初始保护层220。
所述初始保护层220用于后续形成保护层，在后续形成外延衬底的过程中，防止外延层上形成外延衬底。
本实施例中，所述初始保护层220的材料为氧化硅。在其他实施例中，所述初始保护层的材料还可以为氮化硅或氮氧化硅。
本实施例中，形成所述初始保护层220的工艺包括：化学气相沉积工艺。在其他实施例中，形成所述初始保护层的工艺包括物理气相沉积工艺或原子层沉积工艺。
如果所述初始保护层220的厚度过小，后续形成的保护层的厚度过小，不利于对后续的外延层进行保护；如果所述初始保护层220的厚度过大，容易增加后续刻蚀所述初始保护层的工艺难度。具体的，本实施例中，所述初始保护层220的厚度为20埃～60埃。
请参考图5，去除所述第二区域B2的初始保护层220和初始外延层210，形成外延层211和位于所述外延层211上的保护层221。
所述保护层221用于在后续形成所述外延衬底的过程中保护所述外延层，防止在外延层上形成外延衬底。
所述外延层211的带隙小于所述鳍部201的带隙。所述外延层211用于降低后续形成的第一掺杂区与栅极结构下方半导体衬底接触面上的势垒厚度，从而降低所形成的TFET的亚阈值斜率。
本实施例中，形成所述保护层221和外延层211的步骤还包括去除部分栅极区A的初始保护层220和初始外延层210。在其他实施例中，还可以去除栅极区的全部初始保护层和初始外延层。
在其他实施例中，所述外延层还位于所述第二区半导体衬底中；或者所述外延层还位于所述栅极区和第二区半导体衬底中。
需要说明的是，本实施例是以所述外延层221覆盖所述第一区B1和部分栅极区A初始衬底为例进行说明的。在其他实施例中，形成所述保护层和外延层的步骤还包括去除栅极区的全部初始外延层，则所述外延层仅位于所述第一区初始衬底上。或者所述外延层还可以位于所述第一区、栅极区和第二区半导体衬底中。
去除所述第二区域B2和部分栅极区A的初始保护层220和初始外延层210的步骤包括：在所述第一区B1和部分栅极区A的初始保护层220上形成光刻胶；以所述光刻胶为掩膜对所述初始保护层220和初始外延层210进行刻蚀，去除所述第二区B2和部分栅极区A初始衬底上的初始保护层220和初始外延层。
本实施例中，对所述初始保护层220和初始外延层210进行刻蚀的工艺包括干法刻蚀工艺。在其他实施例中，对所述初始保护层和初始外延层进行刻蚀的工艺还可以包括湿法刻蚀工艺。
请参考图6，在所述第二区B2初始衬底上形成外延衬底203，所述外延衬底203与所述外延层211接触，所述外延衬底203与所述初始衬底的能隙相同，所述外延衬底203与所述初始衬底构成半导体衬底。
所述外延衬底203后续用于形成第二掺杂层。
本实施例中，所述外延衬底203位于所述鳍部201上。
本实施例中，所述外延衬底203的材料为硅。在其他实施例中，所述外延衬底的材料还可以为锗或碳化硅。
形成所述外延衬底203的工艺包括外延生长工艺。
请参考图7，形成所述外延衬底203之后，对所述保护层221和所述外延衬底203进行平坦化处理，去除所述保护层221。
所述平坦化处理用于去除所述保护层221并使所述外延衬底203表面与所述外延层211表面齐平。
所述平坦化处理的工艺包括化学机械研磨。
请参考图8，在所述第一区B1外延层211(如图7所示)中形成第一掺杂区231，所述第一掺杂区231中具有第一掺杂离子。
本实施例中，所述第一掺杂区231还位于所述外延层211底部的半导体衬底中。
本实施例中，通过第一离子注入在所述外延层211及所述外延层211底部半导体衬底中注入第一掺杂离子，形成第一掺杂区231。在其他实施例中，还可以仅对所述第一区外延层进行第一离子注入，形成第一掺杂区。
本实施例中，所述第一掺杂区231后续用做所形成的TFET的源区。在其他实施例中，所述第一掺杂区还可以用做所形成的TFET的漏区。
本实施例中，所述第一掺杂区231位于所述第一区B1和栅极区A外延层211，以及所述第一区B1和部分栅极区A的鳍部201中。
形成第一掺杂区231的步骤包括：在所述第二区B2半导体衬底和部分栅极区A半导体衬底上形成掩膜层212，所述掩膜层212暴露出所述外延层211表面；以所述掩膜层212为掩膜对所述外延层211和鳍部201进行第一离子注入。
本实施例中，所述外延层211还位于所述栅极区A半导体衬底中，且所述第一掺杂区231还位于所述栅极区A外延层211。在其他实施例中，所述第一掺杂区可以仅位于所述第一区外延层中，或者所述第一掺杂区仅位于所述第一区外延层和第一区半导体衬底中。
本实施例中，所述掩膜层212的材料为光阻材料。
本实施例中，所述第一掺杂离子为P型离子，例如硼离子或BF2-。在其他实施例中，所述第一掺杂离子还可以为N型离子，例如磷离子或砷离子。
本实施例中，所述第一掺杂区231中第一掺杂离子的浓度为0.9E20atoms/cm3～1.1E20atoms/cm3。
请参考图9，在所述栅极区A半导体衬底上形成栅极结构230。
具体的，本实施例中，所述栅极结构230位于所述栅极区A鳍部201上。所述栅极结构230横跨所述鳍部201，且覆盖所述鳍部202部分侧壁和顶部表面。
本实施例中，所述第一掺杂区231还位于部分栅极区A的外延层211(如图7所示)和鳍部201中，所述栅极结构230还位于所述栅极区A的第一掺杂区231上。在其他实施例中，所述第一掺杂区仅位于第一区，则所述栅极结构还可以仅位于所述栅极区半导体衬底上。
所述栅极结构230包括：位于所述栅极区A鳍部201和外延层211上的栅介质层，所述栅介质层横跨所述鳍部201，且位于所述鳍部201和外延层部分侧壁和顶部表面；位于所述栅介质层上的栅极。
所述栅介质层的材料为氧化硅。所述栅极的材料为多晶硅。
需要说明的是，在其他实施例中，形成所述栅极结构之前，还包括：在所述栅极区半导体衬底上形成沟道层，所述沟道层与所述第一掺杂区接触。所述沟道层的材料为硅、锗、硅锗或硅硒。
还需要说明的是，本实施例中，所述第一掺杂区231还位于所述栅极区A半导体衬底中，所述栅极结构230还位于所述栅极区A第一掺杂区231上；则形成所述第一掺杂区之后，形成所述栅极结构。在其他实施例中，所述第一掺杂区仅位于所述第一区；可以在形成所述栅极结构之前，形成所述第一掺杂区，或者形成所述栅极结构之后，形成所述第一掺杂区。
所述形成方法还包括：在所述栅极结构230侧壁表面形成侧墙242。
所述侧墙242用于定义后续形成的第二掺杂区的位置。
本实施例中，所述侧墙242的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为氮氧化硅。
请参考图10，在所述第二区B2半导体衬底中形成第二掺杂区232，所述第二掺杂区232中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
本实施例中，所述第二掺杂区232后续用做所形成的TFET的漏区。在其他实施例中，所述第二掺杂区还可以用做所形成的TFET的源区。
通过第二离子注入在所述第二区B2半导体衬底中注入第二掺杂离子，形成第二掺杂区232。
本实施例中，以所述栅极结构230和所述侧墙242为掩膜对所述第一区和第二区半导体衬底进行第二离子注入，在第二区B2半导体衬底中形成第二掺杂区。在其他实施例中，还可以在形成所述栅极结构之前，形成所述第二掺杂区。
本实施例中，由于所述第一区B1也注入的第二掺杂离子，则为了防止所述第一区B1反型，所述第二掺杂区232中第二掺杂离子的浓度小于所述第一掺杂区中第一掺杂离子的浓度。在其他实施例中，形成所述第一掺杂区之前形成所述第二掺杂区，还可以使所述第二掺杂区中第二掺杂离子的浓度大于所述第一掺杂区中第一掺杂离子的浓度。
本实施例中，所述第二掺杂区232位于所述第二区B2外延衬底203和第二区B2鳍部201中。在其他实施例中，所述第二区鳍部上可以具有外延层，则所述第二掺杂区可以位于第二区的外延层和鳍部中。
本实施例中，所述第二掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第一掺杂离子为N型离子，则所述第二掺杂离子还可以为P型离子，例如硼离子或BF2-离子。
具体的，所述第二掺杂区232中第二掺杂离子的浓度为0.9E18atoms/cm3～1.1E18atoms/cm3。
请参考图11，在所述半导体衬底上形成介质层241，所述介质层241覆盖所述栅极结构230侧壁。
所述介质层241用于实现后续形成的金属栅极与外部电路的电绝缘。
所述介质层241的材料为氧化硅。
形成所述介质层241的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图12，去除所述栅极结构230，在所述介质层241中形成开口；在所述开口中形成金属栅极结构240。
本实施例中，所述金属栅极结构240包括位于所述开口底部的金属栅介质层；位于所述金属栅介质层上的金属栅极。
所述金属栅介质层的材料为高K介质材料(K大于3.9)，如HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4；所述金属栅极的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
综上，本实施例提供的TFET的形成方法中，所述第一区半导体衬底中具有外延层，所述外延层的带隙小于所述半导体衬底的带隙。所述栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与所述沟道区之间的势垒到达所述沟道区，从而增加所形成半导体器件的电流，进而降低所形成半导体器件的亚阈值斜率。
进一步，所述第一掺杂区还位于所述栅极区，则所述第一掺杂区与栅极结构下方的半导体衬底接触面距离栅极结构较近，从而使第一掺杂区与栅极结构下方的半导体衬底接触面处的电场较强，有利于第一掺杂区中的载流子穿过第一掺杂区与栅极结构下方的半导体衬底接触面上的势垒，进而能够降低所形成半导体器件的亚阈值斜率。
继续参考图10，本发明的实施例还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括栅极区A和分别位于所述栅极区A两侧的第一区B1和第二区B2，所述第一区B1半导体衬底中具有外延层211，所述外延层211的能隙小于所述半导体衬底的能隙；位于所述第一区B1外延层211中的第一掺杂区231，所述第一掺杂区231中具有第一掺杂离子；位于所述栅极区A半导体衬底上的栅极结构230；位于所述第二区B2半导体衬底中的第二掺杂区232，所述第二掺杂区232中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。
本实施例中，所述半导体衬底包括：基底200，位于所述基底200上的鳍部201，以及位于所述第二区B2鳍部201上的外延衬底203。
本实施例中，所述外延层211还位于所述栅极区A半导体衬底中。在其他实施例中，所述外延层可以位于第一区和第二区半导体衬底中；或者所述外延层可以位于所述第一区、栅极区和第二区半导体衬底中。
所述第一掺杂区231可以位于部分栅极区A半导体衬底中。
所述TFET还包括：位于所述栅极结构230侧壁表面的侧墙242。
本实施例中所述TFET与图1至图10所示的半导体器件的形成方法形成的半导体器件相同，在此不多做赘述。
综上，本实施例提供的半导体器件中，所述第一区半导体衬底中具有外延层，所述外延层的带隙小于所述半导体衬底的带隙。所述栅极结构下方未掺杂第一掺杂离子的区域为沟道区。所述外延层的带隙小于所述半导体衬底的带隙，则所述第一掺杂区与所述沟道区接触面上的势垒宽度较小，因此，所述第一掺杂区的载流子很容易穿过第一掺杂区与所述沟道区之间的势垒到达所述沟道区，从而增加所形成半导体器件的电流，进而降低所形成半导体器件的亚阈值斜率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，包括：
形成半导体衬底，所述半导体衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区，第一区半导体衬底中具有外延层，或者第一区半导体衬底和部分栅极区半导体衬底中具有外延层；
在所述外延层中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；
在栅极区半导体衬底上形成栅极结构；
在第二区半导体衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反；
形成所述半导体衬底和外延层的步骤包括：
提供初始衬底，所述初始衬底包括栅极区和分别位于所述栅极区两侧的第一区和第二区；
在第一区初始衬底上形成外延层，在栅极区初始衬底和第二区初始衬底上形成外延衬底，或者，在第一区初始衬底和部分栅极区初始衬底上形成外延层，在第二区初始衬底和部分栅极区初始衬底上形成外延衬底，所述外延衬底与所述外延层接触，所述外延衬底与所述初始衬底的能隙相同；
所述外延层的能隙小于所述初始衬底的能隙；
形成所述外延衬底之前还包括：在所述第一区初始衬底上形成保护层；
形成保护层和外延层的步骤包括：在所述第一区初始衬底、第二区初始衬底和栅极区初始衬底上形成初始外延层；在所述初始外延层上形成初始保护层；去除所述第二区初始衬底和所述栅极区初始衬底上的初始外延层和初始保护层，或者，去除所述第二区初始衬底和部分栅极区初始衬底上的初始外延层和初始保护层，以形成所述外延层和位于所述外延层上的保护层；
形成所述外延衬底的步骤包括：以所述保护层为掩膜，通过外延生长工艺在所述第二区初始衬底和所述栅极区初始衬底上形成外延衬底，或者通过外延生长工艺在所述第二区初始衬底和部分栅极区初始衬底上形成外延衬底。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述初始衬底的材料为硅；所述外延层的材料为锗、硅锗或硅硒，所述外延衬底的材料为硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅或氮氧化硅；所述保护层的厚度为20埃～60埃。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构之前，还包括：在所述栅极区半导体衬底上形成沟道层，所述沟道层与所述第一掺杂区接触。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述沟道层的材料为硅、锗或硅锗。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂区还位于所述第一区外延层底部的半导体衬底中。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子；
或者，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掺杂区还位于所述栅极区半导体衬底中，所述栅极结构还位于所述栅极区第一掺杂区上；
形成所述栅极结构之前，形成所述第一掺杂区。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，形成栅极结构之后，形成所述第二掺杂区；
形成所述第一掺杂区的步骤包括：通过第一离子注入工艺在所述第一区外延层和半导体衬底中注入第一掺杂离子，形成第一掺杂区；
形成所述第二掺杂区的步骤包括：通过第二离子注入工艺在所述第二区半导体衬底中注入第二掺杂离子，形成第二掺杂区，所述第二掺杂区中第二掺杂离子浓度小于所述第一掺杂区中第一掺杂离子的浓度。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构之前，形成所述第一掺杂区，或者形成所述栅极结构之后，形成所述第一掺杂区。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述外延层的厚度为10nm～30nm。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底包括：基底和位于所述基底上的鳍部，所述外延层位于所述第一区鳍部中，所述栅极结构横跨所述栅极区鳍部，且覆盖所述鳍部顶部和侧壁表面。
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