CN113745111B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其形成方法包括：提供衬底，衬底包括第一区，第一区上具有第一源掺杂层，第一源掺杂层内具有第一掺杂离子；在第一源掺杂层内形成若干开口，开口的底部暴露出第一区的衬底的表面；在暴露出的第一区的所述衬底的表面上形成沟道柱，沟道柱包括位于开口内且侧壁被第一源掺杂层覆盖的第二部分和位于第二部分上的第一部分；对沟道柱的第二部分进行离子掺杂形成第二源掺杂层，所述第二源掺杂层内具有第二掺杂离子，第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同；本发明的形成方法使得形成的半导体器件的性能得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区，所述第一区上具有第一源掺杂层，所述第一源掺杂层内具有第一掺杂离子；在所述第一源掺杂层内形成若干开口，所述开口的底部暴露出所述第一区的所述衬底的表面；在暴露出的所述第一区的所述衬底的表面上形成沟道柱，所述沟道柱包括位于所述开口内且侧壁被所述第一源掺杂层覆盖的第二部分和位于第二部分上的第一部分；对所述沟道柱的第二部分进行离子掺杂形成第二源掺杂层，所述第二源掺杂层内具有第二掺杂离子，所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同。
可选的，所述第二掺杂离子的离子浓度为1.0E20atom/cm3～8.0E21aotm/cm3。
可选的，所述第二掺杂离子的掺杂工艺包括原位掺杂。
可选的，所述衬底还包括第二区，所述第一区与所述第二区相邻，所述第二区上具有第三源掺杂层，所述第三源掺杂层内具有第三掺杂离子。
可选的，在所述第一源掺杂层内形成所述开口的步骤包括：在所述第一源掺杂层上和所述第三源掺杂层形成若干分立的初始沟道柱；在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述第一源掺杂层、第三源掺杂层、所述初始沟道柱；去除所述第一区的所述初始沟道柱及位于所述初始沟道柱底部的所述第一源掺杂层，至暴露出所述第一区的所述衬底表面，在所述第一源掺杂层内形成所述开口。
可选的，所述初始沟道柱和所述沟道柱采用非相同材料。
可选的，所述第三掺杂离子的离子类型与所述第一掺杂离子的离子类型相反。
可选的，在形成所述第二源掺杂层之后，还包括：去除部分厚度的所述初始隔离层，形成覆盖所述沟道柱和所述初始沟道柱的部分侧壁的隔离层，所述隔离层的顶部表面低于所述初始沟道柱和所述沟道柱的顶部表面。
可选的，在形成所述隔离层之后，还包括：在所述沟道柱的所述第一部分的侧壁上形成第一栅极结构，所述第一栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱的侧壁，所述第二部分位于所述沟道柱一侧的所述第一区的所述衬底表面。
可选的，形成所述隔离层之后，还包括：在所述初始沟道柱的侧壁上形成第二栅极结构，所述第二栅极结构包括第一部分和第二部分，所述第一部分包围所述初始沟道柱的侧壁，所述第二部分位于所述初始沟道柱一侧的所述第二区的所述衬底表面。
可选的，在所述衬底的所述第一区和所述第二区上形成层间介质层，在所述第一区的所述层间介质层内形成第一导电结构、第二导电结构和第三导电结构，所述第一导电结构与所述第一源掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述第一栅极结构的第二部分电连接。
可选的，在所述第二区的所述层间介质层内形成第四导电结构、第五导电结构和第六导电结构，所述第四导电结构与所述第三源掺杂层电连接，所述第五导电结构与所述初始沟道柱顶部电连接，所述第六导电结构与所述第二栅极结构的第二部分电连接。
可选的，在形成所述初始隔离层之前，还包括：形成第三漏掺杂层，所述第三漏掺杂层位于所述初始沟道柱的顶部。
可选的，还包括：形成保护层，所述保护层位于所述第三漏掺杂层上。
相应的，本发明还提供一种半导体器件，包括：衬底，所述衬底包括第一区；第一源掺杂层，位于所述第一区的所述衬底上，所述第一源掺杂层内具有第一掺杂离子；沟道柱，包括第一部分和第二部分，所述第一部分位于所述第一源掺杂层上，所述第二部分位于所述第一源掺杂内且侧壁被所述第一源掺杂层覆盖；第二源掺杂层，由所述沟道柱的第二部分进行离子掺杂后构成，且具有第二掺杂离子；其中：所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同。
可选的，所述第二掺杂离子的离子浓度为1.0E20atom/cm3～8.0E21atom/cm3。
可选的，所述衬底还包括第二区，所述第一区和所述第二区相邻，所述第二区上具有第三源掺杂层，所述第三源掺杂层内具有第三掺杂离子。
可选的，还包括：初始沟道柱，所述初始沟道柱位于所述第三源掺杂层上。
可选的，所述初始沟道柱和所述沟道柱采用非相同材料。
可选的，所述第三掺杂离子的离子类型与所述第一掺杂离子的离子类型相反。
可选的，还包括：隔离层，位于所述衬底上，且覆盖所述沟道柱和所述初始沟道柱的部分侧壁，所述隔离层的顶部表面低于所述初始沟道柱和所述沟道柱的顶部表面。
可选的，还包括：第一栅极结构，位于所述沟道柱的侧壁上，所述第一栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱的侧壁，所述第二部分位于所述沟道柱一侧的所述第一区的所述衬底表面。
可选的，还包括：第二栅极结构，位于所述初始沟道柱的侧壁上，所述第二栅极结构包括第一部分和第二部分，所述第一部分包围所述初始沟道柱的侧壁，所述第二部分位于所述初始沟道柱一侧的所述第二区的所述衬底表面。
可选的，还包括：层间介质层，位于所述衬底的所述第一区和所述第二区上，且顶部高于所述第一栅极结构和所述第二栅极结构的顶部表面。
可选的，还包括：第一导电结构、第二导电结构和第三导电结构，所述第一导电结构、所述第二导电结构和所述第三导电结构位于所述第一区的所述层间介质层内，所述第一导电结构与所述第一源掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述第一栅极结构的第二部分电连接。
可选的，还包括：第四导电结构、第五导电结构和第六导电结构，所述第四导电结构、所述第五导电结构和所述第六导电结构位于第二区的所述层间介质层内，所述第四导电结构与所述第三源掺杂层电连接，所述第五导电结构与所述初始沟道柱顶部电连接，所述第六导电结构与所述第二栅极结构的第二部分电连接。
可选的，还包括：第三漏掺杂层，所述第三漏掺杂层位于所述初始沟道柱的顶部，所述第三漏掺杂层内具有所述第三掺杂离子。
与现有技术相比，本发明的技术方案具有以下有益效果：
在衬底上形成沟道柱，沟道柱的第一部分位于第一源掺杂层上，沟道柱的第二部分被第一源掺杂层覆盖，对沟道柱的第二部分进行离子掺杂，使得沟道柱的第二部分形成第二源掺杂层，其中第二源掺杂层内的第二掺杂离子浓度小于第一源掺杂层内的第一掺杂离子浓度，第二掺杂离子的离子类型与第一掺杂离子的离子类型相同。利用第二源掺杂层内的第二掺杂离子浓度小于第一源掺杂层内的第一掺杂离子浓度，一方面由于第二源掺杂内的第二掺杂离子的浓度小于第一源掺杂层内的第一掺杂离子浓度，位于沟道柱的第一部分底部的第二源掺杂层内的第二掺杂离子浓度低，可以更好地控制第二掺杂离子向沟道柱内扩散，从而减少了对沟道柱的损伤，提高沟道柱的质量，这是因为位于沟道柱底部的第二源掺杂层内的掺杂离子浓度低，可以直接向沟道柱扩散的离子就少，而第一源掺杂层距离沟道柱较远，第一源掺杂内的扩散离子对沟道柱造成的损伤少；同时由于位于衬底上的第一源掺杂层内的第一掺杂离子浓度高，沟道柱底部具有更低的接触电阻，这是因为接触的地方是欧姆接触，其电阻大小与离子掺杂浓度的高低有关，离子掺杂浓度越高，电阻越小，从而使得最终形成的半导体器件的性能得到增强。
附图说明
图1是一实施例中半导体器件的剖面结构示意图；
图2至图8是本发明实施例中半导体器件形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。
图1是一实施例中半导体器件的剖面结构示意图。
请参考图1，包括：衬底100，所述衬底100包括第一区110和第二区120；位于第一区110上的第一源掺杂层111，第一源掺杂层111内具有第一掺杂离子；位于第二区的第二源掺杂层121，第二源掺杂层121内具有第二掺杂离子，第一掺杂离子的离子类型与第二掺杂离子的离子类型相反；位于第一源掺杂层111上的第一沟道柱112；位于第二源掺杂层121上的第二沟道柱122，第一沟道柱112的材料与第二沟道柱122的材料不同；位于第一源掺杂层111和第二源掺杂层121上的隔离层130，隔离层130覆盖第一沟道柱112和第二沟道柱122的部分侧壁；位于第一沟道柱112侧壁的第一栅极结构113，第一栅极结构113包括第一部分114位于第一沟道柱112的侧壁，第二部分115位于第一沟道柱112一侧的衬底100上；位于第二沟道柱122侧壁的第二栅极结构123，第二栅极结构123包括第一部分124位于第二沟道柱122的侧壁，第二部分125位于第二沟道柱122一侧的衬底100上；位于衬底100上的介质层140，介质层140覆盖第一栅极结构113和第二栅极结构123，介质层140的顶部表面高于第一栅极结构113的顶部表面和第二栅极结构123的顶部表面；位于介质层140的导电结构，导电结构包括连接第一源掺杂层111的第一导电结构116、连接第一沟道柱112顶部的第二导电结构117、连接第一栅极结构113的第二部分115的第三导电结构118、连接第二源掺杂层121的第四导电结构126、连接第二沟道柱122顶部的第五导电结构127以及连接第二栅极结构123的第二部分125的第六导电结构128。
在第一源掺杂层上形成第一沟道柱，在第二源掺杂层上形成第二沟道柱，第一沟道柱和第二沟道柱的材料不同，这种结构半导体器件是直接在第二源掺杂层上形成第二沟道柱或直接在第一源掺杂层上形成第一沟道柱，这样就没有办法在第一沟道柱或者第二沟道柱的底部和***形成不同浓度的源掺杂层，这样短沟道控制和接触电阻的控制得不到最大的优化。
为了解决上述问题，本发明技术方案提供一种半导体器件及其形成方法，
对沟道柱被第一源掺杂层覆盖的第二部分进行离子掺杂形成第二源掺杂层，沟道柱的第一部分位于第二源掺杂层上，其中第二源掺杂层中的第二掺杂离子的浓度小于第一源掺杂层内的第一掺杂离子的浓度，且第二掺杂离子的离子类型与第一掺杂离子的离子类型相同。在后续的使用过程中，沟道柱的第一部分作为沟道使用，沟道柱的第一部分位于第二源掺杂层上，由于第二源掺杂层内的第二掺杂离子的浓度小于第一源掺杂层内的第一掺杂离子的浓度，这样位于沟道柱底部的第二源掺杂层内的掺杂离子浓度低，可以直接向沟道柱扩散的离子就少，而第一源掺杂层距离沟道柱较远，第一源掺杂内的扩散离子对沟道柱造成的损伤少；同时由于位于衬底上的第一源掺杂层内的第一掺杂离子浓度高，沟道柱底部具有更低的接触电阻，这是因为接触的地方是欧姆接触，其电阻大小与离子掺杂浓度的高低有关，离子掺杂浓度越高，电阻越小，从而使得最终形成的半导体器件的性能得到增强。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图2至图8是本发明实施例中半导体器件形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200包括第一区210，所述第一区210上具有第一源掺杂层211，所述第一源掺杂层内具有第一掺杂离子。
在本实施例中，所述衬底200的材料为单晶硅；在其他实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
在本实施例中，所述第一掺杂离子的离子类型为P型；所述P型离子包括硼离子或铟离子。
在其他实施例中，所述第一掺杂离子的离子类型还可为N型；所述N型离子包括磷离子或砷离子。
在本实施例中，所述第一掺杂离子采用硼(B)离子，所述第一掺杂离子的离子浓度为3.0E20atom/cm3～1.0E22atom/cm3。
在本实施例中，形成所述第一源掺杂层211的目的在于后续作为源极使用。
请继续参考图2，所述衬底200还包括第二区220，所述第一区210与所述第二区220相邻，所述第二区220上具有第三源掺杂层221，所述第三源掺杂层221内具有第三掺杂离子。
在本实施例中，所述第一掺杂离子的离子类型与所述第三掺杂离子的离子类型相反。
在本实施例中，所述第三掺杂离子的离子类型为N型；所述N型离子包括磷离子或砷离子。
在其他实施例中，所述第三掺杂离子的离子类型还可为P型；所述P型离子包括硼离子或铟离子。
在本实施例中，形成所述第三源掺杂层221的目的在于后续作为源极使用。
在本实施例中，所述第一源掺杂层211和所述第三源掺杂层221的形成工艺包括离子注入工艺。在其他实施例中，所述第一源掺杂层211和所述第三源掺杂层221的形成工艺包括原位掺杂工艺。
请参考图3，在所述第一源掺杂层211上和所述第三源掺杂层221形成若干分立的初始沟道柱222。
所述初始沟道柱222的形成方法包括：在所述衬底200上形成初始沟道材料层(未图示)；在所述初始沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述初始沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述初始沟道材料层，直至分别暴露出第一源掺杂层211上和所述第三源掺杂层221表面，在第一源掺杂层211上和所述第三源掺杂层221上形成所述初始沟道柱222。
在本实施例中，所述初始沟道柱222的材料包括硅。在其他实施例中，所述初始沟道柱222的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述初始沟道材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述初始沟道材料层的工艺包括物理气相沉积工艺、外延生长工艺或原子层沉积工艺。
在本实施例中，刻蚀所述初始沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的初始沟道柱222；形成所述初始沟道材料层的工艺包括物理气相沉积工艺，所述物理气相沉积工艺能够形成结构致密且厚度较厚的初始沟道材料层。
在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。
在其他实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
在本实施例中，还包括：在所述初始沟道柱222的顶部表面形成第三漏掺杂层223，所述第三漏掺杂层223内具有所述第三掺杂离子。
在本实施例中，还包括：在所述第三漏掺杂层223顶部表面形成保护层224，所述保护层用于保护所所述第三漏掺杂层223顶部表面在后续的工艺中不受损伤。所述保护层224的材料包括氮化硅。
在其他实施例中，能够不形成所述保护层。
在形成所述初始沟道柱222之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。
请继续参考图3，在所述衬底200上形成初始隔离层300，所述初始隔离层300覆盖所述第一源掺杂层211、第三源掺杂层221、所述初始沟道柱222。
在本实施例中，在所述第一源掺杂层211、所述第三源掺杂层221上形成所述初始隔离层300，所述初始隔离层300覆盖所述初始沟道柱222的侧壁，所述初始隔离层300的顶部表面高于所述初始沟道柱222的顶部表面。
在本实施例中，所述初始隔离层300的材料为氧化硅；在其他实施例中，所述初始隔离层300的材料还可为氮化硅、氮氧化硅或氮碳化硅。
形成所述初始隔离层300的工艺包括可流动的化学气相沉积工艺或原子层沉积工艺。
在本实施例中，形成所述初始隔离层300的工艺包括可流动的化学气相沉积工艺，所述可流动的化学气相沉积工艺能够形成结构致密且厚度较厚的初始隔离层。
在本实施例中，先在所述第一源掺杂层、所述第三源掺杂层上形成初始隔离层的材料层，平坦化初始隔离层的材料层至暴露出所述保护层224的顶部表面，形成所述初始隔离层300。
请参考图4，在所述第一源掺杂层211内形成若干开口212，所述开口212的底部暴露出所述第一区210的所述衬底200的表面。
形成所述开口212的方法包括：去除所述第一区210的所述初始沟道柱222及位于所述初始沟道柱222底部的所述第一源掺杂层211，至暴露出所述第一区210的所述衬底200表面，在所述第一源掺杂层211内形成所述开口212。
在本实施例中，形成所述开口212的工艺为干法刻蚀工艺；在其他实施例中，形成所述开口212的工艺还可为湿法刻蚀工艺。
在本实施例中，形成所述开口212的工艺参数包括：采用的气体包括：H2、O2、CH3F，其中，所述H2的气体流量为50sccm至300sccm、O2气体流量为20sccm至200sccm、CH3F气体流量为40sccm至1000sccm，反应压强为20毫托至200毫托。
在本实施例中，去除所述第一区210上的所述第一源掺杂层211上的所述初始沟道柱222的目的在于：后续在所述第一区210的所述第一掺杂层上形成与所述初始沟道柱222不同材料的沟道柱。
请参考图5，在暴露出的所述第一区210的所述衬底200的表面上形成沟道柱213，所述沟道柱213包括位于所述开口212内且侧壁被所述第一源掺杂层211覆盖的第二部分215和位于第二部分215上的第一部分214。
所述沟道柱213的顶部表面与所述初始隔离层300的顶部表面齐平。
在本实施例中，所述沟道柱213的材料与所述初始沟道柱222的材料不同。
在本实施例中，所述沟道柱213的材料采用硅锗；在其他实施例中，所述沟道柱213的材料还可为硅等。
在本实施例中，形成所述沟道柱213的工艺为外延生长工艺。
在本实施例中，形成所述沟道柱213的工艺参数包括：采用的反应气体包括：H2、HCl、SiCl2H2以及GeH4，其中：H2的气体流量为10sccm至300sccm、HCl的气体流量为10sccm至200sccm、SiCl2H2的气体流量为200sccm至2000sccm、GeH4的气体流量为10sccm至1500sccm、温度为600℃至850℃、反应压强为8托至300托。
请继续参考图5，对所述沟道柱213的第二部分215进行离子掺杂形成第二源掺杂层216，所述第二源掺杂层216内具有第二掺杂离子，所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同。
在本实施例中，在半导体器件工作的过程中，沟道柱213的第一部分214作为沟道，由于沟道底部的第二源掺杂层216内的第二掺杂离子的浓度小于位于第二源掺杂层周围的第一源掺杂层211内的第一掺杂离子浓度，这样所述第二源掺杂层216内能够向所述沟道柱213的所述第一部分214内扩散的离子减少，并且位于第二源掺杂层周围的第一源掺杂层由于距离所述第一部分214的距离较远，能够向所述第一部分214内扩散的离子少，从而减少了扩散离子对所述沟道柱213的损伤，提高了作为沟道使用的所述第一部分214的质量，以提升形成的半导体器件的质量。
在本实施例中，同时利用第一源掺杂层211内的第一掺杂离子的浓度较高，且大于第二源掺杂层216内的第二掺杂离子的浓度，沟道柱底部具有更低的接触电阻，这是因为接触的地方是欧姆接触，其电阻大小与离子掺杂浓度的高低有关，离子掺杂浓度越高，电阻越小，从而使得最终形成的半导体器件的性能得到增强。
所述第二掺杂离子的离子为N型离子或P型离子。
在本实施例中，所述第二掺杂离子的离子类型与第一掺杂离子的离子类型相同，所以所述第二掺杂离子为P型离子。
当所述第二掺杂离子为P型离子时，所述第二掺杂离子的离子为硼离子或铟离子。
在其他实施例中，当所述第二掺杂离子为N型离子时，所述第二掺杂离子的离子为磷离子或砷离子。
在本实施例中，所述第二掺杂离子的离子与所述第一掺杂离子的离子相同，都采用硼(B)离子。
在本实施例中，所述第二掺杂离子的离子与所述第一掺杂离子的离子相同，即都采用硼(B)离子，选用相同掺杂离子的目的在于可以减少形成的器件的电阻。
在其他实施例中，所述第二掺杂离子的离子与第一掺杂离子的离子还可不同。
在本实施例中，所述第二掺杂离子的离子浓度为1.0E20atom/cm3～～8.0E21atom/cm3。当所述第二掺杂离子的离子浓度小于1.0E20atom/cm3，所述第二掺杂离子的离子浓度低，形成的电阻太大；当所述第二掺杂离子的立离子浓度大于8.0E21atom/cm3，所述第二掺杂离子的离子浓度太高，能够向沟道柱内扩散的离子就越多，对沟道柱的损伤就越大。
在本实施例中，所述第二掺杂离子的掺杂工艺为原位掺杂工艺，具体的工艺掺杂包括：采用的反应气体包括：SiH2Cl2、B2H6、GeH4的混合气体，其中混合气体的气体流量为1sccm至1000sccm、同时注入H2，H2的体积大小为0.1SLM～～50SLM、压强为50托至300托、温度为650℃至800℃。
请参考图6，在形成所述第二源掺杂层216之后，还包括：去除部分厚度的所述初始隔离层300，形成覆盖所述沟道柱213和所述初始沟道柱222的部分侧壁的隔离层310，所述隔离层310的顶部表面低于所述初始沟道柱222和所述沟道柱213的顶部表面。
在本实施例中，所述隔离层310覆盖所述沟道柱213的第一部分214的部分侧壁。
在本实施例中，去除部分厚度的所述初始隔离层300的工艺为干法刻蚀工艺。
在本实施例中，形成所述隔离层310的目的在于使得器件之间形成电学隔离。
在本实施例中，还包括：去除所述第三漏掺杂层223表面的所述保护层224。
请参考图7，在形成所述隔离层310之后，还包括：在所述沟道柱213的所述第一部分214的侧壁上形成第一栅极结构410，所述第一栅极结构410包括第一部分和第二部分，所述第一部分包围所述沟道柱213的所述第一部分214的侧壁，所述第二部分位于所述沟道柱213一侧的所述第一区210的所述衬底200表面。
请继续参考图7，所述初始沟道柱222的侧壁上形成第二栅极结构420，所述第二栅极结构420包括第一部分和第二部分，所述第一部分包围所述初始沟道柱222的侧壁，所述第二部分位于所述初始沟道柱222一侧的所述第二区220的所述衬底200表面。
在本实施例中，所述第一栅极结构410和所述第二栅极结构420的结构相同，都分别包括栅介质层401、功函数层402和栅极层403。
在本实施例中，所述第一栅极结构410的所述栅介质层401位于所述沟道柱213的所述第一部分214的侧壁上，所述功函数层402位于所述栅介质层401的表面，所述栅极层403位于所述功函数层402的表面。
在本实施例中，所述第二栅极结构420的所述栅介质层401位于所述初始沟道柱222的侧壁上，所述功函数层402位于所述栅介质层401的表面，所述栅极层403位于所述功函数层402的表面。
在本实施例中，所述栅介质层401的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝。
在其他实施例中，所述栅介质层401的材料包括氧化硅。
所述功函数层402的材料包括氮化钛、钛化铝或氮化钽。
所述栅极层403的材料包括多晶硅或金属。在本实施例中，所述栅极层的材料包括金属，所述金属包括钨。
在本实施例中，形成所述功函数材料层的工艺包括化学气相沉积工艺或物理气相沉积工艺。
在本实施例中，形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺。
在本实施例中，刻蚀所述栅极材料层和所述功函数材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述第一栅极结构410还位于所述沟道柱213的所述第一部分214的顶部表面。
在本实施例中，所述第二栅极结构420还位于所述第三漏掺杂层223的顶部表面。
请参考图8，在所述衬底200的所述第一区210和所述第二区220上形成层间介质层400。
在所述隔离层300上形成所述层间介质层400，所述层间介质层400顶部表面高于所述第一栅极结构410和所述第二栅极结构420的顶部表面。
在本实施例中，所述层间介质层400的材料包括氧化硅；在其他实施例中，所述层间介质层400的材料包括氮化硅或氮碳化硅。
在本实施例中，形成所述层间介质层400的工艺包括化学气相沉积工艺。在其他实施例中，形成所述层间介质层400的工艺包括原子层沉积工艺或热氧化工艺。
在本实施例中，所述层间介质层400的具体形成过程分两步，第一步是所述隔离层310上形成第一层间介质层(图中未示出)，形成第一层间介质层之后平坦化第一栅极结构和第二栅极结构，至暴露出所述沟道柱213的所述第一部分214的顶部表面、所述第一部分214的部分侧壁，以及所述第三漏掺杂层223的顶部和侧壁表面；之后在第一层间介质层上形成第二层间介质层(图中未示出)，第二层间介质层的顶部表面高于所述第三漏掺杂层223的顶部表面和所述沟道柱213的所述第一部分214的顶部表面。
请继续参考图8，在所述第一区210的所述层间介质层400内形成第一导电结构501、第二导电结构502和第三导电结构503，所述第一导电结构501与所述第一源掺杂层211电连接，所述第二导电结构502与所述沟道柱213顶部电连接，所述第三导电结构503与所述第一栅极结构410的第二部分电连接。
在所述第二区220的所述层间介质层400内形成第四导电结构504、第五导电结构505和第六导电结构506，所述第四导电结构504与所述第三源掺杂层221电连接，所述第五导电结构505与所述初始沟道柱222顶部电连接，即与所述第三漏掺杂层223电连接，所述第六导电结构506与所述第二栅极结构420的第二部分电连接。
相应的，本发明还提供一种半导体器件，包括衬底200，所述衬底200包括第一区210和第二区220；第一源掺杂层211，位于所述第一区210的所述衬底200上，所述第一源掺杂层211内具有第一掺杂离子；沟道柱213，包括第一部分214和第二部分215，所述第一部分214位于所述第二部分215上，所述第二部分215位于所述第一源掺杂层211内且侧壁被所述第一源掺杂层211覆盖；第二源掺杂层216，由所述沟道柱213的第二部分215进行离子掺杂后构成，且具有第二掺杂离子；其中：所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同。
在本实施例中，沟道柱213的第一部分214位于所述第二源掺杂层216上，第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，沟道柱213的第一部分214作为沟道，这样利用沟道底部的第二源掺杂层216内具有较小的离子浓度，这样所述第二源掺杂层216内能够向所述沟道柱213的所述第一部分214内扩散的离子减少，并且位于第二源掺杂层216周围的第一源掺杂层211由于距离所述第一部分214的距离较远，能够向所述第一部分214内扩散的离子少，从而减少了扩散离子对所述沟道柱213的损伤，提高了作为沟道使用的所述第一部分214的质量。
在本实施例中，同时由于位于衬底200上的第一源掺杂层211内的第一掺杂离子浓度高，沟道柱底部具有更低的接触电阻，这是因为接触的地方是欧姆接触，其电阻大小与离子掺杂浓度的高低有关，离子掺杂浓度越高，电阻越小，从而使得最终形成的半导体器件的性能得到增强，从而使得形成的半导体器件的性能得到提升。
在本实施例中，所述第一掺杂离子的离子类型为P型；在其他实施例中，所述第一掺杂离子的离子类型还可为N型。
当所述第一掺杂离子为P型离子时，所述第一掺杂离子的离子为硼离子或铟离子；
当所述第一掺杂离子为N型离子时，所述第一掺杂离子的离子为磷离子或砷离子。
在本实施例中。所述第二掺杂离子的离子与所述第一掺杂离子的离子相同，都采用的硼(B)离子。
在本实施例中，1.0E20atom/cm3～～8.0E21atom/cm3。当所述第二掺杂离子的离子浓度小于1.0E20atom/cm3，所述第二掺杂离子的离子浓度低，形成的电阻太大；当所述第二掺杂离子的立离子浓度大于8.0E21atom/cm3，所述第二掺杂离子的离子浓度太高，能够向沟道柱内扩散的离子就越多，对沟道柱的损伤就越大。
在本实施例中，所述衬底200还包括第二区220，所述第一区210和所述第二区220相邻，所述第二区220上具有第三源掺杂层221，所述第三源掺杂层221内具有第三掺杂离子。
在本实施例中，还包括：初始沟道柱222，所述初始沟道柱222位于所述第三源掺杂层221上。
在本实施例中，所述初始沟道柱222和所述沟道柱213采用非相同材料。
在本实施例中，所述第三掺杂离子的离子类型与所述第一掺杂离子的离子类型相反，所述第三掺杂离子的离子类型为N型；所述N型离子包括磷离子或砷离子。
在其他实施例中，所述第三掺杂离子的离子类型还可为P型；所述P型离子包括硼离子或铟离子。
在本实施例中，隔离层310位于所述衬底200上，且覆盖所述沟道213和所述初始沟道柱222的部分侧壁，所述隔离层310的顶部表面低于所述初始沟道柱222和所述沟道柱213的顶部表面。
在本实施例中，还包括：第一栅极结构410，位于所述沟道柱213的侧壁上，所述第一栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱213的侧壁，所述第二部分位于所述沟道柱213一侧的所述第一区的所述衬底表面。
在本实施例中，所述第一栅极结构的第一部分包围所述沟道柱213的所述第一部分214的侧壁。
在本实施例中，还包括：第二栅极结构420，位于所述初始沟道柱的侧壁上，所述第二栅极结构包括第一部分和第二部分，所述第一部分包围所述初始沟道柱222的侧壁，所述第二部分位于所述初始沟道柱222一侧的所述第二区的所述衬底表面。
在本实施例中，还包括：层间介质层400，位于所述衬底200的所述第一区210和所述第二区220上，且顶部高于所述第一栅极结构410和所述第二栅极结构420的顶部表面。
在本实施例中，还包括：第一导电结构501、第二导电结构502和第三导电结构503，所述第一导电结构501、所述第二导电结构502和所述第三导电结构503位于所述第一区210的所述层间介质层400内，所述第一导电结构501与所述第一源掺杂层211电连接，所述第二导电结构502与所述沟道柱213顶部电连接，所述第三导电结构503与所述第一栅极结构的第二部分电连接。
在本实施例中，还包括：第四导电结构504、第五导电结构505和第六导电结构506，所述第四导电结构504、所述第五导电结构505和所述第六导电结构506位于第二区220的所述层间介质层400内，所述第四导电结构504与所述第三源掺杂层221电连接，所述第五导电结构505与所述初始沟道柱222顶部电连接，所述第六导电结构506与所述第二栅极结构的第二部分电连接。
在本实施例中，还包括：第三漏掺杂层223，所述第三漏掺杂层223位于所述初始沟道柱222的顶部，所述第三漏掺杂层223内具有所述第三掺杂离子。
在本实施例中，所述第五导电结构505与所述第三漏掺杂层223的顶部电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (27)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区，所述第一区上具有第一源掺杂层，所述第一源掺杂层内具有第一掺杂离子；
在所述第一源掺杂层内形成若干开口，所述开口的底部暴露出所述第一区的所述衬底的表面；
在暴露出的所述第一区的所述衬底的表面上形成沟道柱，所述沟道柱包括位于所述开口内且侧壁被所述第一源掺杂层覆盖的第二部分和位于第二部分上的第一部分；
对所述沟道柱的第二部分进行离子掺杂形成第二源掺杂层，所述第二源掺杂层内具有第二掺杂离子，所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同，其中形成所述开口的步骤包括：
在所述第一源掺杂层上形成若干分立的初始沟道柱；
在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述第一源掺杂层、所述初始沟道柱；
去除所述第一区的所述初始沟道柱及位于所述初始沟道柱底部的所述第一源掺杂层，至暴露出所述第一区的所述衬底表面，在所述第一源掺杂层内形成所述开口。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第二掺杂离子的离子浓度为1.0E20atom/cm3～～8.0E21atom/cm3。
3.如权利要求1所述半导体器件的形成方法，其特征在于，所述第二掺杂离子的掺杂工艺包括原位掺杂。
4.如权利要求1所述半导体器件的形成方法，其特征在于，所述衬底还包括第二区，所述第一区与所述第二区相邻，所述第二区上具有第三源掺杂层，所述第三源掺杂层内具有第三掺杂离子。
5.如权利要求4所述半导体器件的形成方法，其特征在于，在所述第一源掺杂层内形成所述开口的步骤还包括：
在所述第三源掺杂层形成若干分立的初始沟道柱；
在所述衬底上形成初始隔离层，所述初始隔离层覆盖所述第三源掺杂层。
6.如权利要求5所述半导体器件的形成方法，其特征在于，所述初始沟道柱和所述沟道柱采用非相同材料。
7.如权利要求4所述半导体器件的形成方法，其特征在于，所述第三掺杂离子的离子类型与所述第一掺杂离子的离子类型相反。
8.如权利要求5所述半导体器件的形成方法，其特征在于，在形成所述第二源掺杂层之后，还包括：去除部分厚度的所述初始隔离层，形成覆盖所述沟道柱和所述初始沟道柱的部分侧壁的隔离层，所述隔离层的顶部表面低于所述初始沟道柱和所述沟道柱的顶部表面。
9.如权利要求8所述半导体器件的形成方法，其特征在于，在形成所述隔离层之后，还包括：在所述沟道柱的所述第一部分的侧壁上形成第一栅极结构，所述第一栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱的侧壁，所述第二部分位于所述沟道柱一侧的所述第一区的所述衬底表面。
10.如权利要求9所述半导体器件的形成方法，其特征在于，形成所述隔离层之后，还包括：在所述初始沟道柱的侧壁上形成第二栅极结构，所述第二栅极结构包括第一部分和第二部分，所述第一部分包围所述初始沟道柱的侧壁，所述第二部分位于所述初始沟道柱一侧的所述第二区的所述衬底表面。
11.如权利要求10所述半导体器件的形成方法，其特征在于，还包括：在所述衬底的所述第一区和所述第二区上形成层间介质层，在所述第一区的所述层间介质层内形成第一导电结构、第二导电结构和第三导电结构，所述第一导电结构与所述第一源掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述第一栅极结构的第二部分电连接。
12.如权利要求11所述半导体器件的形成方法，其特征在于，还包括：在所述第二区的所述层间介质层内形成第四导电结构、第五导电结构和第六导电结构，所述第四导电结构与所述第三源掺杂层电连接，所述第五导电结构与所述初始沟道柱顶部电连接，所述第六导电结构与所述第二栅极结构的第二部分电连接。
13.如权利要求5所述半导体器件的形成方法，其特征在于，在形成所述初始隔离层之前，还包括：形成第三漏掺杂层，所述第三漏掺杂层位于所述初始沟道柱的顶部。
14.如权利要求13所述半导体器件的形成方法，其特征在于，还包括：形成保护层，所述保护层位于所述第三漏掺杂层上。
15.一种半导体器件，其特征在于，利用权利要求1至14任一所述的半导体器件的形成方法形成，包括：
衬底，所述衬底包括第一区；
第一源掺杂层，位于所述第一区的所述衬底上，所述第一源掺杂层内具有第一掺杂离子；
沟道柱，包括第一部分和第二部分，所述第一部分位于所述第一源掺杂层上，所述第二部分位于所述第一源掺杂层内且侧壁被所述第一源掺杂层覆盖；
第二源掺杂层，由所述沟道柱的第二部分进行离子掺杂后构成，且具有第二掺杂离子；其中：所述第二掺杂离子的离子浓度小于第一掺杂离子的离子浓度，所述第二掺杂离子的离子类型与所述第一掺杂离子的离子类型相同。
16.如权利要求15所述半导体器件，其特征在于，所述第二掺杂离子的离子浓度为1.0E20atom/cm3～8.0E21atom/cm3。
17.如权利要求15所述半导体器件，其特征在于，所述衬底还包括第二区，所述第一区和所述第二区相邻，所述第二区上具有第三源掺杂层，所述第三源掺杂层内具有第三掺杂离子。
18.如权利要求17所述半导体器件，其特征在于，还包括：初始沟道柱，所述初始沟道柱位于所述第三源掺杂层上。
19.如权利要求18所述半导体器件，其特征在于，所述初始沟道柱和所述沟道柱采用非相同材料。
20.如权利要求17所述半导体器件，其特征在于，所述第三掺杂离子的离子类型与所述第一掺杂离子的离子类型相反。
21.如权利要求18所述半导体器件，其特征在于，还包括：隔离层，位于所述衬底上，且覆盖所述沟道柱和所述初始沟道柱的部分侧壁，所述隔离层的顶部表面低于所述初始沟道柱和所述沟道柱的顶部表面。
22.如权利要求21所述半导体器件，其特征在于，还包括：第一栅极结构，位于所述沟道柱的侧壁上，所述第一栅极结构包括第一部分和第二部分，所述第一部分包围所述沟道柱的侧壁，所述第二部分位于所述沟道柱一侧的所述第一区的所述衬底表面。
23.如权利要求22所述半导体器件，其特征在于，还包括：第二栅极结构，位于所述初始沟道柱的侧壁上，所述第二栅极结构包括第一部分和第二部分，所述第一部分包围所述初始沟道柱的侧壁，所述第二部分位于所述初始沟道柱一侧的所述第二区的所述衬底表面。
24.如权利要求23所述半导体器件，其特征在于，还包括：层间介质层，位于所述衬底的所述第一区和所述第二区上，且顶部高于所述第一栅极结构和所述第二栅极结构的顶部表面。
25.如权利要求24所述半导体器件，其特征在于，还包括：第一导电结构、第二导电结构和第三导电结构，所述第一导电结构、所述第二导电结构和所述第三导电结构位于所述第一区的所述层间介质层内，所述第一导电结构与所述第一源掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述第一栅极结构的第二部分电连接。
26.如权利要求25所述半导体器件，其特征在于，还包括：第四导电结构、第五导电结构和第六导电结构，所述第四导电结构、所述第五导电结构和所述第六导电结构位于第二区的所述层间介质层内，所述第四导电结构与所述第三源掺杂层电连接，所述第五导电结构与所述初始沟道柱顶部电连接，所述第六导电结构与所述第二栅极结构的第二部分电连接。
27.如权利要求18所述半导体器件，其特征在于，还包括：第三漏掺杂层，所述第三漏掺杂层位于所述初始沟道柱的顶部，所述第三漏掺杂层内具有所述第三掺杂离子。
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