CN108666318B - 形成三维存储器的下部半导体图案的方法以及三维存储器 - Google Patents

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Abstract

本发明涉及一种形成三维存储器的下部半导体图案的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。本发明可以提高三维存储器的底部选择栅的阈值电压的均一性。

Description

形成三维存储器的下部半导体图案的方法以及三维存储器
技术领域
本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的下部半导体图案的方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区。核心(core)区具有衬底和堆叠结构，堆叠结构中形成许多用于存储电荷的晶体管。在3D NAND闪存制程中，需要严格控制各层晶体管的阈值电压Vt。在此，底部选择栅(Bottom SelectGate,BSG)的阈值电压Vt受穿过堆叠层下部并且连接至衬底的下部半导体图案的制作工艺影响，其均一性很难控制。
发明内容
本发明提供一种形成三维存储器的下部半导体图案的方法以及三维存储器，可以提高三维存储器的底部选择栅的阈值电压的均一性。
本发明的一个方面提出一种形成三维存储器的下部半导体图案的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。
在本发明的一实施例中，上述方法还包括在所述衬底中形成底部选择栅。
在本发明的一实施例中，去除所述衬底中的杂质的方法包括使用氯化氢进行清除。
在本发明的一实施例中，形成带有掺杂剂的半导体材料的方法包括在形成所述半导体材料的过程中加入带有所述掺杂剂的掺杂气体。
在本发明的一实施例中，形成所述半导体材料的方法包括选择性外延生长。
在本发明的一实施例中，所述掺杂剂的掺杂剂量为7*1013至1*1014atom/cm2。
在本发明的一实施例中，所述多个沟道孔中的至少部分沟道孔之间缺口的轮廓不同。
在本发明的一实施例中，所述半导体结构为晶圆。
在本发明的一实施例中，所述多个沟道孔分布在所述晶圆的中央区域和边缘区域。
在本发明的一实施例中，所述第一材料层为伪栅极层，所述第二材料层为介质层。
在本发明的一实施例中，所述掺杂剂含有硼。
本发明的另一方面还提出一种三维存储器，包括衬底、堆叠层、多个沟道孔以及下部半导体图案。堆叠层位于所述衬底上，所述堆叠层包括间隔的栅极层。多个沟道孔垂直贯穿所述堆叠层且到达所述衬底，其中在所述多个沟道孔底部具有从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口。所述下部半导体图案填充所述缺口，其中所述下部半导体图案是经过掺杂的。
在本发明的一实施例中，三维存储器还包括位于所述衬底中的底部选择栅。
在本发明的一实施例中，所述多个沟道孔中至少部分沟道孔之间缺口的轮廓不同。
在本发明的一实施例中，所述下部半导体图案的掺杂类型为P型掺杂或者N型掺杂。
在本发明的一实施例中，所述下部半导体图案的杂质为硼。
在本发明的形成三维存储器的下部半导体图案的方法以及三维存储器中，通过在形成下部半导体图案时进行掺杂剂的掺杂，来弥补形成下部半导体图案前清除杂质的步骤所造成的衬底缺陷，从而有效改善底部选择栅的阈值电压Vt均一性差的问题。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明一实施例的形成三维存储器的下部半导体图案的方法流程图。
图2A-2D是本发明一实施例的形成三维存储器的下部半导体图案的方法的示例性过程中的剖面示意图。
图3是示意衬底损害的水平剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明的实施例描述形成三维存储器的下部半导体图案的方法以及三维存储器，可以提高三维存储器的底部选择栅的阈值电压的均一性。
图1是本发明一实施例的形成三维存储器件的下部半导体图案的流程图。图2A-2D是本发明一实施例的形成三维存储器件的下部半导体图案的方法的示例性过程示意图。下面参考图1-2D所示描述本实施例的形成下部半导体图案的方法。
在步骤102，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区。从垂直方向看，核心区可具有衬底和位于衬底上的堆叠层。堆叠层包括交替堆叠的多个第一材料层和多个第二材料层。
在本发明的一实施例中，第一材料层可以为伪栅极层，其将在后续的工艺中被去除并替换为栅极层。在本发明的另一实施例中，第一材料层可以为栅极层，其将一直保留到最终的三维存储器产品中作为栅极层。在本发明的实施例中，第二材料层为介质层，用于隔开第一材料层。
在此半导体结构中，，已经在衬底中形成了底部选择栅。形成底部选择栅的方法可以是已知的各种方法，例如离子注入。
在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括衬底201和位于衬底401上的堆叠层(stack)210。堆叠层210为第一材料层211和第二材料层212交替层叠的叠层。
在本发明的实施例中，衬底201的材料例如是硅。第一材料层211和第二材料层212例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅，形成堆叠层210。在另一实施例中，第一材料层211和第二材料层212例如是多晶硅和氧化硅的组合。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如半导体接可包括字线连接区的结构。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底401还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤104，形成垂直贯穿堆叠层且到达衬底的多个沟道孔。
在此步骤中，在堆叠层中形成多个垂直于衬底表面的沟道孔。沟道孔部分贯穿衬底。沟道孔用来容纳后续将形成的存储元件。
可使用一道光刻制程在核心区的堆叠层形成沟道孔。例如，可使用一个光掩模对核心区进行曝光，配合相应的刻蚀，形成沟道孔。
在图2B所示例的半导体结构的剖面图中，在半导体结构200b中形成了沟道孔213。刻蚀沟道孔213时会有很强的等离子体，从而引入硅源(Si Source)。这样，在沟道孔213位于衬底201中的表面具有杂质214，例如硅源和非晶硅。
在步骤106，通过多个沟道孔去除衬底中的杂质。
在此步骤中，在兼顾特征尺寸(CD)、缺陷和质量的情况下，可进行形成下部半导体图案前的前期处理(Pre bake)。前期处理包括去除杂质。
举例来说，通过氯化氢(HCl)进行前期处理，其中HCl对硅的选择性很高，可以清除硅源和非晶硅。在此，较佳地严格控制HCl的流量，保证清除干净沟道孔界面处的硅源。然而HCl量仍然是难于控制的，HCl量太少的话，硅源清除不干净，下部半导体图案的缺陷明显，质量较差。HCl量太多的话，对衬底造成损害，会形成从多个沟道孔侧壁向衬底侧向凸伸的缺口。
在图2C所示例的半导体结构200c的剖面图中，沟道孔213中的杂质已经被去除。然而，形成不期望的从多个沟道孔213的侧壁向衬底201侧向凸伸的缺口215。
图3是示意衬底损害的水平剖面示意图，从图3可以看到缺口在更大面积的衬底上的分布。在图3中，截面大概呈圆形的许多沟道孔213，从侧壁向向衬底201侧向凸伸出了许多缺口215。可以看到，多个沟道孔213中的至少部分沟道孔213之间缺口215的轮廓不同。事实上，缺口215的轮廓是难于控制的，其形状也是非常随机的。
在步骤108，在多个沟道孔底部形成含有杂质的半导体材料作为下部半导体图案，半导体材料填充缺口。
在此步骤中，可以在形成的下部半导体图案的过程中加入带有掺杂剂的掺杂气体，从而使得所形成的下部半导体图案是经过掺杂的。在此，掺杂可以是P型(第一类型)掺杂，也可以是N型(第二类型)掺杂。以P型掺杂来说，掺杂剂可以包含III族元素，以N型掺杂来说，掺杂剂可以包含V族元素。在此可以理解，下部半导体图案会被掺杂到使得杂质达到预定浓度水平。例如与被去除侧掏的衬底材料相当的浓度水平。
在形成的下部半导体图案的过程，含有杂质的半导体材料也会进入沟道孔侧面的缺口中，从而使得缺口的半导体材料中也含有杂质。
在此步骤中，可通过精确控制掺杂剂的掺杂量，来保证底部选择栅的阈值电压(Vt)符合需要。
在图2D所示例的半导体结构200d的剖面图中，在各沟道孔213的底部形成含有杂质的半导体材料216作为下部半导体图案。半导体材料216同时填充缺口。形成半导体材料216的方式例如是选择性外延生长(Selective Epitaxial Growth,SEG)。半导体材料216的材料例如是硅。以P型掺杂来说，加入的掺杂剂可以是硼(B)。带有掺杂剂的掺杂气体可以是硼烷。掺杂剂的掺杂剂量可为7*1013至1*1014atom/cm2。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
经过上述处理，可以显著提升衬底中各处杂质的浓度的均一性，从而显著改善底部选择栅的阈值电压的均一性。这样，可以提升三维存储器的良率。
本实施例的另一优势是在形成下部半导体图案的步骤中解决底部选择栅的阈值电压的均一性问题，从而可以简化工艺。相比之下，一种形成下部半导体图案的方法是先按传统方法形成下部半导体图案，然后对下部半导体图案进行离子注入而形成掺杂。这种方法不仅需要额外的步骤，而且由于离子注入是是垂直注入，不能注入到沟道孔之外的缺口的区域，而导致杂质分布不均匀。
进一步，在包含多个存储器裸芯(die)的晶圆中，本实施例的方法可改善中央区域和边缘区域中，底部选择栅的阈值电压的均一性问题。具体来说，参考图3所示，若其显示的为整个晶圆，则沟道孔213分布在晶圆的中央区域和边缘区域。缺口215在整个晶圆的衬底上的轮廓差别显著，例如在晶圆的中央区域，缺口215侧向尺寸大，而在晶圆的边缘区域缺口215的侧向尺寸小。通过本实施例中将带有杂质的半导体材料一致性地填充到各个区域缺口215中，可以使得杂质的分布均匀，从而改善整个晶圆上底部选择栅的阈值电压的均一性。
在上述步骤102-108工艺完成后，再加上常规的工艺，例如形成存储器层、沟道层、填充层以及顶部电极即可完成沟道孔工艺，再加上其他区域的工艺，即可得到本发明实施例的三维存储器。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道孔阵列。下面参考图2D描述根据本发明一实施例的三维存储器。为避免混淆本发明的重点，图2D中仅示出三维存储器中包含若干个沟道孔的核心区。如图2D所示，三维存储器可包括衬底201和堆叠层210。衬底201中具有底部选择栅(图未示)。堆叠层210位于衬底201上，堆叠层210包括间隔的多个栅极层211。多个栅极层211中相邻的栅极层211之间例如可以由绝缘层212隔开。栅极层211的层数与三维存储器的层数有关。
多个沟道孔213垂直贯穿堆叠层210且到达衬底201，其中在多个沟道孔底部具有从多个沟道孔侧壁向衬底侧向凸伸的缺口215。下部半导体图案216形成于沟道孔213的底部，且下部半导体图案216填充缺口215，且下部半导体图案216是经过掺杂的。
在本发明的实施例中，多个沟道孔213中至少部分沟道孔之间缺口215的轮廓不同。需要指出，图2D中示出的缺口215的轮廓仅是示例性的，实际的轮廓的侧向深度和形状是多种多样的，这可以参考图3所示。
在本发明的实施例中，栅极层211例如是金属或者多晶硅。绝缘层212例如是氧化硅。
在本发明的实施例中，沟道孔213可为圆柱形孔，尽管并非作为限定。
在本发明的实施例中，下部半导体图案216掺杂类型可为P型掺杂或者N型掺杂。
存储器层例如包括阻挡层、电荷捕获层和隧穿层。存储器层可以是设置在沟道孔内介质层，也可以设置在第一材料层中靠近沟道孔的横向沟槽内的浮栅结构。可以理解，有关存储器层和沟道层的结构及其形成工艺并非本发明的重点，在此不再展开描述。
图2D所示的三维存储器可为电荷存储型存储器(CTF)，其中电荷捕获层是通过介电层来实现。然而可以理解，本发明的实施例还可以实施在浮栅型存储器中，其中电荷捕获层是通过浮置栅极来实现。电荷捕获层例如包括多晶硅材料。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (16)

1.一种形成三维存储器的下部半导体图案的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；
形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；
通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；
在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口，所述掺杂剂的掺杂浓度与被去除而形成所述缺口的衬底材料的掺杂浓度相当。
2.如权利要求1所述的方法，其特征在于，还包括在所述衬底中形成底部选择栅。
3.如权利要求1所述的方法，其特征在于，去除所述衬底中的杂质的方法包括使用氯化氢进行清除。
4.如权利要求1所述的方法，其特征在于，形成带有掺杂剂的半导体材料的方法包括在形成所述半导体材料的过程中加入带有所述掺杂剂的掺杂气体。
5.如权利要求1或4所述的方法，其特征在于，形成所述半导体材料的方法包括选择性外延生长。
6.如权利要求1或4所述的方法，其特征在于，所述掺杂剂的掺杂剂量为7*1013至1*1014atom/cm2。
7.如权利要求1所述的方法，其特征在于，所述多个沟道孔中的至少部分沟道孔之间缺口的轮廓不同。
8.如权利要求1所述的方法，其特征在于，所述半导体结构为晶圆。
9.如权利要求8所述的方法，其特征在于，所述多个沟道孔分布在所述晶圆的中央区域和边缘区域。
10.如权利要求1所述的方法，其特征在于，所述第一材料层为伪栅极层，所述第二材料层为介质层。
11.如权利要求1所述的方法，其特征在于，所述掺杂剂含有硼。
12.一种三维存储器，包括：
衬底；
堆叠层，位于所述衬底上，所述堆叠层包括间隔的栅极层；
多个沟道孔，垂直贯穿所述堆叠层且到达所述衬底，其中在所述多个沟道孔底部具有从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；
下部半导体图案，所述下部半导体图案填充所述缺口，其中所述下部半导体图案是经过掺杂的，所述掺杂的浓度与被去除而形成所述缺口的衬底材料的掺杂浓度相当。
13.如权利要求12所述的三维存储器，其特征在于，还包括位于所述衬底中的底部选择栅。
14.如权利要求12所述的三维存储器，其特征在于，所述多个沟道孔中至少部分沟道孔之间缺口的轮廓不同。
15.如权利要求12所述的三维存储器，其特征在于，所述下部半导体图案的掺杂类型为P型掺杂或者N型掺杂。
16.如权利要求12所述的三维存储器，其特征在于，所述下部半导体图案的杂质为硼。
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