CN109244076B - 3d存储器件 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 308
- 230000004888 barrier function Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000003860 storage Methods 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 description 105
- 239000000463 material Substances 0.000 description 47
- 238000000034 method Methods 0.000 description 30
- 230000000903 blocking effect Effects 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 238000000231 atomic layer deposition Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 230000015654 memory Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 238000005538 encapsulation Methods 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Semiconductor Memories (AREA)
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Abstract
公开了一种3D存储器件包括：核心区域，所述核心区域具有沟道孔；辅助区域，所述辅助区域包括虚拟孔和/或沟槽；所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。本发明实施例在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决形成外延层带来的外延层不均匀以及电流泄漏等问题。
Description
技术领域
本发明涉及存储器技术领域，特别涉及3D存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3D存储器件包括形成存储单元的核心区域和形成***结构的辅助区域。在3D存储器件，例如3D NAND闪存中，需要再核心区域的沟道孔底部形成外延层。在这过程中，在一些辅助区域，例如台阶区域(Stair Step，SS)的虚拟孔(Dummy Hole)和贯穿阵列接触(Through Array Contact，TAC)区屏障(barrier)中的沟槽(Trench)底部也是开放的，因此会一并在例如虚拟孔(Dummy Hole)和沟槽底部形成外延层。
在虚拟孔以及TAC屏障处的沟槽与沟道孔的直径以及高度不同，导致外延层不均匀以及电流泄漏等问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件，可以解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。
根据本发明的一方面，提供一种3D存储器件，包括：
核心区域，所述核心区域具有沟道孔；
辅助区域，所述辅助区域包括虚拟孔和/或沟槽；
所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。
优选地，所述辅助区域包括台阶区域和贯穿阵列接触区域，所述台阶区域中具有所述虚拟孔，所述贯穿阵列接触区域中具有所述沟槽。
优选地，所述沟道孔、虚拟孔以及沟槽内均具有阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层结构。
优选地，在所述虚拟孔以及所述沟槽的底部形成氧化物层时，所述沟道孔是封闭的。
优选地，在所述沟道孔的底部形成外延层时，所述虚拟孔以及所述沟槽是封闭的。
优选地，所述沟道孔延伸至所述半导体结构的底层衬底，并在所述半导体结构的衬底中形成一定深度的第一凹槽。
优选地，所述外延层形成于所述第一凹槽内。
优选地，所述虚拟孔以及所述沟槽延伸至所述半导体结构的底层衬底，并在所述半导体结构的衬底中形成一定深度的第二凹槽。
优选地，所述氧化物层形成于第二凹槽内。
优选地，所述核心区域包括叠层结构，所述叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层。
本发明提供的3D存储器件，在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。
进一步地，通过同一掩膜层先在虚拟孔和/沟槽内形成氧化物层，再在沟道孔内形成外延层，简化了工艺难度。
进一步地，通过同一掩膜层先在沟道孔内形成外延层，再在虚拟孔和/沟槽内形成氧化物层，简化了工艺难度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明第一实施例的3D存储器件的制造方法的流程图；
图2A-图2L示出了根据本发明第一实施例的3D存储器件的制造方法各个阶段的截面图；
图3示出了根据本发明另一实施例的3D存储器件的制造方法的流程图；
图4A-图4L示出了根据本发明第一实施例的3D存储器件的制造方法各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。
图1示出了根据本发明第一实施例的3D存储器件的制造方法的流程图。图2a-图2l示出了根据本发明第一实施例的3D存储器件的制造方法各个阶段的截面图。
在步骤S102中，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成3D存储器件的结构的至少一部分。半导体结构可包括核心区域和辅助区域，其中，核心区域是包括存储单元的区域，辅助区域是包括***结构的区域。
在图2A所示的半导体结构的截面图中，半导体结构200a包括核心区域210、台阶区域220和贯穿阵列接触(TAC)区域230。核心区域210用于形成存储阵列，台阶区域220用于形成互连，TAC区域230用于形成贯穿阵列阻隔结构(Through Array Barrier，TAB)。需要指出的是，核心区域210、台阶区域220和TAC区域230在图中的布局并不必然表示这些区在实际的3D存储器件中的位置。
核心区域210、台阶区域220和TAC区域230可具有共同的衬底201。衬底201的材料例如为硅。在衬底201上设有叠层结构240以及绝缘结构250，叠层结构240覆盖核心区210，绝缘结构250覆盖台阶区域220和TAC区域230。所述绝缘结构250例如由氧化硅组成。
叠层结构240包括交替堆叠的多个层间绝缘层241和多个牺牲层242，牺牲层242将替换成导体层。在本实施例中，层间绝缘层241例如由氧化硅组成，牺牲层242例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)。
在叠层结构240和所述绝缘结构250上还设有介质层260和第一硬掩膜层270。介质层260例如由氧化硅组成，第一硬掩膜层270例如由氮化硅组成。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底201的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤S104中，刻蚀所述半导体结构以在核心区域形成沟道孔，在辅助区域形成虚拟孔和/或沟槽。
在此，通过同一道光刻制程在半导体结构的核心区域以及辅助区域分布形成沟道孔、虚拟孔以及沟槽。当辅助区域包括台阶区域220时，可形成虚拟孔。当辅助区域包括TAC区域230时，可形成沟槽。当辅助区域包含台阶区域220和TAC区域230时，可同时形成虚拟孔和沟槽。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，生长硬掩膜层，覆盖光阻层后进行曝光，然后进行刻蚀、清洗等。
在图2B所示例的半导体结构的截面图中，半导体结构200b的核心区域210中具有多个沟道孔211。每个沟道孔211贯穿第一硬掩模层270、介质层260和叠层结构240，到达衬底201，形成一定深度的第一凹槽。台阶区域220中具有多个虚拟孔221；TAC区域230中具有多个沟槽231。每个虚拟孔221以及沟槽231贯穿第一硬掩模层270、介质层260和绝缘结构250，到达衬底201，形成一定深度的第二凹槽。
在步骤S106中，在所述半导体结构上形成封闭层以封闭所述沟道孔、所述虚拟孔和/或沟槽。
在本实施例中，在所述半导体结构上以高速率沉积封闭材料以形成封闭层280，所述封闭层280封闭所述沟道孔211、虚拟孔221以及沟槽231。所述封闭层280例如由氧化硅组成。
在步骤S108中，在所述封闭层上覆盖第二硬掩膜层。
在本实施例中，覆盖第二硬掩模层290以便在后续分别针对虚拟孔和/或沟槽的底部、沟道孔的底部形成氧化物层、外延层。
在图2C所示例的半导体结构的截面图中，半导体结构200c的表面覆盖了封闭层280和第二硬掩膜层290。在此第二硬掩膜层290可包括非晶碳层(例如，APFM(A-C))和抗反射介质涂层(例如，氮氧化硅(SiON))。然而可以理解，第二硬掩膜层290可以选择其他的材料。第二硬掩膜层290的层数也可以变化，例如第二硬掩膜层290可只有一层或者多于等于两层。
在步骤S110中，刻蚀所述第二硬掩膜层和所述位于辅助区域的封闭层以暴露出所述虚拟孔和/或沟槽。
在图2D-2E所示例的半导体结构的截面图示意了本步骤的过程，首先在半导体结构200c的表面覆盖光阻层300，通过针对所述辅助区域的光掩模进行曝光，然后经过刻蚀，形成所需的光阻图案，得到半导体结构200d，其中，所述光阻层300包括光刻胶涂层(PhotoResist Coating，PR)；之后，在半导体结构200d上借助光阻图案刻蚀第二硬掩膜层290和位于所述辅助区域的封闭层280和以暴露出所述虚拟孔221和/或沟槽231，得到半导体结构200e，此时所述封闭层280仅封闭所述核心区域210的沟道孔211。
在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WETClean)。
在步骤S112中，在所述虚拟孔以及所述沟槽的底部形成氧化物层。
在图2F所示例的半导体结构的截面图中，在半导体结构200e中沉积氧化物，例如氧化硅。所述沉积的氧化物填充到台阶区域220的虚拟孔221和/或TAC区域230的沟槽231中，具体地，所述沉积的氧化物填充到第二凹槽中，从而形成半导体结构200f。形成所述氧化物层的方法例如是原位蒸汽生成(In-Situ Steam Generation，ISSG)、热氧化(ThermalOxidation)或原子层沉积(Atomic Layer Deposition，ALD)等。
在步骤S114中，去除位于所述核心区域的封闭层以暴露出所述沟道孔。
在图2G所示例的半导体结构的截面图中，去除位于所述核心区域的封闭层280以暴露出所述沟道孔211，然后进行湿法清洗(WET Clean)，从而形成半导体结构200g。去除所述核心区域的封闭层280的方法可以例如是平坦化，例如化学机械研磨(CMP)。
在步骤S116中，在所述沟道孔的底部形成外延层。
在图2H所示例的半导体结构的截面图中，在半导体结构200g的核心区域210的沟道孔的底部形成外延层，具体地，在第一凹槽内形成外延层，从而形成半导体结构200h。所述外延层的材料例如是硅。形成外延层的方式可以例如是选择性外延生长(SelectiveEpitaxial Growth，SEG)。
在一个优选地实施例中，还包括步骤S118(图中未示出)和步骤S120(图中未示出)。
在步骤S118中，在所述沟道孔、虚拟孔以及沟槽内依次形成阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层，所选的材料可以是氧化物-氮化物-氧化物-多晶硅-氧化物的单层和/或多层组合结构，但不限于此处提及的材料及组合方式。
在3D存储器器件的形成过程中，除了各沟道孔211底部的外延层、各虚拟孔221以及各沟槽231的氧化物层外，还会针对各沟道孔211、各虚拟孔221以及各沟槽231执行其他工艺。
在图2I所示例的半导体结构的截面图中，例如，沟道孔211内还可形成沿着其侧壁形成从外到内的氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对沟道孔211底部的ONOPO结构进行刻蚀，直至漏出外延层212并过刻蚀该外延层212一定深度，从而形成半导体结构200i。
其中，所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层213、电荷俘获层214、隧穿绝缘层215、沟道层216以及介电质层217。层213、214和215构成存储层。在图2I的示例中，阻挡绝缘层213和隧穿绝缘层215的示例性材料为氧化硅，电荷俘获层214的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层216示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层213的材料可以包括高K(介电常数)氧化层；电荷俘获层214可以是浮置栅极结构，例如包括多晶硅材料；沟道层216的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电质层217的示例性材料为氧化硅。
在图2J所示例的半导体结构的截面图中，沟道孔211内去除掩蔽氧化物层217，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层216与外延层212连通，以形成半导体结构200j。此步骤通常会一并在半导体结构表面形成沟道层。
针对各沟道孔执行的工艺中，沟道孔211内还可形成填充层218，在图2K所示例的半导体结构的截面图中，半导体结构200j的核心区210的各沟道孔211中，分别形成了填充层218。填充层218的示例性材料为氧化硅。形成填充层218方法例如为原子层沉积。填充层218填充了各沟道孔211。至此，针对沟道孔211所执行的工艺结束。
同样地，虚拟孔221内还可形成沿着其侧壁从外到内依次形成氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对虚拟孔221底部的ONOPO结构进行刻蚀，直至漏出氧化物层222并过刻蚀该氧化物层222一定深度，从而形成半导体结构200i。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层223、电荷俘获层224、隧穿绝缘层225、沟道层226以及介电质层227。去除虚拟孔221内的介电质层227，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层226与氧化物层222连通，以形成半导体结构200j。此步骤通常会一并在半导体结构表面形成沟道层。虚拟孔221内还形成还可形成填充层228，填充层228的示例性材料为氧化硅。形成填充层228方法例如为原子层沉积。填充层228填充了各虚拟孔221。至此，针对虚拟孔221所执行的工艺结束。
同样地，沟槽231内还可形成沿着其侧壁从外到内依次形成氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对沟槽231底部的ONOPO结构进行刻蚀，直至漏出氧化物层232并过刻蚀该氧化物层232一定深度，从而形成半导体结构200i。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层233、电荷俘获层234、隧穿绝缘层235、沟道层236以及介电质层237。去除沟槽231内的介电质层237，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层236与氧化物层232连通，以形成半导体结构200j。此步骤通常会一并在半导体结构表面形成沟道层。沟槽231内还形成还可形成填充层238，填充层238的示例性材料为氧化硅。形成填充层238方法例如为原子层沉积。填充层238填充了各沟槽231。至此，针对沟槽231所执行的工艺结束。
在步骤S120中，将位于核心区域的叠层结构中的牺牲层被替换成导体层。
在图L所示的半导体结构的截面图中，叠层结构240中的牺牲层241被替换成导体层243，从而得到半导体结构200l。
本发明提供的3D存储器件的制造方法，在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。
进一步地，通过同一掩膜层先在虚拟孔和/沟槽内形成氧化物层，再在沟道孔内形成外延层，简化了工艺难度。
图3示出了根据本发明另一实施例的3D存储器件的制造方法的流程图；图4A-图4K示出了根据本发明第一实施例的3D存储器件的制造方法各个阶段的截面图。
在步骤S302中，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成3D存储器件的结构的至少一部分。半导体结构可包括核心区域和辅助区域，其中，核心区域是包括存储单元的区域，辅助区域是包括***结构的区域。
在图4A所示的半导体结构的截面图中，半导体结构400a包括核心区域410、台阶区域420和贯穿阵列接触(TAC)区域430。核心区域410用于形成存储阵列，台阶区域420用于形成互连，TAC区域430用于形成贯穿阵列阻隔结构(Through Array Barrier，TAB)。需要指出的是，核心区域410、台阶区域420和TAC区域430在图中的布局并不必然表示这些区在实际的3D存储器件中的位置。
核心区域410、台阶区域420和TAC区域430可具有共同的衬底401。衬底401的材料例如为硅。在衬底401上设有叠层结构440以及绝缘结构450，叠层结构440覆盖核心区410，绝缘结构450覆盖台阶区域420和TAC区域430。所述绝缘结构450例如由氧化硅组成。
叠层结构440包括交替堆叠的多个层间绝缘层441和多个牺牲层442，牺牲层442将替换成导体层。在本实施例中，层间绝缘层441例如由氧化硅组成，牺牲层442例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)。
在叠层结构440和所述绝缘结构450上还设有介质层460和第一硬掩膜层470。介质层460例如由氧化硅组成，第一硬掩膜层470例如由氮化硅组成。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底401的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤S304中，刻蚀所述半导体结构以在核心区域形成沟道孔，在辅助区域形成虚拟孔和/或沟槽。
在此，通过同一道光刻制程在半导体结构的核心区域以及辅助区域分布形成沟道孔、虚拟孔以及沟槽。当辅助区域包括台阶区域420时，可形成虚拟孔。当辅助区域包括TAC区域430时，可形成沟槽。当辅助区域包含台阶区域420和TAC区域430时，可同时形成虚拟孔和沟槽。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，生长硬掩膜层，覆盖光阻层后进行曝光，然后进行刻蚀、清洗等。
在图4B所示例的半导体结构的截面图中，半导体结构400b的核心区域410中具有多个沟道孔411。每个沟道孔411贯穿第一硬掩模层470、介质层460和叠层结构440，到达衬底401，形成一定深度的第一凹槽。台阶区域420中具有多个虚拟孔421；TAC区域430中具有多个沟槽431。每个虚拟孔421以及沟槽431贯穿第一硬掩模层470、介质层460和绝缘结构450，到达衬底401，形成一定深度的第二凹槽。
在步骤S306中，在所述半导体结构上形成封闭层以封闭所述沟道孔、所述虚拟孔和/或沟槽。
在本实施例中，在所述半导体结构上以高速率沉积封闭材料以形成封闭层480，所述封闭层480封闭所述沟道孔411、虚拟孔421以及沟槽431。所述封闭层480例如由氧化硅组成。
在步骤S308中，在所述封闭层上覆盖第二硬掩膜层。
在本实施例中，覆盖第二硬掩模层490以便在后续分别针对虚拟孔和/或沟槽的底部、沟道孔的底部形成氧化物层、外延层。
在图4C所示例的半导体结构的截面图中，半导体结构400c的表面覆盖了封闭层480和第二硬掩膜层490。在此第二硬掩膜层490可包括非晶碳层(例如，APFM(A-C))和抗反射介质涂层(例如，氮氧化硅(SiON))。然而可以理解，第二硬掩膜层490可以选择其他的材料。第二硬掩膜层490的层数也可以变化，例如第二硬掩膜层490可只有一层或者多于等于两层。
在步骤S310中，刻蚀所述第二硬掩膜层和所述位于核心区域的封闭层以暴露出所述沟道孔。
在图4D-4E所示例的半导体结构的截面图示意了本步骤的过程，首先在半导体结构400c的表面覆盖光阻层500，通过针对所述辅助区域的光掩模进行曝光，然后经过刻蚀，形成所需的光阻图案，得到半导体结构400d，其中，所述光阻层500包括光刻胶涂层(PhotoResist Coating，PR)；之后，在半导体结构400d上借助光阻图案刻蚀第二硬掩膜层490和位于所述核心区域的封闭层480和以暴露出所述沟道孔411，得到半导体结构400e，此时所述封闭层480仅封闭所述辅助区域的虚拟孔421和/或沟槽431。
在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WETClean)。
在步骤S312中，在所述沟道孔的底部形成外延层。
在图4F所示例的半导体结构的截面图中，在半导体结构400e的核心区域410的沟道孔的底部形成外延层，具体地，在第一凹槽内形成外延层，从而形成半导体结构400f。所述外延层的材料例如是硅。形成外延层的方式可以例如是选择性外延生长(SelectiveEpitaxial Growth，SEG)。
在步骤S314中，去除位于所述辅助区域的封闭层以暴露出所述虚拟孔和/或沟槽。
在图4G所示例的半导体结构的截面图中，去除位于所述辅助区域的封闭层480以暴露出所述虚拟孔421和/或沟槽431，然后进行湿法清洗(WET Clean)，从而形成半导体结构400g。去除所述辅助区域的封闭层480的方法可以例如是平坦化，例如化学机械研磨(CMP)。
在步骤S316中，在所述虚拟孔以及所述沟槽的底部形成氧化物层。
在图4H所示例的半导体结构的截面图中，在半导体结构400g的辅助区域中沉积氧化物，例如氧化硅。所述沉积的氧化物填充到台阶区域420的虚拟孔421和/或TAC区域430的沟槽431中，具体地，所述沉积的氧化物填充到第二凹槽中，从而形成半导体结构400h。形成所述氧化物层的方法例如是原位蒸汽生成(In-Situ Steam Generation，ISSG)、热氧化(Thermal Oxidation)或原子层沉积(Atomic Layer Deposition，ALD)等。
在一个优选地实施例中，还包括步骤S318(图中未示出)和步骤S320(图中未示出)。
在步骤S318中，在所述沟道孔、虚拟孔以及沟槽内依次形成阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层，所选的材料可以是氧化物-氮化物-氧化物-多晶硅-氧化物的单层和/或多层组合结构，但不限于此处提及的材料及组合方式。在3D存储器器件的形成过程中，除了各沟道孔411底部的外延层、各虚拟孔421以及各沟槽431的氧化物层外，还会针对各沟道孔411、各虚拟孔421以及各沟槽431执行其他工艺。
在图4I所示例的半导体结构的截面图中，例如，沟道孔411内还可形成沿着其侧壁形成从外到内的氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对沟道孔411底部的ONOPO结构进行刻蚀，直至漏出外延层412并过刻蚀该外延层412一定深度，从而形成半导体结构400i。
其中，所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层413、电荷俘获层414、隧穿绝缘层415、沟道层416以及介电质层417。层413、414和415构成存储层。在图4I的示例中，阻挡绝缘层413和隧穿绝缘层415的示例性材料为氧化硅，电荷俘获层414的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层416示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层413的材料可以包括高K氧化层；电荷俘获层414可以是浮置栅极结构，例如包括多晶硅材料；沟道层416的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电质层417的示例性材料为氧化硅。
在图4J所示例的半导体结构的截面图中，沟道孔411内去除掩蔽氧化物层417，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层416与外延层412连通，以形成半导体结构400j。此步骤通常会一并在半导体结构表面形成沟道层。
针对各沟道孔执行的工艺中，沟道孔411内还可形成填充层418，在图4K所示例的半导体结构的截面图中，半导体结构400j的核心区410的各沟道孔411中，分别形成了填充层418。填充层418的示例性材料为氧化硅。形成填充层418方法例如为原子层沉积。填充层418填充了各沟道孔411。至此，针对沟道孔411所执行的工艺结束。
同样地，虚拟孔421内还可形成沿着其侧壁从外到内依次形成氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对虚拟孔421底部的ONOPO结构进行刻蚀，直至漏出氧化物层422并过刻蚀该氧化物层422一定深度，从而形成半导体结构400i。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层423、电荷俘获层424、隧穿绝缘层425、沟道层426以及介电质层427。去除虚拟孔421内的介电质层427，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层426与氧化物层422连通，以形成半导体结构400j。此步骤通常会一并在半导体结构表面形成沟道层。虚拟孔421内还形成还可形成填充层428，填充层428的示例性材料为氧化硅。形成填充层428方法例如为原子层沉积。填充层428填充了各虚拟孔421。至此，针对虚拟孔421所执行的工艺结束。
同样地，沟槽431内还可形成沿着其侧壁从外到内依次形成氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构。对沟槽431底部的ONOPO结构进行刻蚀，直至漏出氧化物层432并过刻蚀该氧化物层432一定深度，从而形成半导体结构400i。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层433、电荷俘获层434、隧穿绝缘层435、沟道层436以及介电质层437。去除沟槽431内的介电质层437，然后进行半导体材料生长(例如是多晶硅生长)，从而使沟道层436与氧化物层432连通，以形成半导体结构400j。此步骤通常会一并在半导体结构表面形成沟道层。沟槽431内还形成还可形成填充层438，填充层438的示例性材料为氧化硅。形成填充层438方法例如为原子层沉积。填充层438填充了各沟槽431。至此，针对沟槽431所执行的工艺结束。
在步骤S320中，将位于核心区域的叠层结构中的牺牲层被替换成导体层。
在图L所示的半导体结构的截面图中，叠层结构240中的牺牲层241被替换成导体层443，从而得到半导体结构400l。
本发明提供的3D存储器件的制造方法，在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。
进一步地，通过同一掩膜层先在虚拟孔和/沟槽内形成氧化物层，再在沟道孔内形成外延层，简化了工艺难度。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，某些步骤并非必须，可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。
参考图2L和图4L所示，根据本发明一实施例的一种三维存储器件，可包括核心区域(210/410)、台阶区域(220/420)和贯穿阵列接触区域(230/430)。核心区域中具有沟道孔(211/411)，台阶区域中具有虚拟孔(221/421)，所述贯穿阵列接触区域中具有沟槽(231/431)。三维存储器件沿垂直于三维存储器件表面方向的底层为衬底(201/401)，其中所述沟道孔(211/411)的底部具有外延层，所述虚拟孔(221/421)和/或沟槽(231/431)的底部具有氧化物层。所述辅助区域包括台阶区域(220/420)和贯穿阵列接触区域(230/430)。所述沟道孔(211/411)、虚拟孔(221/421)以及沟槽(231/431)内均具有阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层结构。在所述虚拟孔(221/421)以及所述沟槽(231/431)的底部形成氧化物层时，所述沟道孔(211/411)是封闭的。在所述沟道孔(211/411)的底部形成外延层时，所述虚拟孔(221/421)以及所述沟槽(231/431)是封闭的。所述沟道孔(211/411)延伸至所述半导体结构的底层衬底(201/401)，并在所述半导体结构的衬底中形成一定深度的第一凹槽。所述外延层形成于所述第一凹槽内。所述虚拟孔(221/421)以及所述沟槽(231/431)延伸至所述半导体结构的底层衬底(201/401)，并在所述半导体结构的衬底中形成一定深度的第二凹槽。所述氧化物层形成于第二凹槽内。所述核心区域(210/410)包括叠层结构(240/440)，所述叠层结构(240/440)包括交替堆叠的多个层间绝缘层(241/441)和多个导体层(243/443)。
本发明提供的3D存储器件，在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。
三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND闪存。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (7)
1.一种3D存储器件，包括：
核心区域，所述核心区域具有沟道孔；
辅助区域，所述辅助区域包括台阶区域和/或贯穿阵列接触区域，所述台阶区域中具有虚拟孔，所述贯穿阵列接触区域中具有沟槽；
所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层，所述外延层和所述氧化物层不同时形成，若所述外延层先于所述氧化物层形成，在所述沟道孔的底部形成外延层时，所述虚拟孔以及所述沟槽是封闭的，若所述氧化物层先于所述外延层形成，在所述虚拟孔以及所述沟槽的底部形成氧化物层时，所述沟道孔是封闭的。
2.根据权利要求1所述的3D存储器件，其中，所述沟道孔、虚拟孔以及沟槽内均具有阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层结构。
3.根据权利要求1所述的3D存储器件，其中，所述沟道孔延伸至所述3D存储器件的底层衬底，并在所述3D存储器件的衬底中形成一定深度的第一凹槽。
4.根据权利要求3所述的3D存储器件，其中，所述外延层形成于所述第一凹槽内。
5.根据权利要求1所述的3D存储器件，其中，所述虚拟孔以及所述沟槽延伸至所述3D存储器件的底层衬底，并在所述3D存储器件的衬底中形成一定深度的第二凹槽。
6.根据权利要求5所述的3D存储器件，其中，所述氧化物层形成于第二凹槽内。
7.根据权利要求1所述的3D存储器件，其中，所述核心区域包括叠层结构，所述叠层结构包括交替堆叠的多个层间绝缘层和多个导体层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811026959.7A CN109244076B (zh) | 2018-09-04 | 2018-09-04 | 3d存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811026959.7A CN109244076B (zh) | 2018-09-04 | 2018-09-04 | 3d存储器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109244076A CN109244076A (zh) | 2019-01-18 |
| CN109244076B true CN109244076B (zh) | 2024-04-12 |
Family
ID=65060523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811026959.7A Active CN109244076B (zh) | 2018-09-04 | 2018-09-04 | 3d存储器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109244076B (zh) |
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|---|---|
| CN109244076A (zh) | 2019-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |