CN108649929A - 时钟控制的施密特触发器及其在锁存器中的应用 - Google Patents

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Abstract

本发明公开了一种时钟控制的施密特触发器，第一晶体管的源极与VDD连接，其栅极输入CLKB，其漏极与第二晶体管的源极连接；第二晶体管的漏极与第三、四晶体管的源极连接，第四晶体管的漏极接地；第三晶体管和第三NMOS晶体管的漏极与第四晶体管和第四NMOS晶体管的栅极连接；第三、四NMOS晶体管的源极与第二NMOS晶体管的漏极连接，第四NMOS晶体管的漏极与VDD连接；第二NMOS晶体管的源极与第一NMOS晶体管的漏极连接；第一NMOS晶体管的栅极输入CLK，其源极接地；第二、三晶体管的栅极、第二、三NMOS晶体管的栅极作为输入端。本发明还公开了所述施密特触发器在锁存器中的应用。本发明具有高阈值，能过滤输入端软错误。

Description

时钟控制的施密特触发器及其在锁存器中的应用
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种时钟控制的高阈值施密特触发器。本发明还涉及所述时钟控制的高阈值施密特触发器在锁存器设计中的应用。
背景技术
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。例如：当单个高能粒子穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。
软错误可能会发生在不同的电子设备中，例如汽车电子、医疗设备等。
近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子翻转成为软错误的一个重要来源。
发明内容
本发明要解决的技术问题是提供一种时钟控制的施密特触发器，具有高阈值，能较好的过滤输入端软错误；为此，本发明还要提供一种所述时钟控制的施密特触发器在锁存器设计中的应用。
为解决上述技术问题，本发明的时钟控制的施密特触发器，由四个PMOS晶体管和四个NMOS晶体管组成；
第一PMOS晶体管的源极与电源电压端VDD相连接，其栅极输入信号CLKB，其漏极与第二PMOS晶体管的源极相连接；
第二PMOS晶体管的漏极与第三PMOS晶体管的源极和第四PMOS晶体管的源极相连接，第四PMOS晶体管的漏极接地；
第三PMOS晶体管的漏极与第三NMOS晶体管的漏极、第四PMOS晶体管的栅极和第四NMOS晶体管的栅极相连接，且其连接的节点作为施密特触发器的输出端Vo；
第三NMOS晶体管的源极与第二NMOS晶体管的漏极和第四NMOS晶体管的源极相连接，第四NMOS晶体管的漏极与电源电压端VDD相连接；
第二NMOS晶体管的源极与第一NMOS晶体管的漏极相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第一NMOS晶体管的源极接地；
第二PMOS晶体管的栅极、第三PMOS晶体管的栅极、第三NMOS晶体管的栅极和第二NMOS晶体管的栅极作为施密特触发器的输入端VI；
其中，信号CLKB为时钟信号CLK经过一级反相器反相后得到的信号。所述时钟控制的施密特触发器应用于锁存器中。
本发明为一种时钟控制的高阈值施密特触发器，具有时钟可控的优点，比传统的施密特触发器阈值高出20％，抗干扰的能力更强。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是所述时钟控制施密特触发器一实施例原理图；
图2是滞回特性图；
图3是现有的传统施密特触发器和本发明时钟控制的施密特触发器直流特性对比图；
图4是所述时钟控制施密特触发器应用应用于锁存器一实施例原理图；
图5是图4所示电路的波形图；
图6是现有的传统施密特触发器结构原理图。
具体实施方式
结合图1所示，所述时钟控制的施密特触发器在下面的实施例中，由四个PMOS晶体管和四个NMOS晶体管组成。
PMOS晶体管M5的源极与电源电压端VDD相连接，其栅极输入信号CLKB(CLKB为时钟信号CLK经过一级反相器反相后得到的信号)，其漏极与PMOS晶体管M6的源极相连接。
PMOS晶体管M6的漏极与PMOS晶体管M7的源极和PMOS晶体管M8的源极相连接，PMOS晶体管M8的漏极接地。
PMOS晶体管M7的漏极与NMOS晶体管M3的漏极、PMOS晶体管M8的栅极和NMOS晶体管M4的栅极相连接，且其连接的节点作为施密特触发器的输出端Vo。
NMOS晶体管M3的源极与NMOS晶体管M2的漏极和NMOS晶体管M4的源极相连接，NMOS晶体管M4的漏极与电源电压端VDD相连接。
NMOS晶体管M2的源极与NMOS晶体管M1的漏极相连接，NMOS晶体管M1的栅极输入时钟信号CLK，NMOS晶体管M1的源极接地。
PMOS晶体管M6的栅极、PMOS晶体管M7的栅极、NMOS晶体管M3的栅极和NMOS晶体管M2的栅极作为施密特触发器的输入端VI。
当时钟信号CLK逻辑值为0时，信号CLKB逻辑值为1，NMOS晶体管M1和PMOS晶体管M5截止，电路关断。
当时钟信号CLK逻辑值为1时，信号CLKB逻辑值为0，NMOS晶体管M1和PMOS晶体管M5导通，电路开启。
输入信号VI从0扫到VDD。从滞回特性(参见图2)看到，当输入从0扫到VT+之前，电路的输出V0始终为高电平。当超过VT+后，V0被快速拉到低电平0。其中，VT+为施密特触发器滞回电压传输曲线的上阈值边界。
输入信号VI从VDD扫到0。从滞回特性看到，当输入从VDD扫到VT-之前，电路的输出V0始终为低电平。当超过VT-后，V0被快速拉到高电平1。其中，VT-为施密特触发器滞回电压传输曲线的下阈值边界。
结合图3所示的直流特性图，基于130nm工艺，电源电压：1.2V，仿真温度：25℃，所有的NMOS晶体管的W/L设为300nm/130nm，所有的PMOS晶体管的W/L设为900nm/130nm。仿真结果如下：
现有的传统施密特触发器：VT+＝0.717V,VT-＝0.397V，阈值：VTC＝VT+-VT-＝0.32V。
改进后的时钟控制的施密特触发器：VT+＝0.738V,VT-＝0.364V，阈值：VTN＝VT+-VT-＝0.384V。
改进后的时钟控制的施密特触发器比现有的施密特触发器阈值提高了20％。
图3中，1代表改进后的施密特触发器直流特性，2、代表现有的施密特触发器直流特性。
图4是所述改进后的施密特触发器应用于锁存器设计中的一个具体实施例，图中左侧部分的电路是改进后的施密特触发器，右侧部分的电路是锁存器的一个实施例，施密特触发器的输出端与锁存器的输入端相连接。
锁存器部分由三个PMOS晶体管和三个NMOS晶体管组成。
PMOS晶体管M9的源极与电源电压端VDD相连接，PMOS晶体管M9的漏极与PMOS晶体管M10的源极相连接，PMOS晶体管M10的栅极输入时钟信号CLK，PMOS晶体管M10的漏极与NMOS晶体管M11的漏极、PMOS晶体管M13的栅极和NMOS晶体管M14的栅极相连接，并且该连接的节点作为锁存器的输入端。NMOS晶体管M11的栅极输入信号CLKB，NMOS晶体管M11的源极与NMOS晶体管M12的漏极相连接，NMOS晶体管M12的源极接地。
PMOS晶体管M9的栅极与NMOS晶体管M12的栅极、PMOS晶体管M13的漏极和NMOS晶体管M14的漏极相连接，并且该连接的节点作为锁存器的输出端。
PMOS晶体管M13的源极与电源电压端VDD相连接，NMOS晶体管M14的源极接地。
由图5所示的波形图可以知道，当时钟信号CLK为高电平时，信号CLKB为低电平，图4所示的电路处于穿通模式。输入信号D传入电路(施密特触发器的输入端)，到达输出端Q，当输入端D分别受到脉宽为200ps的正、负脉冲(参见图5中所标示的SET：单粒子瞬态)干扰时，输出Q没有发生变化，证明了该电路具有良好的过滤输入端软错误的功能。当时钟CLK为低电平时，应用电路处于锁存模式。
现有的施密特触发器结构参见图6所示。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种时钟控制的施密特触发器，其特征在于：由四个PMOS晶体管和四个NMOS晶体管组成；
第一PMOS晶体管的源极与电源电压端VDD相连接，其栅极输入信号CLKB，其漏极与第二PMOS晶体管的源极相连接；
第二PMOS晶体管的漏极与第三PMOS晶体管的源极和第四PMOS晶体管的源极相连接，，第四PMOS晶体管的漏极接地；
第三PMOS晶体管的漏极与第三NMOS晶体管的漏极、第四PMOS晶体管的栅极和第四NMOS晶体管的栅极相连接，且其连接的节点作为施密特触发器的输出端Vo；
第三NMOS晶体管的源极与第二NMOS晶体管的漏极和第四NMOS晶体管的源极相连接，第四NMOS晶体管的漏极与电源电压端VDD相连接；
第二NMOS晶体管的源极与第一NMOS晶体管的漏极相连接，第一NMOS晶体管的栅极输入时钟信号CLK，第一NMOS晶体管的源极接地；
第二PMOS晶体管的栅极、第三PMOS晶体管的栅极、第三NMOS晶体管的栅极和第二NMOS晶体管的栅极作为施密特触发器的输入端VI；
其中，信号CLKB为时钟信号CLK经过一级反相器反相后得到的信号。
2.如权利要求1所述的施密特触发器，其特征在于：当时钟信号CLK逻辑值为0时，信号CLKB逻辑值为1，第一NMOS晶体管和第一PMOS晶体管截止，电路关断。
3.如权利要求1或2所述的施密特触发器，其特征在于：当时钟信号CLK逻辑值为1时，信号CLKB逻辑值为0，第一NMOS晶体管和第一PMOS晶体管导通，电路开启。
4.如权利要求1所述的施密特触发器，其特征在于：输入信号VI从0扫到VDD，当输入从0扫到VT+之前，电路的输出V0始终为高电平，当超过VT+后，V0被快速拉到低电平0；其中，VT+为施密特触发器滞回电压传输曲线的上阈值边界。
5.如权利要求1或4所述的施密特触发器，其特征在于：输入信号VI从VDD扫到0，当输入从VDD扫到VT-之前，电路的输出V0始终为低电平，当超过VT-后，V0被快速拉到高电平1；其中，VT-为施密特触发器滞回电压传输曲线的下阈值边界。
6.一种权利要求1-5任一所述的时钟控制的施密特触发器应用于锁存器中。
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