CN111147071B - 一种应用于时钟数据恢复电路的比例通路增益调节器 - Google Patents

Abstract

本发明涉及一种应用于时钟数据恢复电路的比例通路增益调节器，属于光通信领域、比例‑‑积分通路分离的时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题，在比例‑积分通路分离的电路结构中，通过设置比例通路增益调节装置，实现了比例通路增益的可调节。当VCO频率偏离中心频率较大时，使VCO能够以较大的幅度进行频率调节，保证环路能够在消耗较短时间的情况下锁定；当VCO频率偏离中心频率较小或环路接近锁定时，使VCO能够以较小的幅度进行频率调节，有效降低了恢复时钟的抖动。

Description

一种应用于时钟数据恢复电路的比例通路增益调节器

技术领域

本发明属于光通信技术领域，同时属于电路设计和数据传输技术领域，涉及用于光通信中的比例-积分通路分离的时钟数据恢复电路(clock and data recoverycircuit，CDR)，为一种应用于时钟数据恢复电路的比例通路增益调节器。

背景技术

CDR广泛用于计算机和光通信领域。CDR主要用于时钟与数据的同步，从携带噪声的数据中提取出时钟信息，对数据进行重定时，恢复出高质量的时钟和数据。如图1为传统比例—积分通路分离CDR的结构示意图。

图2为压控振荡器(Voltage-controlled oscillator，VCO)的原理图。该电路包含电感L、压控电容C₁-C₆，2个PMOS管和1个NMOS管。积分通路可根据电荷泵的电流输出，通过积分电容转化为VCO的控制电压，控制VCO频率小范围、精确地变化。图中Vc即为VCO的控制电压接口，控制电容C₁、C₂；比例通路可根据时钟和数据相位关系的超前、滞后，通过逻辑高、低电平快速地对VCO频率进行调整。由于频率的超前、滞后、保持三种逻辑无法与VCO的频率输出相对应，因此必须加入了如图3所示的转换装置，使逻辑与频率输出一一对应：当超前/滞后的判决结果均为逻辑“1”或“0”时，两个控制字中有一个为“1”，VCO频率不变；当时钟相位超前于数据时，两个控制字均为逻辑“0”，VCO频率下降；当时钟相位滞后于数据时，两个控制字均为逻辑“1”，VCO频率上升。V_bb0、V_bb1为转换装置输出的逻辑控制电平，控制压控电容C₃—C₆。

恢复时钟的抖动大小以及环路的锁定时间是决定一款CDR性能优劣的重要指标。若要缩短环路的锁定时间，可以设计较大的C₃—C₆电容值，但其抖动性能则会大幅下降；若要恢复出低抖动的时钟，可以设计较小的C₃—C₆电容值，但环路会耗费较长的时间才能锁定。时钟抖动性能和锁定时间难以兼顾的问题十分突出。

发明内容

为了克服上述现有技术的缺点，解决时钟抖动性能和锁定时间难以兼顾的问题，改进VCO的组成，在比例-积分通路分离的电路结构基础上，本发明提供了一种应用于时钟数据恢复电路的比例通路增益调节器，使得环路能够在快速锁定的前提下低抖动。

为了实现上述目的，本发明采用的技术方案是：

一种应用于时钟数据恢复电路的比例通路增益调节器，所述时钟数据恢复电路包括压控振荡器、比例通路、积分通路、转换装置以及电荷泵，其中压控振荡器包含六个压控电容C₁-C₆；比例通路根据时钟和数据相位关系的超前、滞后，通过逻辑高低电平控制由压控电容C₃、C₄、C₅、C₆组成的小电容阵列，对压控振荡器频率进行调整；积分通路根据电荷泵的电流输出，通过积分电容转化为压控振荡器的控制电压，控制压控电容C₁、C₂，进而控制压控振荡器频率精确变化；所述转换装置设置在比例通路与所述小电容阵列之间，向所述小电容阵列输出逻辑控制电平V_bb0、V_bb1，以使超前、滞后、保持三种逻辑与压控振荡器的频率输出一一对应；

其特征在于，在压控振荡器增加由压控电容C₇、C₈、C₉、C₁₀组成的大电容阵列，压控电容C₇、C₈、C₉、C₁₀的连接关系与压控电容C₇、C₈、C₉、C₁₀的连接关系完全相同，且压控电容C₇、C₈、C₉、C₁₀的电容值大于压控电容C₇、C₈、C₉、C₁₀电容值，在转换装置的输出端设置锁定检测装置，锁定检测装置包括频差检测装置，频差检测装置根据两个输入时钟的频差大小产生不同的输出信号Vcont，Vcont分别与V_bb0、V_bb1通过与逻辑得到控制大电容阵列的逻辑控制电平V_bb0*、V_bb1*。

所述转换装置中，当超前/滞后的判决结果均为逻辑“1”或“0”时，两个控制字中有一个为1，VCO频率不变；当时钟相位超前于数据时，两个控制字均为逻辑“0”，VCO频率下降；当时钟相位滞后于数据时，两个控制字均为逻辑“1”，VCO频率上升。

所述压控电容压控电容C₁、C₂的电容值相等，C₃、C₄、C₅、C₆的电容值相等，压控电容C₇、C₈、C₉、C₁₀的电容值相等。

所述频差检测装置包括两个D触发器，所述两个输入时钟为clk_ref和clk_div，其中，clk_ref是VCO中心频率的1/4，clk_div是恢复出的时钟经过4分频后的时钟信号，一个D触发器的D端接clk_div，clk端clk_ref，另一个D触发器的D端接clk_ref，clk端clk_div，最终根据clk_ref和clk_div的频差大小产生不同的输出信号Vcont。

当两个输入时钟信号的频差大于30MHz时，其输出Vcont为高电平；当两个输入的时钟信号频差小于30MHz或仅存在相位差时，其输出Vcont为低电平。

当Vcont为高电平时，V_bb0*、V_bb1*与V_bb0、V_bb1保持相同的逻辑状态，大小电容阵列同时接入环路；当Vcont为低电平时，V_bb0*、V_bb1*总处于低电平，仅有小电容阵列接入环路。

与现有技术相比，本发明实现了比例通路增益的可调节，使得环路能够在低抖动的情况下快速锁定。

附图说明

图1是传统CDR的结构示意图。

图2是压控振荡器的原理图。

图3是转换装置的原理图。

图4是本设计中CDR的结构示意图。

图5是比例通路增益调节装置的原理图。

图6是频差检测装置在输入时钟频差情况不同时输出的控制信号，其中：(a)有频差；(b)无频差。

图7是未使用比例通路增益调节装置时的电路仿真结果，其中：(a)低抖动；(b)快速锁定。

图8是使用比例通路增益调节装置后的电路仿真结果。

图9是环路锁定过程中比例通路增益调节装置的输出变化。

具体实施方式

下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

图4为本发明中CDR的整体结构示意图，在图1基础上，改进后的VCO又加入了一组压控电容C₇—C₁₀(其中C₇＝C₈＝C₉＝C₁₀)，其电容值大于C₃—C₆(其中C₃＝C₄＝C₅＝C₆)，使VCO在偏离自身中心频率较大时，能够以较大的幅度调节自身频率，使得环路能以较快的速度锁定。

图5为比例通路增益调节装置的原理图。部分1为频差检测装置，clk_ref是VCO中心频率的1/4(本发明中设置为1.75GHz，占空比为50％的方波信号)，clk_div是恢复出的时钟经过4分频后的时钟信号，二者分别与两个D触发器的D端、clk端相连，最终能够根据clk_ref和clk_div的频差大小产生不同的输出信号Vcont。当两个输入的时钟信号频差大于30MHz时，其输出为高电平；当两个输入的时钟信号频差小于30MHz或仅存在相位差时，其输出为低电平。部分2则实现了对VCO中大电容阵列C₇—C₁₀的逻辑控制。Vcont分别与V_bb0、V_bb1通过“与”逻辑得到输出V_bb0*、V_bb1*以控制大电容阵列。当Vcont为高电平时，V_bb0*、V_bb1*与V_bb0、V_bb1保持相同的逻辑状态，大小电容阵列同时接入环路；当Vcont为低电平时，V_bb0*、V_bb1*总处于低电平，仅有小电容阵列接入环路。不同大小的电容阵列对应不同的比例通路增益。通过该装置的应用，最终达到比例通路增益的可调节。

电路中压控电容C₁～C₁₀设计如表1，可供参考：

表1压控电容电压与电容的关系

注：VCO中压控电容的关系为C₁＝C₂，C₃＝C₄＝C₅＝C₆，C₇＝C₈＝C₉＝C₁₀。电感L＝645.048pH，品质因数Q＝25.0325。

现模拟输入时钟CLK1和CLK2之间有无频差两种情况对频差检测装置进行仿真，结果如图6所示。如图6(a)所示，当CLK1和CLK2之间没有频率差存在，频率均为1GHz时，Vcont输出为低电平；如图6(b)所示，当CLK1和CLK2之间存在频率差，令CLK1频率为1GHz，CLK2频率为1.5GHz时，Vcont输出为高电平。

图7是未使用比例通路增益调节装置时环路的仿真情况。在图2所示的VCO中，对电容值C₃—C₆设计了两种不同大小的方案(a)、(b)，分别进行仿真，设计数值如表2。

表2不同方案的C₃～C₆

方案(a)设计的电容值较小，比例通路处于低增益状态，恢复出的数据抖动峰峰值为2.463ps，环路锁定时间约600ns；方案(b)设计的电容值较大，比例通路处于高增益状态，恢复出的数据抖动峰峰值为4.223ps，环路锁定时间约400ns。以上仿真结果说明，比例通路增益较小时，能够保证恢复出的时钟抖动较小，但是环路锁定时间较长；比例通路增益较大时，能够保证环路锁定时间较短，但是恢复出的时钟抖动较大。

图8是使用比例通路增益调节装置后环路的仿真情况，即在已有电容C₃—C₆的基础上加入电容C₇—C₁₀，本发明的表1已对其电容的参考值进行了列举。不同大小的两组电容为环路提供了两种不同的比例通路增益，而调节装置正起到了模式切换的作用。仿真结果：恢复出的数据抖动峰峰值为2.514ps，环路锁定时间约600ns，兼顾了快速锁定和低抖动的优势。

图9是环路锁定过程中比例通路增益调节装置的输出变化。在环路锁定之前，其输出常处于高电平状态，以确保两组电容同时工作，使环路工作在高增益模式，电路能够快速锁定；当接近锁定以及锁定之后，其输出为低电平，只有较小的电容C₃—C₆在工作，使环路工作在低增益模式，减小了恢复时钟的抖动。

综上，本发明在比例-积分通路分离的电路结构中，设计了比例通路增益调节装置，实现了比例通路增益的可调节。当VCO频率偏离中心频率较大时，使VCO能够以较大的幅度进行频率调节，保证环路能够在消耗较短时间的情况下锁定；当VCO频率偏离中心频率较小或环路接近锁定时，使VCO能够以较小的幅度进行频率调节，有效降低了恢复时钟的抖动。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种应用于时钟数据恢复电路的比例通路增益调节器，所述时钟数据恢复电路包括压控振荡器、比例通路、积分通路、转换装置以及电荷泵，其中压控振荡器包含六个压控电容C₁-C₆；比例通路根据时钟和数据相位关系的超前、滞后，通过逻辑高低电平控制由压控电容C₃、C₄、C₅、C₆组成的小电容阵列，对压控振荡器频率进行调整；积分通路根据电荷泵的电流输出，通过积分电容转化为压控振荡器的控制电压，控制压控电容C₁、C₂，进而控制压控振荡器频率精确变化；所述转换装置设置在比例通路与所述小电容阵列之间，向所述小电容阵列输出逻辑控制电平V_bb0、V_bb1，以使超前、滞后、保持三种逻辑与压控振荡器的频率输出一一对应；

其特征在于，在压控振荡器增加由压控电容C₇、C₈、C₉、C₁₀组成的大电容阵列，压控电容C₇、C₈、C₉、C₁₀的连接关系与压控电容C₇、C₈、C₉、C₁₀的连接关系完全相同，且压控电容C₇、C₈、C₉、C₁₀的电容值大于压控电容C₇、C₈、C₉、C₁₀电容值，在转换装置的输出端设置锁定检测装置，锁定检测装置包括频差检测装置，频差检测装置根据两个输入时钟的频差大小产生不同的输出信号Vcont，Vcont分别与V_bb0、V_bb1通过与逻辑得到控制大电容阵列的逻辑控制电平V_bb0*、V_bb1*。

2.根据权利要求1所述应用于时钟数据恢复电路的比例通路增益调节器，其特征在于，所述转换装置中，当超前/滞后的判决结果均为逻辑“1”或“0”时，两个控制字中有一个为1，VCO频率不变；当时钟相位超前于数据时，两个控制字均为逻辑“0”，VCO频率下降；当时钟相位滞后于数据时，两个控制字均为逻辑“1”，VCO频率上升。

3.根据权利要求1所述应用于时钟数据恢复电路的比例通路增益调节器，其特征在于，所述压控电容压控电容C₁、C₂的电容值相等，C₃、C₄、C₅、C₆的电容值相等，压控电容C₇、C₈、C₉、C₁₀的电容值相等。

4.根据权利要求1所述应用于时钟数据恢复电路的比例通路增益调节器，其特征在于，所述频差检测装置包括两个D触发器，所述两个输入时钟为clk_ref和clk_div，其中，clk_ref是VCO中心频率的1/4，clk_div是恢复出的时钟经过4分频后的时钟信号，一个D触发器的D端接clk_div，clk端clk_ref，另一个D触发器的D端接clk_ref，clk端clk_div，最终根据clk_ref和clk_div的频差大小产生不同的输出信号Vcont。

5.根据权利要求4所述应用于时钟数据恢复电路的比例通路增益调节器，其特征在于，当两个输入时钟信号的频差大于30MHz时，其输出Vcont为高电平；当两个输入的时钟信号频差小于30MHz或仅存在相位差时，其输出Vcont为低电平。

6.根据权利要求1或4或5所述应用于时钟数据恢复电路的比例通路增益调节器，其特征在于，当Vcont为高电平时，V_bb0*、V_bb1*与V_bb0、V_bb1保持相同的逻辑状态，大小电容阵列同时接入环路；当Vcont为低电平时，V_bb0*、V_bb1*总处于低电平，仅有小电容阵列接入环路。

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