CN108563144B - 一种弹载雷达信号处理半实物仿真测试*** - Google Patents

Abstract

本发明属于雷达信号仿真处理领域，公开了一种弹载雷达信号处理半实物仿真测试***，包括雷达导引头综合测试装置、模数转换模块、FPGA预处理模块、DSP成像处理模块、上位机显示终端；由信号源输出两路参考时钟，一路给雷达导引头综合测试装置作为参考时钟，一路给信号处理器作为采样时钟，由雷达导引头综合测试装置输出模拟雷达回波信号以及帧同步和脉冲同步信号，模数转换模块完成对模拟雷达回波的A/D采样，FPGA作为预处理模块，完成数据预处理和数据的乒乓传输，DSP成像处理模块中两片DSP芯片完成成像处理，另一片DSP芯片完成成像结果到上位机的传输，在上位机显示终端上实时显示成像处理结果。

Description

一种弹载雷达信号处理半实物仿真测试***

技术领域

本发明属于雷达信号仿真处理技术领域，尤其涉及一种弹载雷达信号处理半实物仿真测试***，用于高速飞行器成像跟踪制导等领域。

背景技术

为了适应日益复杂的战场环境，雷达科学技术飞速发展，对现代实时信号处理算法也提出了更高的要求。合成孔径雷达信号处理技术也成为各国探索和发展的热点，然而对于信号处理算法的性能并不能限于理论仿真，需要在实际应用中进一步验证。

在以往合成孔径雷达信号处理机的测试验证过程中，有以下几个缺陷：一是信号处理机的实际性能往往需要外场实验验证，这种方法费时费力，无疑使研发周期增长，而且容易受到天气等外在条件的影响；二是，实际的弹载信号处理板又是一弹一板，没有统一的硬件平台，这对于新算法的验证带来很大困难；三是全实物的导引头***外设较多，造价较高，用于信号处理算法的测试验证会带来额外的开销。因此对于雷达信号处理半实物仿真测试***的构建对于实验室阶段信号处理机的仿真测试是十分必要的。

发明内容

针对上述问题，本发明的目的在于提供一种弹载雷达信号处理半实物仿真测试***，使实验室阶段测试验证更加接近外场实验，用于解决外场实验易受环境影响、开发周期长、成本高等一系列问题。

雷达信号处理半实物仿真测试***由雷达导引头综合测试装置模拟实际雷达前端输出模拟雷达回波，在信号处理器中完成一系列的信号处理算法，从而验证信号处理算法性能以及信号处理***工作是否正常。

为达到上述目的，本发明采用如下技术方案予以实现。

一种弹载雷达信号处理半实物仿真测试***，所述***包括：时钟信号源、雷达导引头综合测试装置、信号处理器以及上位机显示终端；所述信号处理器包含：模数转换模块、FPGA信号预处理模块、DSP成像处理模块；

所述时钟信号源上设置的参考时钟输出端与所述雷达导引头综合测试装置上设置的参考时钟输入端连接；

所述时钟信号源上设置的采样时钟输出端与所述模数转换模块上设置的采样时钟输入端连接；

所述雷达导引头综合测试装置上设置的模拟信号输出端与所述模数转换模块上设置的模拟信号输入端连接；

所述雷达导引头综合测试装置上设置的同步信号输出端与所述FPGA信号预处理模块的同步信号输入端连接；

所述模数转换模块的数字信号输出端与所述FPGA信号预处理模块的数字信号输入端连接；

所述FPGA信号预处理模块的数字信号输出端与所述DSP成像处理模块的数字信号输入端连接；

所述DSP成像处理模块的数字信号输出端通过以太网与所述上位机显示终端的数字信号输入端连接。

本发明技术方案的特点和进一步的改进为：

(1)所述雷达导引头综合测试装置，用于从仿真软件获取仿真雷达回波信号，完成所述仿真雷达回波信号到模拟雷达回波信号的转换，并将所述模拟雷达回波信号通过四路SMA接口发送给模数转换模块的四路模拟信号输入端；

所述雷达导引头综合测试装置，还用于设置雷达回波帧同步信号和脉冲同步信号，并将所述雷达回波帧同步信号和所述脉冲同步信号通过BNC接口发送给FPGA信号预处理模块；

所述模数转换模块，用于对所述模拟雷达回波信号依次进行放大、单端转差分操作以及A/D采样，并将采样后得到的数字雷达信号通过12位LVDS接口发送给FPGA信号预处理模块；

所述FPGA信号预处理模块，用于按照所述雷达回波帧同步信号和脉冲同步信号对所述数字雷达信号依次进行数字下变频和脉冲压缩的预处理操作，得到预处理后的数字雷达信号，并将所述预处理后的数字雷达信号通过SRIO接口乒乓发送给DSP成像处理模块；

所述DSP成像处理模块，用于对所述预处理后的数字雷达信号进行成像，并将雷达信号成像结果通过千兆以太网发送给上位机显示终端；

所述上位机显示终端，用于实时显示雷达信号成像结果。

(2)所述模数转换模块包含：四个放大器和四个A/D转换器，所述四个放大器与所述四个A/D转换器对应连接；

所述放大器，用于对输入的模拟雷达回波信号进行放大，并将单端信号转成差分信号；所述放大器对模拟雷达回波信号进行放大的增益由FPGA信号预处理模块通过SPI接口进行控制；

所述A/D转换器，用于对放大后的差分信号进行A/D采样得到数字雷达信号，并将所述数字雷达信号发送给FPGA信号预处理模块。

(3)所述FPGA信号预处理模块包含：数据整理子模块、数字下变频子模块、脉冲压缩子模块、数据缓冲子模块和SRIO传输子模块；

所述数据整理子模块，用于对所述数字雷达信号进行整理，将无符号数变为有符号数，并将数据位宽由12位扩展为16位，并将每个脉冲重复周期内的数据点数截取为4096点，对数据进行时钟域转换，并传输至数字下变频模块；

所述数字下变频子模块，用于接收数据整理子模块处理后的数据，根据雷达回波帧同步信号和脉冲同步信号对数据进行混频、滤波，并产生雷达回波帧同步信号和脉冲同步信号，传送至脉冲压缩子模块；

所述脉冲压缩子模块，用于接收数字下变频子模块处理后的数据，并根据雷达回波帧同步信号和脉冲同步信号对数据进行4096点FFT运算、匹配滤波以及4096点IFFT运算，并产生雷达回波帧同步信号和脉冲同步信号，传送至数据缓冲子模块；

所述数据缓冲子模块，用于对数据进行时钟域转换，并为SRIO传输子模块提供脉冲起始传输标志；

所述SRIO传输子模块，用于接收数据缓冲子模块的数据，检测帧起始标志，完成SRIO流写协议，将数据乒乓传输给DSP成像处理模块。

(4)所述DSP成像处理模块包含三个DSP芯片，分别记为DSP1，DSP2，DSP3；所述DSP1通过Hyperlink接口与DSP2连接，所述DSP3通过PCI-Express接口与DSP2连接；

FPGA信号预处理模块，用于向DSP1发送4096个脉冲数据之后，再向DSP3发送同样数据量的数据，在DSP1和DSP3之间依次轮换，将所述预处理后的数字雷达信号通过SRIO接口乒乓发送给DSP成像处理模块；

所述DSP1和所述DSP3，用于乒乓接收FPGA信号预处理模块发送的预处理后的数字雷达信号；并分别对接收到的预处理后的数字雷达信号进行多普勒中心估计、距离走动校正、距离弯曲校正、二次距离脉压、运动误差估计与补偿、方位压缩以及几何校正的成像过程，得到雷达信号成像结果，并将所述雷达信号成像结果发送给DSP2；

所述DSP2将雷达信号成像结果通过千兆以太网发送给上位机显示终端。

(5)所述DSP2通过SGMII接口连接至千兆以太网转换芯片，所述千兆以太网转换芯片通过RJ45网口连接至上位机显示终端。

本发明具有以下优点：第一，本发明由于采用雷达导引头综合测试装置，该装置有8192GB的固态硬盘，存储量大，可以对MATALB产生的任意数据量的雷达回波信号进行回放；第二，本发明雷达导引头综合测试装置有四路最高500MHz的DA芯片，可以对MATLAB产生的满足硬件参数的最多四路雷达中频回波信号进行回放，四路信号可以相同，也可以不同，可以同时完成信号处理板多通道的验证；第三，本发明由于采用雷达导引头综合测试装置，该装置具有一路参考时钟输入接口，一路帧同步和一路脉冲同步输出接口，回波数据按照上述三种信号进行回放，模拟实际雷达前端工作情况；第四，本发明所涉及FPGA芯片选用逻辑资源、存储器资源、DSP资源较丰富的Virtex-6系列芯片，DSP芯片也选用业界最高性能的TMS320C6678芯片，每片DSP都外挂容量为2GByte的DDR SDRAM芯片，以满足该***对处理大数据量和运行复杂算法的要求；第五，本发明中FPGA预处理模块以乒乓模式并采用高速串行通信接口SRIO完成与DSP1和DSP3芯片数据传输，另外一片DSP2芯片通过千兆以太网芯片与上位机进行通信，克服了现有技术传输速率慢的缺点，提高了本发明的实时性，满足弹载雷达信号处理器***对高实时性以及快速的要求；第六，本发明实施过程简单，在实验室内即可对信号处理板的功能进行测试验证，不受外界条件的影响，节约人力物力，节省了外场实验的时间周期和开发成本；第七，本发明***设备较少，连接方便，成本较低；第八，本发明可以更换信号处理板或信号处理算法，对不同的信号处理板或算法完成验证，通用性强。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明弹载雷达信号处理半实物仿真测试***的实现结构框图；

图2是本发明的雷达导引头综合测试装置与信号处理器之间的连接示意图；

图3是本发明的模数转换模块与FPGA预处理模块之间的连接示意图；

图4是本发明的DSP成像处理模块与FPGA预处理模块之间的连接示意图；

图5是本发明的上位机显示终端与信号处理器之间的连接示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图对本发明做进一步的说明描述。

根据附图1，本发明共包括以下几个模块：雷达导引头综合测试装置、信号处理器和上位机显示终端。其中：

雷达导引头综合测试装置，主要用来产生多路同步的模拟雷达回波信号。雷达导引头综合测试装置后面板上有4路SMA形式的D/A输出接口，DA芯片最大转换速率为500MHz，分辨率为16bit，一路外部参考时钟输入接口，一路帧同步输出接口和一路脉冲同步输出接口。

雷达导引头综合测试装置主要有以下功能：用于MATLAB仿真回波数据到雷达导引头综合测试装置回波数据的格式转换；用于回波数据到雷达导引头综合测试装置固态硬盘的导入以及浏览；用于雷达导引头综合测试装置回放参数的设置；用于输出多路模拟雷达回波信号给信号处理器；用于输出雷达回波帧同步和脉冲同步信号给信号处理器。

信号处理器，包括模数转换模块、FPGA预处理模块和DSP成像处理模块。

该模数转换模块采用四片模数转换芯片ADS5463，但不局限于此芯片，芯片最高采样率500MSPS(每秒采样多少兆次)，12位LVDS输出，与雷达导引头综合测试装置单向连接，与FPGA预处理模块双向连接，用于接收雷达导引头综合测试装置输出的模拟雷达回波并进行采样，由于雷达导引头综合测试装置给出的是单端信号，并且其峰峰值为1.2Vpp，所以首先利用ADI公司的放大器AD8370把采集的模拟量进行单端信号转成差分信号，并进行放大，而AD8370芯片输出信号的增益可以由FPGA芯片通过SPI接口修改片内寄存器值来控制，而后将AD8370输出的差分信号输出给ADS5463完成模数转换，最后将采样后的数据发送给FPGA预处理模块。

该FPGA预处理模块选用一片XILINX公司的Virtex-6系列高性能XC6VLX240T-FF1156的芯片，但不局限于此芯片，该芯片的逻辑单元数量达241152个，DSP48E1 Slice数量达768个，速度高达600MHz，单端引脚600个，高速串行收发器20个，可以实现各种高速串行总线协议，该FPGA预处理模块分别与模数转换模块双向连接，于DSP成像处理模块双向连接。

该FPGA预处理模块，包括数据整理子模块、数字下变频子模块、脉冲压缩子模块、数据缓冲子模块和SRIO传输子模块，所述的数据整理子模块，用于对模数转换模块传送的回波数据进行整理，将无符号数变为有符号数，并将数据位宽由12位扩展为16位，并将每个脉冲重复周期内的数据点数截取为4096点，对数据进行时钟域转换，并传输至数字下变频模块；所述的数字下变频子模块，用于接收数据整理子模块处理后的数据，根据同步信号对数据进行混频、滤波，并产生帧同步和脉冲同步信号，传送至脉冲压缩子模块；所述的脉冲压缩子模块，用于接收数字下变频子模块处理后的数据，并根据脉冲同步信号对数据进行4096点FFT运算、匹配滤波以及4096点IFFT运算，并产生帧同步和脉冲同步信号，传送至数据缓冲子模块；所述的数据缓冲子模块，对数据进行时钟域转换，并为SRIO传输子模块提供脉冲起始传输标志；所述的SRIO传输子模块，用于接收数据缓冲子模块的数据，用于检测帧起始标志，用于完成SRIO流写协议，将数据的乒乓传输给DSP1和DSP3芯片，它向一片DSP芯片发送4096个脉冲数据之后，再向另一片DSP芯片发送同样数据量的数据，在两片DSP芯片之间依次轮换，用于完成门铃中断传输。

该DSP成像处理模块选用三片TI公司的型号为TMS320C6678的DSP芯片，但不局限于该芯片，该芯片拥有8个速率高达1.25GHz的高性能定点/浮点CPU内核，片内有4096KB的多核共享存储器，片外可扩展最大8GB的DDR3存储器，片外DDR3运行速率最高为1600MHz，拥有4个SRIO通道，兼容1.25、2.5、3.125和5Gbps工作速率，每片DSP芯片都外挂容量为2GByte的DDR SDRAM芯片，用于存储FPGA预处理模块发送来的数据以及成像结果，DSP1和DSP3用于乒乓接收FPGA预处理模块发送过来的预处理的数据；DSP1和DSP3用于进行多普勒中心估计、距离走动校正、距离弯曲校正、二次距离脉压、运动误差估计与补偿、方位压缩以及几何校正算法，完成成像处理，并将成像结果通过Hyperlink接口和PCI-Express接口发送给DSP2芯片；DSP2芯片用于将DSP1和DSP3发送的成像结果通过千兆以太网发送给上位机显示终端。

上位机显示终端，通过网线与信号处理器双向连接，在***实施过程中由DSP2芯片将DSP成像处理模块中DSP1和DSP3得到的SAR图像通过千兆以太网发送给上位机，并在上位机显示终端中实时显示成像结果。

参考附图2，对雷达导引头综合测试装置与信号处理器之间的连接作进一步的说明描述。

该雷达导引头综合测试装置有四路SMA形式D/A输出接口：SMA1，SMA2，SMA3，SMA4，可同时输出最多四通道相参信号，DA输出接口通过同轴电缆线与模数转换模块的四路A/D输入接口AD1、AD2、AD3、AD4相连，雷达导引头综合测试装置参考时钟输入接口CLK_IN与信号源的一路输出相连，信号处理器AD采样时钟输入接口ADC_CLK与信号源的另外一路输出相连，该雷达导引头综合测试装置的帧同步信号IPPS_OUT和脉冲同步信号TRIG_OUT通过BNC接口输出，再通过同轴电缆线与信号处理器的帧同步输入sync_frame以及脉冲同步输入sync_pulse相连，为FPGA数据预处理提供参考。

参考附图3，对模数转换模块与FPGA预处理模块之间的连接作进一步的说明描述。

模数转换模块采用四片A/D转换芯片，芯片选用TI公司的ADS5463，用于模拟雷达中频回波信号的采集，首先我们选择ADI公司的放大器AD8370把采集的模拟量进行单端信号转成差分信号，并进行放大，由FPGA芯片通过SPI接口修改AD8370片内寄存器值来控制输出信号的增益，具体的控制信号为DATA，CLK，LATCH，之后AD8370芯片将差分信号传输给ADS5463，由该芯片进行A/D采样，并将数据发送给FPGA预处理模块。模数转换芯片ADS5463与FPGA芯片连接的主要信号线如下：ADC_P[11：0]、ADC_N[11：0]，为低电压差分信号，用来传输A/D采样数据，且数据输出模式为DDR模式；OVR_P、OVR_N为数据溢出信号线，用来指示输入信号值是否溢出；DRY_P、DRY_N为数据准备好信号线，用来指示采样已经完成。

参考附图4，对DSP成像处理模块与FPGA预处理模块之间的连接作进一步的说明描述。

DSP成像处理模块选用三片型号为TMS320C6678的DSP芯片，三片DSP芯片均通过Serial Rapid IO(SRIO)接口与FPGA预处理模块相连，在FPGA中，有BANK112-BANK116这五个MGT高速收发模块，本发明中BANK112与DSP3相连；BANK113与DSP1相连，BANK116与DSP2相连，这三个SRIO接口设置为4通道，每个通道的速率为3.125GHz，终端器件是数据包的源或目的地，不同的终端器件以器件ID来区分，FPGA的ID号分别为0xFF、0x AA、0x 55，DSP1的ID号为D1，DSP2的ID号为D2，DSP3的ID号为D3。本发明中高速串行通信接口SRIO时钟频率为125MHz，串行通信接口采用以下信号线：srio_txp0、srio_txn0、srio_txpl、srio_txn1、srio_txp2、srio_txn2、srio_txp3、srio_txn3；srio_rxp0、srio_rxn0、srio_rxp1、srio_rxn1、srio_rxp2、srio_rxn2、srio_rxp3、srio_rxn3，为串行差分形式。在DSP1和DSP3完成成像算法之后，要将成像结果通过Hyperlink接口和PCI-Express接口发送给DSP2，由DSP2将数据从信号处理板传输给上位机显示终端，进行结果的实时显示。

参考附图5，对上位机显示终端与信号处理器之间的连接作进一步的说明描述。

DSP2芯片的SGMII接口连接到千兆以太网转换芯片上，千兆以太网转换芯片选用88EE1111芯片，具体连接采用以下信号线：DSP2_SGMII1_RXP、DSP2_SGMII1_RXN、DSP2_SGMII1_TXP、DSP2_SGMII1_TXN，该信号线为差分形式的数据传输线；DSP2_MDIO为以太网转换芯片的双向IO控制线、DSP2_MDC为以太网转换芯片的时钟线，该转换芯片与一个RJ45网口相连，通过RJ45连接网线与上位机进行通信，实时传输成像处理结果。

本发明实施过程中的工作原理进行如下说明：

回波仿真。根据测试需要自定义回波参数，在MATLAB中仿真产生回波数据，将数据写入后缀名为.dat的文件中，在数据转换软件中完成数据转换，在每个脉冲数据之前添加32个字节的包头信息，此包头主要用于***内部硬件对于回波仿真数据的解析，数据转换完成之后，需要先通过嵌入式计算机将要回放的数据存储到SSD(固态硬盘)中，数据导入之后需要在软件界面进行数据浏览，确认导入数据无误之后，进行***参数配置，包括时钟源、参考时钟、脉冲重复频率、帧脉冲数和脉冲宽度，设置完成之后进入回放界面，选择回放模式，等待信号处理板上电。

***连接。将雷达导引头综合测试装置的参考时钟输入接口与信号源输出接口通过同轴电缆线连接，将信号处理器的AD采样时钟输入接口与信号源另一路输出接口通过同轴电缆线连接，将雷达导引头综合测试装置DA输出接口与信号处理器AD输入接口通过同轴电缆线连接，将雷达导引头综合测试装置的帧同步、脉冲同步输出接口与信号处理器的帧同步、脉冲同步输入接口通过同轴电缆线连接，将信号处理器以太网接口与电脑主机通过网线连接。

信号处理板上电。点击雷达导引头综合测试装置软件界面的开始回放按钮，在外部参考时钟作用下输出模拟雷达回波信号以及帧同步和脉冲同步信号，FPGA芯片通过SPI接口修改AD8370片内寄存器值来控制输出信号的增益，信号处理器中的模数转换模块在采样时钟到来时对输入的模拟雷达回波信号进行A/D转换，FPGA预处理模块在帧同步和脉冲同步信号的指导下对模数转换模块传输的数据进行数据预处理，实现数字下变频、快速傅立叶变换、距离向脉冲压缩操作，随后FPGA预处理模块将预处理后的数据通过SerialRapid IO(SRIO)接口以乒乓模式发送给DSP成像处理模块中的DSP1和DSP3，FPGA预处理模块在发送4096个脉冲重复周期的数据会发送一个门铃中断，DSP1和DSP3收到中断之后，对预处理后的数据进行多普勒中心估计、距离走动校正、距离弯曲校正、二次距离脉压、运动误差估计与补偿、方位压缩以及几何校正算法，完成成像处理，随后DSP1和DSP3通过Hyperlink接口和PCI-Express接口将处理后的结果发送给DSP2，由DSP2通过千兆以太网将成像处理结果传输给上位机显示终端，并在上位机显示终端界面进行实时成像。

本发明的应用不受外界条件限制，可模拟实际雷达前端工作，此外本***还具有稳定可靠，存储量大，传输速率高的优点，主要适用于高速飞行器成像跟踪制导等领域的实验室阶段的测试验证。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种弹载雷达信号处理半实物仿真测试***，其特征在于，所述***包括：时钟信号源、雷达导引头综合测试装置、信号处理器以及上位机显示终端；所述信号处理器包含：模数转换模块、FPGA信号预处理模块、DSP成像处理模块；

所述时钟信号源上设置的参考时钟输出端与所述雷达导引头综合测试装置上设置的参考时钟输入端连接；

所述时钟信号源上设置的采样时钟输出端与所述模数转换模块上设置的采样时钟输入端连接；

所述雷达导引头综合测试装置上设置的模拟信号输出端与所述模数转换模块上设置的模拟信号输入端连接；

所述雷达导引头综合测试装置上设置的同步信号输出端与所述FPGA信号预处理模块的同步信号输入端连接；

所述模数转换模块的数字信号输出端与所述FPGA信号预处理模块的数字信号输入端连接；

所述FPGA信号预处理模块的数字信号输出端与所述DSP成像处理模块的数字信号输入端连接；

所述DSP成像处理模块的数字信号输出端通过以太网与所述上位机显示终端的数字信号输入端连接；

所述雷达导引头综合测试装置，用于从仿真软件获取仿真雷达回波信号，完成所述仿真雷达回波信号到模拟雷达回波信号的转换，并将所述模拟雷达回波信号通过四路SMA接口发送给模数转换模块的四路模拟信号输入端；

所述雷达导引头综合测试装置，还用于设置雷达回波帧同步信号和脉冲同步信号，并将所述雷达回波帧同步信号和所述脉冲同步信号通过BNC接口发送给FPGA信号预处理模块；

所述模数转换模块，用于对所述模拟雷达回波信号依次进行放大、单端转差分操作以及A/D采样，并将A/D采样后得到的数字雷达信号通过12位LVDS接口发送给FPGA信号预处理模块；

所述FPGA信号预处理模块，用于按照所述雷达回波帧同步信号和脉冲同步信号对所述数字雷达信号依次进行数字下变频和脉冲压缩的预处理操作，得到预处理后的数字雷达信号，并将所述预处理后的数字雷达信号通过SRIO接口乒乓发送给DSP成像处理模块；

所述DSP成像处理模块，用于对所述预处理后的数字雷达信号进行成像，并将雷达信号成像结果通过千兆以太网发送给上位机显示终端；

所述上位机显示终端，用于实时显示雷达信号成像结果。

2.根据权利要求1所述的一种弹载雷达信号处理半实物仿真测试***，其特征在于，所述模数转换模块包含：四个放大器和四个A/D转换器，所述四个放大器与所述四个A/D转换器对应连接；

所述放大器，用于对输入的模拟雷达回波信号进行放大，并将放大后的单端信号转成差分信号；所述放大器对模拟雷达回波信号进行放大的增益由FPGA信号预处理模块通过SPI接口进行控制；

所述A/D转换器，用于对放大后的差分信号进行A/D采样得到数字雷达信号，并将所述数字雷达信号发送给FPGA信号预处理模块。

3.根据权利要求1所述的一种弹载雷达信号处理半实物仿真测试***，其特征在于，所述FPGA信号预处理模块包含：数据整理子模块、数字下变频子模块、脉冲压缩子模块、数据缓冲子模块和SRIO传输子模块；

所述数据整理子模块，用于对所述数字雷达信号进行整理，将无符号数变为有符号数，并将数据位宽由12位扩展为16位，并将每个脉冲重复周期内的数据点数截取为4096点，对数据进行时钟域转换，并传输至数字下变频模块；

所述数字下变频子模块，用于接收数据整理子模块处理后的数据，根据雷达回波帧同步信号和脉冲同步信号对数据进行混频、滤波，并产生雷达回波帧同步信号和脉冲同步信号，传送至脉冲压缩子模块；

所述脉冲压缩子模块，用于接收数字下变频子模块处理后的数据，并根据雷达回波帧同步信号和脉冲同步信号对数据进行4096点FFT运算、匹配滤波以及4096点IFFT运算，并产生雷达回波帧同步信号和脉冲同步信号，传送至数据缓冲子模块；

所述数据缓冲子模块，用于对数据进行时钟域转换，并为SRIO传输子模块提供脉冲起始传输标志；

所述SRIO传输子模块，用于接收数据缓冲子模块的数据，检测帧起始标志，完成SRIO流写协议，将数据乒乓传输给DSP成像处理模块。

4.根据权利要求1所述的一种弹载雷达信号处理半实物仿真测试***，其特征在于，所述DSP成像处理模块包含三个DSP芯片，分别记为DSP1，DSP2，DSP3；所述DSP1通过Hyperlink接口与DSP2连接，所述DSP3通过PCI-Express接口与DSP2连接；

FPGA信号预处理模块，用于向DSP1发送4096个脉冲数据之后，再向DSP3发送同样数据量的数据，在DSP1和DSP3之间依次轮换，将所述预处理后的数字雷达信号通过SRIO接口乒乓发送给DSP成像处理模块；

所述DSP1和所述DSP3，用于乒乓接收FPGA信号预处理模块发送的预处理后的数字雷达信号；并分别对接收到的预处理后的数字雷达信号进行多普勒中心估计、距离走动校正、距离弯曲校正、二次距离脉压、运动误差估计与补偿、方位压缩以及几何校正的成像过程，得到雷达信号成像结果，并将所述雷达信号成像结果发送给DSP2；

所述DSP2将雷达信号成像结果通过千兆以太网发送给上位机显示终端。

5.根据权利要求4所述的一种弹载雷达信号处理半实物仿真测试***，其特征在于，所述DSP2通过SGMII接口连接至千兆以太网转换芯片，所述千兆以太网转换芯片通过RJ45网口连接至上位机显示终端。

Images