CN108447524A - 一种用于检测外部存储器接口故障的方法 - Google Patents

一种用于检测外部存储器接口故障的方法 Download PDF

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Abstract

本发明提供了一种用于检测外部存储器接口故障的方法，并对数据线进行拉高、拉低和并联检测，对地址线进行错误检查，通过对地址线和数据线的区分检测，能够检测外部存储器的硬件故障，全面完整地确定出外部接口存储器的地址线和/或数据线是否故障，具体为哪一个信号发生故障，以及具体的故障原因，省去繁琐的硬件检测。

Description

一种用于检测外部存储器接口故障的方法
技术领域
本发明属于电路信号检测领域，涉及一种用于检测外部存储器接口故障的方法。
背景技术
外部存储器接口作为外部存储器接口主要用来同并行存储器连接，这些存储器包括SDRAM、SBSRAM、Flash、SRAM存储器等，外部存储器接口还可以同外部并行设备进行连接，这些设备包括并行A/D、D/A转换器、具有异步并行接口的专用芯片，并可以通过外部存储器接口同FPGA、CPLD等连接。最常见的用途是同时连接FLASH和SRAM。对于产品来说，我们通常都优先选择外部存储器为BGA封装，由于其低成本，小的辐射噪声，省空间，散热快，更稳定牢靠，使板子的集成密度高。当外部存储器发生故障时，通常我们都采取硬件的手段来进行检查，但当为BGA封装时，采取硬件手段就非常不好操作，费时费力。
现在有些对外部存储器的检测方法有硬件的也有软件的，他们只限于检测地址线还是数据线发生错误，没有具体到哪个信号发生什么样的故障。
发明内容
本发明提出一种用于检测外部存储器接口故障的方法，可以更方便快捷地检测出故障的原因。
一种用于检测外部存储器接口故障的方法，其特征在于：
步骤1、先向存储器写一定数量范围的数据；
步骤2、读数据，将读到的数据与写入数据进行比较，计算写入数据正确的个数；
步骤3、当成功写入数据的个数等于步骤1中的写入个数时，表示存储器接口正常，结束测试，而当成功写入数据的个数不等于步骤1中的写入个数时，证明没有写入数据成功，进入步骤4；
步骤4、数据线检查为向首地址写入数据，对数据线进行拉高、拉低或并联的检查；
步骤5、当数据线全部被拉低时，确定为数据线故障，结束检测，当拉高与拉低数据总线的总数为0xFFFF时，确定为数据线错误，而地址线是否错误为未知，结束检测；当数据线全部有错误时，结束检测，不进行地址线检查，其余情况均进入步骤6进行地址线检查；
步骤6，进行地址线错误检查，若地址线错误值与数据线错误值均不为零，则认定地址线与数据线均有错误，并结束检查，否则，进入步骤7；
步骤7，若此时确定数据线错误值为0，则确定为只有地址线有错误，结束检查，否则，则确定为只有数据线有错误，结束检查；
优选地，所述步骤5中对地址线的检查步骤按照如下操作：对异步存储器来说首地址为0，它有20位地址线，若其中一位地址线未被识别，则除该位其它位相同的地址写入数据相同，故地址线检查思路为20位地址线第一位为1，其它位为0，取其数据看是否与首地址的数据相同，相同为地址线第一位未被识别，接下来检查第二位，第二位为1，其它位为0，以此类推，检查20位地址线是否正确，其余类型的存储器依照此步骤进行类似操作；
优选地，对数据线进行拉高、拉低的检查流程：
步骤11、将测试起始地址赋值给指针pnStartAddr；
步骤12、写入数据0xFFFF；
步骤13、若定义了读取延时，则进行延时，否则直接读取；
步骤14、将写入数据与读取到的数据位异或，将异或结果赋值给被拉低的数据线值；
步骤15、写入数据0x0；
步骤16、若定义了读取延时，则进行延时，否则直接读取；
步骤17、将读到的数据赋值给被拉高的数据线值；
步骤18、将拉高和拉低的数据线值相加；
优选地，对数据线进行并联的检查流程：
步骤21、数据线并联数组的首地址赋给指针pnDataErrParallel；
步骤22、设置i=0；
步骤23、判断i当前值是否小于板级测试总线数据长度，若否，则直接结束，若是，则进入步骤24；
步骤24、判断i位是否被拉高、拉低或者已检查为并联，若是，则检查下一位，i值加1，回到步骤23，若否，则进入步骤25；
步骤25、将i位为1的树脂赋值给首地址；
步骤26、将写入的数据与被拉高的数据位相加，赋值给临时变量nTempj；
步骤27、若定义了读取延时，则进行延时，否则直接读取；
步骤28、读到的数据与临时变量nTempj异或，得到的为与i位并联的数据线值赋给变量nTempx；
步骤29、对变量nTempx进行判断是否为0，若为零，则检查下一位，i值加1，回到步骤23，若不为零，则将变量nTempx与i位相加，得到并联值赋值给数据线并联数组；
步骤30、指针pnDataErrParallel加1；将并联的数据值赋值给nDataErr。
优选地，对地址线错误检查流程：
步骤41、首地址写入0xFFFF；
步骤42、若定义了读取延时，则进行延时，否则直接读取； 步骤43、设置i=0；
步骤44、判断i是否小于板级测试总线地址位数，若否，则结束检查；若是，则进入步骤45；
步骤45、地址0x1偏移i位；
步骤46、判断起始地址与偏移地址存储的数据是否相同，若是，则认定i位数据线地址错误，地址错误值加偏移地址，并进入步骤47，若否，则直接进入步骤47；
步骤47、i=i+1，然后进入步骤44；
优选地，步骤5中的数据线故障，其故障原因是数据线全拉低或者片选信号、写使能信号、输出使能信号故障中的一个或者多个。
对于现有技术，本发明提供了一种用于检测外部存储器接口故障的方法，能够检测外部存储器的硬件故障，全面完整地确定出外部接口存储器的地址线和/或数据线是否故障，具体为哪一个信号发生故障，以及具体的故障原因，省去繁琐的硬件检测，有效提升工作效率，降低检测成本，并且使得故障检测更加智能、方便、快捷。
附图说明：
图1 为本发明的一种用于检测外部存储器接口故障的方法流程图；
图2为本发明的数据线拉高拉低检查的流程图；
图3为本发明的数据线并联检查的流程图；
图4为本发明的地址线错误检查程序流程图；
具体实施例：
下面结合附图和具体实施例对本发明作进一步说明。
一种用于检测外部存储器接口故障的方法，其具体包括如下步骤：
步骤1、先向存储器写一定范围（比如写100个）的数据；
步骤2、读数据，将读到的数据与写入数据进行比较，计算写入数据正确的个数；
步骤3、当成功写入数据的个数等于步骤1中的写入个数时，表示存储器接口正常，结束测试，而当成功写入数据的个数不等于步骤1中的写入个数时，证明没有写入数据成功，进入步骤4；
步骤4、数据线检查为向首地址写入数据，对数据线进行拉高、拉低或并联的检查；
步骤5、当数据线全部被拉低时，确定为数据线故障，结束检测，此时故障原因可能是数据线全拉低或者片选信号、写使能信号、输出使能信号故障，当拉高与拉低数据总线的总数为0xFFFF时，确定为数据线错误，而地址线是否错误为未知，结束检测；当数据线全部有错误时，结束检测，不进行地址线检查，其余情况均进入步骤6进行地址线检查；
该步骤中对地址线的检查步骤可以按照如下操作：对异步存储器来说首地址为0，它有20位地址线，若其中一位地址线未被识别，则除该位其它位相同的地址写入数据相同，故地址线检查思路为20位地址线第一位为1，其它位为0，取其数据看是否与首地址的数据相同，相同为地址线第一位未被识别，接下来检查第二位，第二位为1，其它位为0，以此类推，检查20位地址线是否正确，其余类型的存储器依照此步骤进行类似操作；
步骤6，进行地址线错误检查，若地址线错误值与数据线错误值均不为零，则认定地址线与数据线均有错误，并结束检查，否则，进入步骤7；
步骤7，若此时确定数据线错误值为0，则确定为只有地址线有错误，结束检查，否则，则确定为只有数据线有错误，结束检查；
通过上述方法，可以对外部存储器接口的各类故障进行检测和排查，并确定外部存储器接口的故障原因，比如数据线全拉低有可能其它信号线有故障，数据线全拉高时故障，数据线错误，某位数据线拉高或拉低或并联发生故障，地址线错误，某位地址线未被识别的故障等等，在此不一一枚举，但是通过上述方法步骤，可以全面完整地确定出外部接口存储器的地址线和/或数据线是否故障，具体为哪一个信号发生故障，以及具体的故障原因。
上述步骤4中提及的对数据线进行拉高、拉低的检查流程如图2所示：
步骤11、将测试起始地址赋值给指针pnStartAddr；
步骤12、写入数据0xFFFF；
步骤13、若定义了读取延时，则进行延时，否则直接读取；
步骤14、将写入数据与读取到的数据位异或，将异或结果赋值给被拉低的数据线值；
步骤15、写入数据0x0；
步骤16、若定义了读取延时，则进行延时，否则直接读取；
步骤17、将读到的数据赋值给被拉高的数据线值；
步骤18、将拉高和拉低的数据线值相加；
上述步骤4中提及的对数据线进行并联的检查流程如图3所示：
步骤21、数据线并联数组的首地址赋给指针pnDataErrParallel；
步骤22、设置i=0；
步骤23、判断i当前值是否小于板级测试总线数据长度，若否，则直接结束，若是，则进入步骤24；
步骤24、判断i位是否被拉高、拉低或者已检查为并联，则检查下一位，i值加1，回到步骤23，若否，则进入步骤25；
步骤25、将i位为1的树脂赋值给首地址；
步骤26、将写入的数据与被拉高的数据位相加，赋值给临时变量nTempj；
步骤27、若定义了读取延时，则进行延时，否则直接读取；
步骤28、读到的数据与临时变量nTempj异或，得到的为与i位并联的数据线值赋给变量nTempx；
步骤29、对变量nTempx进行判断是否为0，若为零，则检查下一位，i值加1，回到步骤23，若不为零，则将变量nTempx与i位相加，得到并联值赋值给数据线并联数组；
步骤30、指针pnDataErrParallel加1；将并联的数据值赋值给nDataErr。
上述步骤6中提及的对地址线错误检查流程如图4所示：
步骤41、首地址写入0xFFFF；
步骤42、若定义了读取延时，则进行延时，否则直接读取；
步骤43、设置i=0；
步骤44、判断i是否小于板级测试总线地址位数，若否，则结束检查；若是，则进入步骤45；
步骤45、地址0x1偏移i位；
步骤46、判断起始地址与偏移地址存储的数据是否相同，若是，则认定i位数据线地址错误，地址错误值加偏移地址，并进入步骤47，若否，则直接进入步骤47；
步骤47、i=i+1，然后进入步骤44；
需要特别指出的是，上述给出的对数据线进行拉高、拉低或者并联检查的流程，以及对地址线错误检查的流程也可以使用本领域其他同样能够确定错误的检测流程来替代，比如枚举检测或者并行检测等等方式，但是优选采用上述给出的流程，能够保证检测的效率和检测的准确性。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种用于检测外部存储器接口故障的方法，其特征在于：
步骤1、先向存储器写一定数量范围的数据；
步骤2、读数据，将读到的数据与写入数据进行比较，计算写入数据正确的个数；
步骤3、当成功写入数据的个数等于步骤1中的写入个数时，表示存储器接口正常，结束测试，而当成功写入数据的个数不等于步骤1中的写入个数时，证明没有写入数据成功，进入步骤4；
步骤4、数据线检查为向首地址写入数据，对数据线进行拉高、拉低或并联的检查；
步骤5、当数据线全部被拉低时，确定为数据线故障，结束检测，当拉高与拉低数据总线的总数为0xFFFF时，确定为数据线错误，而地址线是否错误为未知，结束检测；当数据线全部有错误时，结束检测，不进行地址线检查，其余情况均进入步骤6进行地址线检查；
步骤6，进行地址线错误检查，若地址线错误值与数据线错误值均不为零，则认定地址线与数据线均有错误，并结束检查，否则，进入步骤7；
步骤7，若此时确定数据线错误值为0，则确定为只有地址线有错误，结束检查，否则，则确定为只有数据线有错误，结束检查。
2.根据权利要求1所述一种用于检测外部存储器接口故障的方法，其特征在于：所述步骤5中对地址线的检查步骤按照如下操作：对异步存储器来说首地址为0，它有20位地址线，若其中一位地址线未被识别，则除该位其它位相同的地址写入数据相同，故地址线检查思路为20位地址线第一位为1，其它位为0，取其数据看是否与首地址的数据相同，相同为地址线第一位未被识别，接下来检查第二位，第二位为1，其它位为0，以此类推，检查20位地址线是否正确，其余类型的存储器依照此步骤进行类似操作。
3.根据权利要求1所述一种用于检测外部存储器接口故障的方法，其特征在于：对数据线进行拉高、拉低的检查流程：
步骤11、将测试起始地址赋值给指针pnStartAddr；
步骤12、写入数据0xFFFF；
步骤13、若定义了读取延时，则进行延时，否则直接读取；
步骤14、将写入数据与读取到的数据位异或，将异或结果赋值给被拉低的数据线值；
步骤15、写入数据0x0；
步骤16、若定义了读取延时，则进行延时，否则直接读取；
步骤17、将读到的数据赋值给被拉高的数据线值；
步骤18、将拉高和拉低的数据线值相加。
4.根据权利要求1所述一种用于检测外部存储器接口故障的方法，其特征在于：对数据线进行并联的检查流程：
步骤21、数据线并联数组的首地址赋给指针pnDataErrParallel；
步骤22、设置i=0；
步骤23、判断i当前值是否小于板级测试总线数据长度，若否，则直接结束，若是，则进入步骤24；
步骤24、判断i位是否被拉高、拉低或者已检查为并联，若是，则检查下一位，i值加1，回到步骤23，若否，则进入步骤25；
步骤25、将i位为1的树脂赋值给首地址；
步骤26、将写入的数据与被拉高的数据位相加，赋值给临时变量nTempj；
步骤27、若定义了读取延时，则进行延时，否则直接读取；
步骤28、读到的数据与临时变量nTempj异或，得到的为与i位并联的数据线值赋给变量nTempx；
步骤29、对变量nTempx进行判断是否为0，若为零，则检查下一位，i值加1，回到步骤23，若不为零，则将变量nTempx与i位相加，得到并联值赋值给数据线并联数组；
步骤30、指针pnDataErrParallel加1；将并联的数据值赋值给nDataErr。
5.根据权利要求1所述一种用于检测外部存储器接口故障的方法，其特征在于：对地址线错误检查流程：
步骤41、首地址写入0xFFFF；
步骤42、若定义了读取延时，则进行延时，否则直接读取； 步骤43、设置i=0；
步骤44、判断i是否小于板级测试总线地址位数，若否，则结束检查；若是，则进入步骤45；
步骤45、地址0x1偏移i位；
步骤46、判断起始地址与偏移地址存储的数据是否相同，若是，则认定i位数据线地址错误，地址错误值加偏移地址，并进入步骤47，若否，则直接进入步骤47；
步骤47、i=i+1，然后进入步骤44。
6.根据权利要求1所述一种用于检测外部存储器接口故障的方法，其特征在于：步骤5中的数据线故障，其故障原因是数据线全拉低或者片选信号、写使能信号、输出使能信号故障中的一个或者多个。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151103A (zh) * 2020-09-17 2020-12-29 深圳市宏旺微电子有限公司 基于March算法的DRAM故障检测方法和装置
CN117935901A (zh) * 2024-02-19 2024-04-26 北京中科昊芯科技有限公司 一种用于访问sdram的emif的验证方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1294304A (zh) * 1999-10-25 2001-05-09 英业达集团(西安)电子技术有限公司 检测静态随机存储器的方法
US20020026606A1 (en) * 1998-06-29 2002-02-28 Stubbs Eric T. On-chip testing circuit and method for integrated circuits
CN1427420A (zh) * 2001-12-20 2003-07-02 华为技术有限公司 Ram高速测试控制电路及其测试方法
CN1479207A (zh) * 2002-08-29 2004-03-03 深圳市中兴通讯股份有限公司 内存检测方法
CN1619705A (zh) * 2003-11-19 2005-05-25 华为技术有限公司 一种多端口存储器的测试方法
CN1619326A (zh) * 2003-11-19 2005-05-25 华为技术有限公司 一种***互连线的测试方法
CN1725382A (zh) * 2004-07-20 2006-01-25 中兴通讯股份有限公司 一种闪存存储器的检测方法
CN101197194A (zh) * 2007-02-27 2008-06-11 深圳市同洲电子股份有限公司 一种存储器检测方法
TWI306259B (en) * 2006-09-19 2009-02-11 Inventec Appliances Corp Memory test method
CN101625651A (zh) * 2008-07-09 2010-01-13 中兴通讯股份有限公司 数据线检测方法/装置、地址线检测方法/装置
CN101770812A (zh) * 2008-12-31 2010-07-07 中国航空工业第一集团公司第六三一研究所 一种存储器在板测试方法
CN103000226A (zh) * 2011-09-08 2013-03-27 施耐德电器工业公司 通过随机存取存储器芯片地址引脚检测缺陷的测试方法
CN103165194A (zh) * 2011-12-16 2013-06-19 中兴通讯股份有限公司 快速检测大容量NOR Flash的方法及装置
CN107703927A (zh) * 2017-11-14 2018-02-16 义乌市盈云科技有限公司 一种编织机械线路控制板在线检测器

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020026606A1 (en) * 1998-06-29 2002-02-28 Stubbs Eric T. On-chip testing circuit and method for integrated circuits
CN1294304A (zh) * 1999-10-25 2001-05-09 英业达集团(西安)电子技术有限公司 检测静态随机存储器的方法
CN1427420A (zh) * 2001-12-20 2003-07-02 华为技术有限公司 Ram高速测试控制电路及其测试方法
CN1479207A (zh) * 2002-08-29 2004-03-03 深圳市中兴通讯股份有限公司 内存检测方法
CN1619705A (zh) * 2003-11-19 2005-05-25 华为技术有限公司 一种多端口存储器的测试方法
CN1619326A (zh) * 2003-11-19 2005-05-25 华为技术有限公司 一种***互连线的测试方法
CN1725382A (zh) * 2004-07-20 2006-01-25 中兴通讯股份有限公司 一种闪存存储器的检测方法
TWI306259B (en) * 2006-09-19 2009-02-11 Inventec Appliances Corp Memory test method
CN101197194A (zh) * 2007-02-27 2008-06-11 深圳市同洲电子股份有限公司 一种存储器检测方法
CN101625651A (zh) * 2008-07-09 2010-01-13 中兴通讯股份有限公司 数据线检测方法/装置、地址线检测方法/装置
CN101770812A (zh) * 2008-12-31 2010-07-07 中国航空工业第一集团公司第六三一研究所 一种存储器在板测试方法
CN103000226A (zh) * 2011-09-08 2013-03-27 施耐德电器工业公司 通过随机存取存储器芯片地址引脚检测缺陷的测试方法
CN103165194A (zh) * 2011-12-16 2013-06-19 中兴通讯股份有限公司 快速检测大容量NOR Flash的方法及装置
CN107703927A (zh) * 2017-11-14 2018-02-16 义乌市盈云科技有限公司 一种编织机械线路控制板在线检测器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151103A (zh) * 2020-09-17 2020-12-29 深圳市宏旺微电子有限公司 基于March算法的DRAM故障检测方法和装置
CN112151103B (zh) * 2020-09-17 2024-03-29 深圳市宏旺微电子有限公司 基于March算法的DRAM故障检测方法和装置
CN117935901A (zh) * 2024-02-19 2024-04-26 北京中科昊芯科技有限公司 一种用于访问sdram的emif的验证方法

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