CN108417563A - 半导体装置封装和其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置封装，所述半导体装置封装包含：第一电路层，其具有第一表面和与所述第一侧相对的第二表面；第一电子组件；屏蔽元件；屏蔽层；以及模制层。所述第一电子组件安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层。所述屏蔽元件安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层。所述屏蔽元件安置为邻近于所述第一电子组件的至少一个侧。所述屏蔽层安置于所述第一电子组件和所述屏蔽元件上，且所述屏蔽层电连接到所述屏蔽元件。所述模制层囊封所述第一电子组件、所述屏蔽元件和所述屏蔽层的部分。

Description

半导体装置封装和其制造方法
技术领域
本揭示涉及半导体装置封装和其制造方法，且更确切地说，涉及具有良好屏蔽和热耗散性能的半导体装置封装和其制造方法。
背景技术
半导体装置封装可包含可以产生电磁干扰(EMI)的以特定频率操作的电子装置，例如，射频集成电路(RFIC)。当半导体装置封装的组件的布局密度增加且当半导体装置封装变得微型化时，EMI可能成为严重的问题。此外，半导体装置封装的散热是另一个关注的问题。
发明内容
在一些实施例中，根据一个方面，半导体装置封装包含：第一电路层，其具有第一表面和与所述第一表面相对的第二表面；第一电子组件；屏蔽元件；屏蔽层；以及模制层。所述第一电子组件安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层。所述屏蔽元件安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层。所述屏蔽元件安置为邻近于所述第一电子组件的至少一个侧。所述屏蔽层安置于所述第一电子组件和所述屏蔽元件上，且所述屏蔽层电连接到所述屏蔽元件。所述模制层囊封所述第一电子组件、所述屏蔽元件和所述屏蔽层的部分。所述模制层的上表面和所述屏蔽层的上表面大体上共面。
在一些实施例中，根据另一方面，半导体装置封装包含：电路层，其具有第一表面和与所述第一表面相对的第二表面；第一电子组件；第二电子组件；屏蔽元件；模制层；以及屏蔽层。所述第一电子组件安置于所述电路层的所述第一表面上。所述第一电子组件包含朝向所述第一表面延伸且电连接到所述电路层的多个第一导电桩。所述第二电子组件安置于所述电路层的所述第一表面和所述第一电子组件上。所述第二电子组件包含朝向所述第一表面延伸的多个第二导电桩且电连接到所述电路层，所述第二电子组件部分地重叠所述第一电子组件，所述第二导电桩中的至少一个的长度大于所述第一导电桩中的至少一个的长度。所述屏蔽元件安置于所述第一表面上且电连接到所述电路层，且所述屏蔽元件安置为邻近于所述第一电子组件的至少一个侧且邻近于所述第二电子组件的至少一个侧。所述模制层囊封所述第一电子组件、所述第二电子组件和所述屏蔽元件。所述屏蔽层安置于所述模制层上且电连接到所述屏蔽元件。所述载体安置于所述屏蔽层上。
在一些实施例中，根据另一方面，制造半导体装置封装的方法包含在载体上形成屏蔽层；在所述屏蔽层上形成屏蔽元件；在所述屏蔽层上安置第一电子组件；安置模制层，以囊封所述屏蔽层、所述屏蔽元件和所述第一电子组件；以及在所述模制层、所述屏蔽元件和所述第一电子组件上形成第一电路层。
附图说明
当结合附图阅读时，从以下详细描述中最好地理解本揭示的一些实施例的方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可为了论述的清楚起见而任意增大或减小。
图1是根据本揭示的一些实施例的半导体装置封装的截面图。
图2A、图2B、图2C、图2D、图2E、图2F和图2G说明根据本揭示的一些实施例的半导体装置封装的制造方法的实例。
图3是根据本揭示的一些实施例的半导体装置封装的截面图。
图4是根据本揭示的一些实施例的半导体装置封装的截面图。
图5是根据本揭示的一些实施例的半导体装置封装的截面图。
图6A、图6B、图6C、图6D、图6E、图6F、图6G和图6H说明根据本揭示的一些实施例的半导体装置封装的制造方法的实例。
图7是根据本揭示的一些实施例的半导体装置封装的截面图。
图8是根据本揭示的一些实施例的半导体装置封装的截面图。
图9A、图9B、图9C、图9D、图9E和图9F说明根据本揭示的一些实施例的半导体装置封装的制造方法的实例。
具体实施方式
以下揭示提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例，以阐释本揭示的某些方面。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上或上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可形成于第一特征与第二特征之间以使得第一特征与第二特征可以不直接接触的实施例。此外，本揭示可重复参考数字和/或字母来指代各种实例的组件。此重复是出于简单和清楚的目且未必暗示由相同参考数字和/或字母所指代的组件是相同的。举例来说，一些此类组件可在一些方面类似，但可在其它方面不同。
除非另外指定，否则例如“在……上方”、“在……下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所展示的定向加以指示。应理解，本文中所使用的空间描述仅是出于说明的目，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点不因此布置而有偏差。
以下描述是针对半导体装置封装。在一些实施例中，半导体装置封装包含：屏蔽元件，其安置于电路层上且安置为邻近于电子组件的至少一个侧；和屏蔽层，其安置于电子组件上且电连接到屏蔽元件。屏蔽层和屏蔽元件经配置以充当用于电子组件的EMI护罩和散热片，且提供接地路径。以下描述还针对制造半导体装置封装的方法，如下文所论述。
图1是根据本揭示的一些实施例的半导体装置封装1的截面图。如图1中所示，半导体装置封装1包含第一电路层28、第一电子组件20、屏蔽元件16、屏蔽层14和模制层24。第一电路层28包含面向第一电子组件20的第一表面281和与第一表面281相对的第二表面282。在一些实施例中，第一电路层28包含重布层(RDL)，所述重布层(RDL)经配置以重路由对应于第一电子组件20的输入/输出(I/O)接触件的输入/输出路径。在一些实施例中，第一电路层28包含可邻近于彼此或在彼此上堆叠的一或多个导电布线层和一或多个介电层。在一些实施例中，接近第二表面282的导电布线层可充当或可包含接合垫，例如，凸块下金属(UBM)。
第一电子组件20安置于第一电路层28的第一表面281上，且电连接到第一电路层28。在一些实施例中，第一电子组件20包含其中形成有集成电路(IC)的半导体裸片。在一些实施例中，第一电子组件20包含(但不限于)例如专用IC(ASIC)的有源组件、例如高带宽存储器(HBM)组件或另一有源组件的存储器组件，和/或例如电容器、电感器、电阻器或其类似物的无源组件。在一些实施例中，导电桩(conductive pillar)22(例如，金属桩)安置于第一电子组件20的底部表面20B下，且第一电子组件20经由导电桩22电连接到第一电路层28。借助于实例，导电桩22包含(但不限于)铜桩。
屏蔽元件16安置于第一电路层28的第一表面281上，且电连接到第一电路层28。屏蔽元件16安置为邻近于第一电子组件20的至少一个侧20S。借助于实例，屏蔽元件16可安置为邻近于第一电子组件20的一个侧20S、两个侧20S、三个侧20S或多个侧20S。在一些实施例中，屏蔽元件16环绕第一电子组件20的侧20S，以屏蔽第一电子组件20免受EMI影响。在一些实施例中，屏蔽元件16经配置以充当接地路径的部件。在一些实施例中，屏蔽元件16由例如金属或金属合金的导电材料形成。借助于实例，导电材料可包含(但不限于)铜、铜合金，或其类似物。
屏蔽层14安置于第一电子组件20和屏蔽元件16上。在一些实施例中，屏蔽层14由例如金属或合金的导电材料形成。借助于实例，导电材料可包含(但不限于)铜、铜合金，或其类似物。在一些实施例中，屏蔽层14是覆盖第一电子组件20的上表面20U以提供EMI屏蔽效果的保形屏蔽。在一些实施例中，屏蔽层14经配置以充当接地路径的另一部件。在一些实施例中，屏蔽层14电连接到屏蔽元件16，以形成围封第一电子组件20的上表面20U和侧20S的EMI屏蔽罩。在一些实施例中，屏蔽层14与第一电子组件20接触，且经配置以提供用于第一电子组件20的热耗散路径。在一些实施例中，屏蔽元件16的宽度W(例如，水平延伸，如图1中所示)大于屏蔽层14的厚度T(例如，垂直延伸，如图1中所示)。屏蔽元件16的宽度W和屏蔽层14的厚度T可基于所要屏蔽效果、热耗散效果或其它考虑因素而视需要修改。
模制层24囊封第一电子组件20、屏蔽元件16和屏蔽层14的部分。在一些实施例中，模制层24的上表面24U和屏蔽层14的上表面14U大体上共面。在一些实施例中，模制层24的材料包含(但不限于)例如环氧树脂或其类似物的模制化合物和例如模制化合物中氧化硅填充物的填充物24F。在一些实施例中，安置为邻近于第一电路层28的填充物24F具有至少一个剖切面。在一些实施例中，屏蔽层14与屏蔽元件16之间的第一界面S1和屏蔽层14与第一电子组件20之间的第二界面S2大体上共面。
在一些实施例中，半导体装置封装1进一步包含第一导体30，所述第一导体安置于第一电路层28的第二表面282上，且电连接到第一电路层28。在一些实施例中，第一导体30包含导电凸块，例如，焊料凸块、焊料球、焊料膏或其类似物。在一些实施例中，第一导体30中的至少一些经由第一电路层28电连接到第一电子组件20，且经配置以将电连接路径提供到另一电子装置，例如，电路板或其类似物。在一些实施例中，一些其它第一导体30经由第一电路层28电连接到屏蔽元件16，且经配置以连接到接地电路。
图2A、图2B、图2C、图2D、图2E、图2F和图2G说明根据本揭示的一些实施例的半导体装置封装1的制造方法的实例。如图2A中所描绘，屏蔽层14形成于载体10上。在一些实施例中，经配置以充当晶种层的导电膜12在屏蔽层14形成之前形成于载体10上。在一些实施例中，导电膜12是金属膜(例如，铜膜)或合金膜(例如，钛/铜(Ti/Cu)膜)，所述导电膜可通过胶合、溅镀或任何其它合适的技术形成。在一些实施例中，屏蔽层14可(但无需)通过镀覆形成。
如图2B中所示，屏蔽元件16形成于屏蔽层14上。在一些实施例中，屏蔽元件16可(但无需)通过镀覆形成。如图2C中所示，第一电子组件20接合到载体10(例如，经由屏蔽层14和/或导电膜12)，且安置为邻近于屏蔽元件16。在一些实施例中，第一电子组件20包含导电桩22，例如，朝上延伸的导电柱(conductive post)。
如图2D中所示，模制层24安置于载体10上，以囊封屏蔽层14、屏蔽元件16和第一电子组件20。如图2E中所示，移除模制层24的部分，以暴露屏蔽元件16。在一些实施例中，通过研磨移除模制层24的部分。在一些实施例中，第一电子组件20的导电桩22在研磨之后暴露出来。
如图2F中所示，第一电路层28形成于模制层24、屏蔽元件16、导电桩22和第一电子组件20上。在一些实施例中，第一电路层28是通过交替地形成若干导电布线层和若干介电层实施的RDL。第一电路层28包含面向第一电子组件20的第一表面281，和与第一表面281相对的第二表面282。在一些实施例中，接近第二表面282的导电布线层可充当或可包含接合垫，例如，凸块下金属(UBM)。如图2G中所示，第一导体30形成于第一电路层28的第二表面282上。从屏蔽层14中移除载体10和导电膜12，且执行分离过程，以形成如图1中所示的半导体装置封装1。
本揭示的半导体装置封装和制造方法不限于上述实施例，且可以根据其它实施例实施。出于方便性目的，为了简化对本揭示的各种实施例之间的比较的描述，以下实施例中的每一个中的类似组件标记有相同编号，且不过多地加以描述。
图3是根据本揭示的一些实施例的半导体装置封装2的截面图。如图3中所示，不同于半导体装置封装1，半导体装置封装2进一步包含在第一电子组件20与屏蔽层14之间的导热元件15。导热元件15由导热材料形成，且经配置以充当散热片，用于增强第一电子组件20的热耗散。在一些实施例中，屏蔽层14与屏蔽元件16之间的第一界面S1和屏蔽层14与导热元件15之间的第三界面S3大体上共面。
图4是根据本揭示的一些实施例的半导体装置封装3的截面图。如图4中所示出，不同于半导体装置封装1，半导体装置封装3进一步包含第二电子组件32和屏蔽隔室34(其可能是(例如)导电柱或导电桩，例如，金属导电柱或导电桩)。第二电子组件32安置于第一电路层28的第一表面281上，且电连接到第一电路层28。在一些实施例中，第二电子组件32安置为邻近于第一电子组件20。屏蔽隔室34安置于第一电路层28的第一表面281上且安置于第一电子组件20与第二电子组件32之间。在一些实施例中，屏蔽隔室34电连接到第一电路层28和屏蔽层14。屏蔽隔室34经配置以阻断第一电子组件20与第二电子组件32之间的EMI传输。在一些实施例中，屏蔽层14与第一电子组件20和第二电子组件32接触。在一些替代实施例中，导电元件15可安置于第一电子组件20与屏蔽层14之间，和/或第二电子组件32与屏蔽层14之间。
图5是根据本揭示的一些实施例的半导体装置封装4的截面图。如图5中所示，不同于半导体装置封装3，半导体装置封装4进一步包含至少一个导电柱36和第二电路层38。至少一个导电柱36穿透通过模制层24且电连接到第一电路层28。在一些实施例中，至少一个导电柱36经配置以电连接第一电路层28和第二电路层38。在一些实施例中，至少一个导电柱36可以是(但不限于)金属柱，例如，铜柱。第二电路层38安置于模制层24、屏蔽层14和至少一个导电柱36上，且电连接到屏蔽层14和至少一个导电柱36。第二电路层38包含面向第一电路层28的第三表面383和与第三表面383相对的第四表面384。在一些实施例中，第二电路层38是重布层(RDL)，所述重布层(RDL)经配置以重路由对应于第一电子组件20和/或第二电子组件32的输入/输出(I/O)接触件的输入/输出路径。在一些实施例中，第二电路层38包含堆叠在彼此上的一或多个导电布线层和一或多个介电层。在一些实施例中，接近第四表面384的导电布线层可充当或可包含接合垫，例如，凸块下金属(UBM)。
图6A、图6B、图6C、图6D、图6E、图6F、图6G和图6H说明根据本揭示的一些实施例的半导体装置封装4的制造方法的实例。如图6A中所描绘，屏蔽层14形成于载体10上。在一些实施例中，经配置以充当晶种层的导电膜12在屏蔽层14形成之前形成于载体10上。在一些实施例中，导电膜12是金属膜(例如，铜膜)或合金膜(例如，钛/铜(Ti/Cu)膜)，所述导电膜可通过胶合、溅镀或任何其它合适的技术形成。在一些实施例中，屏蔽层14可(但无需)通过镀覆形成。
如图6B中所示，屏蔽元件16形成于屏蔽层14上。在一些实施例中，屏蔽元件16可(但无需)通过镀覆形成。在载体10上(例如，在导电膜12上)形成至少一个导电柱36。在一些实施例中，至少一个导电柱36和屏蔽元件16通过相同工艺(例如，镀覆)同时形成。在一些实施例中，屏蔽隔室34可在此阶段形成于屏蔽层14上。如图6C中所示，第一电子组件20和第二电子组件32(例如，经由导电膜12和屏蔽层14)接合到载体10。在一些实施例中，第一电子组件20和第二电子组件32包含导电桩22，例如，朝上延伸的导电柱。在一些实施例中，导热元件15形成于以下各项中的至少一个之间：(i)第一电子组件20与屏蔽层14和(ii)第二电子组件32与屏蔽层14。
如图6D中所示，模制层24安置于载体10上，以囊封屏蔽层14、屏蔽元件16、导电柱36、屏蔽隔室34、第一电子组件20和第二电子组件32。如图6E中所示，移除模制层24的部分，以暴露屏蔽元件16、屏蔽隔室34和导电柱36。在一些实施例中，通过研磨来移除模制层24的部分。在一些实施例中，第一电子组件20和第二电子组件32的导电桩22在研磨之后暴露出来。
如图6F中所示，第一电路层28形成于模制层24、屏蔽元件16、导电柱36、屏蔽隔室34、第一电子组件20和第二电子组件32上。在一些实施例中，第一电路层28是通过交替地形成若干导电布线层和若干介电层实施的RDL。第一电路层28包含面向第一电子组件20的第一表面281，和与第一表面281相对的第二表面282。在一些实施例中，接近第二表面282的导电布线层可充当或可包含接合垫，例如，凸块下金属(UBM)。接着，第一导体30形成于第一电路层28的第二表面282上。
如图6G中所示，第一导体30安装于支撑件11上，半导体封装可倒装，且从屏蔽层14中移除载体10和导电膜12。在一些实施例中，支撑件11是附接到第一电路层28的第二表面和围封第一导体30的条带。在一些实施例中，通过(例如)研磨或蚀刻从屏蔽层14、模制层24和至少一个导电柱36中移除残余导电膜12。
如图6H中所示，第二电路层38形成于屏蔽层14、模制层24和至少一个导电柱36上。第二电路层38包含面向第一电路层28的第三表面383和与第三表面383相对的第四表面384。接着，从第一导体30中移除支撑件11，且执行分离过程，以形成如图5中所示的半导体装置封装4。
图7是根据本揭示的一些实施例的半导体装置封装5的截面图。如图7中所示，不同于半导体装置封装4，半导体装置封装5进一步包含电子装置50，所述电子装置安置于第二电路层38上且电连接到第二电路层38。在一些实施例中，所述电子装置50可以(但无需)是具有与半导体装置封装3或半导体装置封装4类似结构的另一半导体装置封装。在一些实施例中，半导体装置封装5进一步包含安置于第二电路层38与所述电子装置50之间且电连接到两者的第二导体48。在一些实施例中，第二导体48包含导电凸块，例如，焊料凸块，焊料球、焊料膏或其类似物。在一些实施例中，第二导体48中的至少一些经由第二电路层38电连接到第一电子组件20和第二电子组件32，且电连接到所述电子装置50。在一些实施例中，第二导体48中的至少一些和第一导体30的部分经配置以连接到接地电路。
图8是根据本揭示的一些实施例的半导体装置封装6的截面图。如图8中所示，半导体装置封装6包含电路层82、第一电子组件70、第二电子组件76、屏蔽元件66、模制层80、屏蔽层62和载体60。第一电子组件70安置于电路层82的第一表面821上。在一些实施例中，电路层82是重布层(RDL)，所述重布层(RDL)经配置以重路由对应于第一电子组件70和/或第二电子组件76的输入/输出(I/O)接触件的输入/输出路径。第一电子组件70包含朝向第一表面821延伸且电连接到电路层82的第一导电桩72。第二电子组件76安置于电路层82的第一表面821和第一电子组件70的至少一部分上。第二电子组件76包含朝向第一表面821延伸且电连接到电路层82的第二导电桩78。第二电子组件76部分地重叠第一电子组件70(例如，第二电子组件76的部分安置于第一电子组件70上，且第二电子组件76的另一部分不安置于第一电子组件70上)，且第二导电桩78中的至少一个的长度L2大于第一导电桩72中的至少一个的长度L1。在一些实施例中，第一电子组件70和第二电子组件76是其中形成有集成电路的半导体裸片。在一些实施例中，第一电子组件70和第二电子组件76中的每一个可(但无需)包含例如专用IC(ASIC)的任何有源组件、例如高带宽存储器(HBM)组件或另一有源组件的存储器组件，和/或例如电容器、电感器、电阻器或其类似物的无源组件。
屏蔽元件66安置于第一表面821上且电连接到电路层82。屏蔽元件66邻近于第一电子组件70和第二电子组件76的至少一个侧。借助于实例，屏蔽元件66可安置成邻近第一电子组件70和第二电子组件76的一个侧、两个侧、三个侧或多个侧。在一些实施例中，屏蔽元件66环绕第一电子组件70和第二电子组件76的侧，且有助于减小EMI。在一些实施例中，屏蔽元件66经配置以充当接地路径的部分。在一些实施例中，屏蔽元件66由例如金属或金属合金的导电材料形成。借助于实例，导电材料可包含(但不限于)铜、铜合金，或其类似物。
模制层80囊封第一电子组件70、第二电子组件76和屏蔽元件66。屏蔽层62安置于模制层80上方且电连接到屏蔽元件66。在一些实施例中，模制层80的材料包含(但不限于)模制化合物(例如，环氧树脂或其类似物)和填充物(例如，模制化合物中氧化硅填充物)。载体60安置于屏蔽层62上。在一些实施例中，载体60是半导体载体，例如，硅载体。在一些实施例中，载体60经配置以增强半导体装置封装6的鲁棒性和热耗散。
在一些实施例中，半导体装置封装6进一步包含安置于模制层80与屏蔽层62之间的绝缘层64。绝缘层64界定开口64H，且屏蔽层62和屏蔽元件66经由绝缘层64的开口64H而电连接。
在一些实施例中，半导体装置封装6进一步包含安置于电路层82的第二表面822上且电连接到电路层82的导体86。在一些实施例中，导体86包含导电凸块，例如，焊料凸块，焊料球、焊料膏或其类似物。在一些实施例中，导体86中的至少一些经由电路层82电连接到第一电子组件70和/或第二电子组件76，且经配置以创建到另一电子装置(例如，电路板)或其类似物的电连接路径。在一些实施例中，一些其它导体86经由电路层82电连接到屏蔽元件66，且经配置以连接到接地电路。
图9A、图9B、图9C、图9D、图9E和图9F说明根据本揭示的一些实施例的半导体装置封装6的制造方法的实例。如图9A中所描绘，屏蔽层62形成于载体60上。在一些实施例中，绝缘层64形成于屏蔽层62上。绝缘层64界定暴露屏蔽层62的一或多个开口64H。
如图9B中所示，屏蔽元件66形成于屏蔽层64上。在一些实施例中，屏蔽元件66经由绝缘层64的开口64H电连接到屏蔽层64。如图9C中所示，第二电子组件76邻近于屏蔽元件16接合到载体60(例如，经由绝缘层64和屏蔽层62)。在一些实施例中，第二电子组件76包含导电桩78，例如，朝上延伸的导电柱。
如图9D中所示，第一电子组件70形成于第二电子组件76的至少一部分上。第一电子组件70包含朝上延伸的多个第二导电桩72。第二电子组件76部分地重叠第一电子组件70，且第二导电桩78中的至少一个的长度L2大于第一导电桩72中的至少一个的长度L1。
如图9E中所示，模制层80安置于载体10上，以囊封屏蔽层64、屏蔽元件66、第一电子组件72和第二电子组件76。移除模制层80的部分以暴露屏蔽元件66。在一些实施例中，通过研磨移除模制层80的部分。在一些实施例中，第一电子组件70的导电桩72和第二电子组件76的导电桩78在研磨之后暴露出来。
如图9F中所示，电路层82形成于模制层80、屏蔽元件66、第一电子组件70和第二电子组件76上。在一些实施例中，电路层82是通过交替地形成若干导电布线层和若干介电层实施的RDL。电路层82包含面向第一电子组件70和第二电子组件76的第一表面821和与第一表面821相对的第二表面822。在一些实施例中，接近第二表面822的导电布线层可充当或可包含接合垫，例如凸块下金属(UBM)。导体86形成于电路层82的第二表面822上，以形成如图8中所示的半导体装置封装6。
本揭示的各种实施例的半导体装置封装与晶片级芯片尺度封装(WLCSP)兼容。半导体装置封装与堆叠封装结构和2.5D/3D封装兼容。屏蔽层和屏蔽元件可形成用于电子组件的保形EMI屏蔽，且保形EMI屏蔽有可能进一步减小半导体装置封装的大小。屏蔽层还可经配置以充当散热片，用于增强电子组件的热耗散。电子组件可部分地重叠，且可电连接到电路层。因此，减小半导体装置封装的大小，且电连通实施于较短路径中，从而增大带宽和速度且减少功率消耗。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”可包含复数指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“导电率”是指传递电流的能力。导电材料通常指示展现对电流流动的极少或零对抗的材料。导电率的一个量度为西门子/米(S/m)。通常，导电材料为导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度而变化。除非另外指定，否则材料的导电率是在室温下测量。
如本文中所使用，术语“约”、“大体上”、“实质”和“左右”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。举例来说，“大体上”平行可以指相对于0°的小于或等于±10°的角变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“大体上”垂直可以指相对于90°的小于或等于±10°的角变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面是共平面的或大体上共平面。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (20)

1.一种半导体装置封装，其包括：
第一电路层，其具有第一表面和与所述第一表面相对的第二表面；
第一电子组件，其安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层；
屏蔽元件，其安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层，其中所述屏蔽元件安置为邻近于所述第一电子组件的至少一个侧；
屏蔽层，其安置于所述第一电子组件和所述屏蔽元件上，其中所述屏蔽层电连接到所述屏蔽元件；以及
模制层，其囊封所述第一电子组件、所述屏蔽元件和所述屏蔽层的部分，其中所述模制层的上表面和所述屏蔽层的上表面大体上共面。
2.根据权利要求1所述的半导体装置封装，其中所述屏蔽层与所述第一电子组件相接触。
3.根据权利要求2所述的半导体装置封装，其中所述屏蔽层与所述屏蔽元件之间的第一界面和所述屏蔽层与所述第一电子组件之间的第二界面大体上共面。
4.根据权利要求1所述的半导体装置封装，其进一步包括导热元件，所述导热元件安置于所述第一电子组件与所述屏蔽层之间。
5.根据权利要求4所述的半导体装置封装，其中所述屏蔽层与所述屏蔽元件之间的第一界面和所述屏蔽层与所述导热元件之间的第二界面大体上共面。
6.根据权利要求1所述的半导体装置封装，其中所述模制层包括多个填充物，且邻近于所述第一电路层的至少一些填充物具有至少一个剖切面。
7.根据权利要求1所述的半导体装置封装，其中所述屏蔽元件的宽度大于所述屏蔽层的厚度。
8.根据权利要求1所述的半导体装置封装，其进一步包括多个第一导体，所述多个第一导体安置于所述第一电路层的所述第二表面上，且电连接到所述第一电路层。
9.根据权利要求1所述的半导体装置封装，其中所述屏蔽元件环绕所述第一电子组件的所有侧。
10.根据权利要求1所述的半导体装置封装，其进一步包括：
第二电子组件，其安置于所述第一电路层的所述第一表面上，且电连接到所述第一电路层；以及
屏蔽隔室，其安置于所述第一电路层的所述第一表面上且安置于所述第一电子组件与所述第二电子组件之间，其中所述屏蔽隔室电连接到所述第一电路层和所述屏蔽层。
11.根据权利要求1所述的半导体装置封装，其进一步包括：
至少一个导电柱，其延伸通过所述模制层且电连接到所述第一电路层；
第二电路层，其安置于所述模制层、所述屏蔽层和所述至少一个导电柱上，且电连接到所述屏蔽层和所述至少一个导电柱；以及
电子装置，其安置于所述第二电路层上且电连接到所述第二电路层。
12.根据权利要求11所述的半导体装置封装，其进一步包括多个第二导体，所述多个第二导体安置于所述第二电路层与所述电子装置之间且电连接到所述第二电路层和所述电子装置。
13.一种半导体装置封装，其包括：
电路层，其具有第一表面和与所述第一表面相对的第二表面；
第一电子组件，其安置于所述电路层的所述第一表面上，其中所述第一电子组件包含朝向所述第一表面延伸且电连接到所述电路层的多个第一导电桩；
第二电子组件，安置于所述电路层的所述第一表面和所述第一电子组件上，其中所述第二电子组件包含朝向所述第一表面延伸且电连接到所述电路层的多个第二导电桩，所述第二电子组件部分地重叠所述第一电子组件，且所述第二导电桩中的至少一个的长度大于所述第一导电桩中的至少一个的长度；
屏蔽元件，其安置于所述第一表面上且电连接到所述电路层，其中所述屏蔽元件安置为邻近于所述第一电子组件的至少一个侧且邻近于所述第二电子组件的至少一个侧；
模制层，其囊封所述第一电子组件、所述第二电子组件和所述屏蔽元件；
屏蔽层，其安置于所述模制层上且电连接到所述屏蔽元件；以及
载体，其安置于所述屏蔽层上。
14.根据权利要求13所述的半导体装置封装，其进一步包括绝缘层，所述绝缘层安置于所述模制层与所述屏蔽层之间，其中所述绝缘层界定开口，且所述屏蔽层和所述屏蔽元件经由所述绝缘层的所述开口电连接。
15.根据权利要求13所述的半导体装置封装，其进一步包括多个导体，所述多个导体安置于所述电路层的所述第二表面上且电连接到所述电路层。
16.一种制造半导体装置封装的方法，其包括：
在载体上形成屏蔽层；
在所述屏蔽层上形成屏蔽元件；
在所述屏蔽层上安置第一电子组件；
安置模制层，以囊封所述屏蔽层、所述屏蔽元件和所述第一电子组件；以及
在所述模制层、所述屏蔽元件和所述第一电子组件上形成第一电路层。
17.根据权利要求16所述的方法，其进一步包括移除所述模制层的部分，以暴露所述屏蔽元件。
18.根据权利要求16所述的方法，其进一步包括在所述第一电路层上形成多个导体。
19.根据权利要求16所述的方法，其进一步包括：
在所述屏蔽元件的所述形成的同时形成至少一个导电柱，其中所述至少一个导电柱电连接到所述第一电路层，且由所述模制层囊封，
从所述屏蔽层移除所述载体；
在所述屏蔽层、所述模制层和所述至少一个导电柱上形成第二电路层，其中所述第二电路层电连接到所述至少一个导电柱和所述屏蔽层；以及
在所述第二电路层上安置电子装置，其中所述电子装置电连接到所述第二电路层。
20.根据权利要求19所述的方法，其进一步包括：
在所述屏蔽元件的所述形成的同时，在所述屏蔽层上形成屏蔽隔室；以及
在所述屏蔽层上安置第二电子组件，其中所述屏蔽隔室形成于所述第一电子组件与所述第二电子组件之间。
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