CN108390550B - 一种控制导通时间的调整电路 - Google Patents

Abstract

一种控制导通时间的调整电路，属于电子电路技术领域。基准电压产生电路用于产生需要的基准电压，电压采样电路中通过控制其最小导通时间控制端悬空或者连接地电平或片外电阻，产生不同的信号连接导通时间控制电路，使导通控制电路中传输门输出不同的电压值，再经过第一电容和第一电阻组成的滤波器后产生导通控制电路的输出信号；最小导通时间输出电路根据导通控制电路的输出信号、外部使能信号和最小导通时间输出电路的输出信号的反馈产生不同导通时间的电压控制信号。本发明能够精确控制开关电源中开关管的导通和关断，并且解决了电阻的工艺偏差对导通时间的影响。

Description

一种控制导通时间的调整电路

技术领域

本发明属于电子电路技术领域，尤其涉及一种控制导通时间的调整电路。

背景技术

在功率开关控制电路中，由于工艺及外界因素的影响，功率开关管源漏电压或者电流经常会出现毛刺或震荡，这会导致功率开关管的误开启或者误关断，从而造成所设计***的不稳定，可靠性变差。为了解决该问题，在驱动IC中通常加入导通时间调整电路，用来减小毛刺和震荡。传统的做法是在电路中采用固定时间导通或者调整驱动输出端的栅电阻，但由于不同的驱动IC有不同的器件工艺以及型号，所以所需的时间也就不同，这就使采用固定时间的方法具有很大的局限性；其次由于外接电阻随温度的变化比较大，而且极易受工艺影响，故调整栅电阻的方法会使得到结果与理想值有较大偏差。

发明内容

针对上述的传统固定时间导通和调整驱动输出端栅电阻存在的问题，本发明提出了一种控制导通时间的调整电路，导通时间通过最小导通时间控制端MOT的不同接法而调整，从而满足不同应用的导通时间需求，并且内部电压不会受电阻工艺偏差影响，从而保证导通时间的精准，可靠性高。

本发明的技术方案为：

一种控制导通时间的调整电路，包括电压采样电路1、基准电压产生电路2、导通控制电路3和最小导通时间控制电路4，

所述电压采样电路1包括采样电阻R0，采样电阻R0的一端作为最小导通时间控制端MOT，另一端连接所述电压采样电路1的输出端；

所述导通控制电路3包括传输门、第一电容C1、第一电阻R1和第一迟滞比较器，

传输门的第一输入端连接第一基准电压VREF1，其第二输入端作为所述导通控制电路3的第一输入端，其输出端连接第一电阻R1的一端；

第一电容C1的一端连接第一电阻R1的另一端并作为所述导通控制电路3的输出端，其另一端接地；

第一迟滞比较器的反向输入端作为所述导通控制电路的第二输入端连接所述电压采样电路1的输出端，其正向输入端连接偏置电压VB，其输出端连接传输门的控制端；

所述最小导通时间控制电路4的输入端连接所述导通控制电路3的输出端，其输出端作为所述调整电路的输出端；

所述基准电压产生电路2用于产生基准电压，所述基准电压包括第一基准电压VREF1。

具体的，所述导通控制电路3的第一输入端连接第二基准电压VREF2和所述电压采样电路的输出端，所述第二基准电压VREF2由所述基准电压产生电路2产生。

具体的，所述电压采样电路1还包括第二电容C2、第二电阻R2、第三电阻R3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一运算放大器OP1、第二运算放大器OP2和第一基准电流源IREF1，

第一NMOS管MN1的漏极连接所述电压采样电路1的输出端和第一运算放大器OP1的正向输入端，其栅极和源极接地；

第二电容C2接在第一NMOS管MN1的漏极和地之间；

第一基准电流源IREF1的正向端连接电源电压，其负向端通过第二电阻R2后连接第一运算放大器OP1的正向输入端；

第二NMOS管MN2的栅极连接第一运算放大器OP1的输出端，其漏极连接第三NMOS管MN3的漏极并连接电源电压，其源极连接第三NMOS管MN3的源极、第二运算放大器OP2和第一运算放大器OP1的反向输入端以及所述导通控制电路3的第一输入端并通过所述第三电阻R3后接地；

第二运算放大器OP2的正向输入端连接第二基准电压VREF2，其输出端连接第三NMOS管MN3的栅极，所述第二基准电压VREF2由所述基准电压产生电路2产生。

具体的，所述基准电压产生电路2包括第三运算放大器OP3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四电阻R4、第五电阻R5和第六电阻R6，

第三运算放大器OP3的正向输入端连接基准电压VBG，其反向输入端连接第一PMOS管MP1的漏极并通过第四电阻R4后接地，其输出端连接第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的栅极；

第二PMOS管MP2的漏极连接第五电阻R5的一端并输出所述第一基准电压VREF1，其源极连接第一PMOS管MP1和第三PMOS管MP3的源极并连接电源电压；

第三PMOS管MP3的漏极连接第六电阻R6的一端并输出所述第二基准电压VREF2；第五电阻R5的另一端和第六电阻R6的另一端接地。

具体的，所述偏置电压VB为第三基准电压VREF3，所述第三基准电压VREF3由所述基准电压产生电路2产生，所述基准电压产生电路2还包括第四PMOS管MP4和第七电阻R7，第四PMOS管MP4的栅极连接第三运算放大器OP3的输出的，其源极连接电源电压，其漏极连接第七电阻R7的一端并输出所述第三基准电压VREF3，第七电阻R7的另一端接地。

具体的，最小导通时间控制电路4包括充放电电路、第四NMOS管MN4、第三电容C3、第二迟滞比较器、第三迟滞比较器、第一与非门、第二与非门、第一反相器和计数器，

充放电电路的输出端连接第二迟滞比较器的反向输入端、第三迟滞比较器的正向输入端和第四NMOS管MN4的漏极并通过第三电容C3后接地，所述充放电电路用于控制所述第三电容C3的充电和放电；

第二迟滞比较器的正向输入端作为所述最小导通时间控制电路4的输入端，其输出端连接第二与非门的第一输入端，第三迟滞比较器的反向输入端连接第四基准电压VREF0，其输出端连接第一与非门的第一输入端，所述第四基准电压VREF0由所述基准电压产生电路2产生；

第一与非门的第二输入端连接第二与非门的第二输入端并连接外部使能信号ENA，其第三输入端连接第二与非门的输出端和第一反相器的输入端，其输出端连接第二与非门的第三输入端和计数器的输入端，计数器的输出端作为所述最小导通时间控制电路4的输出端并连接第四NMOS管MN4的栅极；第四NMOS管MN4的源极接地；第一反相器的输出端连接所述充放电电路的控制端；

所述基准电压产生电路2还包括第五PMOS管MP5和第八电阻R8，第五PMOS管MP5的栅极连接所述第三运算放大器OP3的输出端，其源极连接电源电压，其漏极连接第八电阻R8的一端并输出所述第四基准电压VREF0，第八电阻R8的另一端接地。

具体的，所述充放电电路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，

第九PMOS管MP9的栅极连接所述基准电压产生电路2中第三运算放大器OP3的输出端，其漏极连接第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的栅极和第六NMOS管MN6的漏极，其源极连接第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的源极并连接电源电压；

第七NMOS管MN7的漏极连接第六PMOS管MP6和第七PMOS管MP7的漏极以及第六PMOS管MP6和第八PMOS管MP8的栅极，其源极连接第六NMOS管MN6和第五NMOS管MN5的源极并接地；

第七PMOS管MP7的栅极作为所述充放电电路的控制端；第八PMOS管MP8的漏极连接第五NMOS管MN5的漏极并作为所述充放电电路的输出端。

具体的，所述充放电电路包括第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第九电阻R9和第二基准电流源IREF2，

第二基准电流源IREF2的正向端连接电源电压，其负向端连接第九电阻R9的一端、第八NMOS管MN8、第九NMOS管MN9、第十二NMOS管MN12和第十三NMOS管MN13的栅极；

第十NMOS管MN10的栅极连接第十一NMOS管MN11、第十四NMOS管MN14和第十五NMOS管MN15的栅极以及第八NMOS管MN8的漏极和第九电阻R9的另一端，其漏极连接第八NMOS管MN8的源极，其源极连接第十一NMOS管MN11、第十四NMOS管MN14和第十五NMOS管MN15的源极并接地；

第九NMOS管MN9的源极连接第十一NMOS管MN11的漏极，其漏极连接第十二PMOS管MP12、第十三PMOS管MP13和第十四PMOS管MP14的栅极以及第十四PMOS管MP14的漏极；

第十二NMOS管MN12的源极连接第十四NMOS管MN14的漏极，其漏极连接第十三PMOS管MP13和第十PMOS管MP10的漏极以及第十一PMOS管MP11和第十五PMOS管MP15的栅极；

第十三NMOS管MN13的源极连接第十五NMOS管MN15的漏极，其漏极连接第十二PMOS管MP12的漏极并作为所述充放电电路的输出端；

第十五PMOS管MP15的漏极连接第十三PMOS管MP13的源极，其源极连接第十PMOS管MP10、第十一PMOS管MP11和第十四PMOS管MP14的源极并连接电源电压；

第十PMOS管MP10的栅极作为所述充放电电路的控制端，第十一PMOS管MP11的漏极连接第十二PMOS管MP12的源极。

具体的，当不需要调整导通时间时，所述最小导通时间控制端MOT悬空；当需要调整导通时间变小时，所述最小导通时间控制端MOT接地；当需要调整导通时间变大时，所述最小导通时间控制端MOT连接片外电阻RS。

本发明的有益效果为：本发明能精确控制输出电压的导通时间，从而防止开关管误开启或关断，使电路正常工作；增加了计数器，满足了电路对时间的要求；并且解决了电阻的工艺偏差对导通时间的影响，提高了可靠性。

附图说明

图1为实施例一中的一种控制导通时间的调整电路的结构示意图。

图2为本发明实施例二中的一种控制导通时间的调整电路的结构框图。

图3为本发明实施例二中的一种控制导通时间的调整电路的结构示意图。

图4为本发明实施例二中的一种控制导通时间的调整电路的导通时间输出示意图。

具体实施方式

下面结合附图和具体实施例，详细描述本发明的技术方案。

本发明提供的一种控制导通时间的调整电路，其输出端输出的信号经过驱动电路后连接开关管的栅极，能够精确控制开关电源电路中开关管的导通和关断，并且所设计电路使基准电压不依赖电阻变化，从而解决了电阻的工艺偏差对导通时间的影响。本发明提供的一种控制导通时间的调整电路包括电压采样电路1、基准电压产生电路2、导通控制电路3和最小导通时间控制电路4，所述电压采样电路1包括采样电阻R0，采样电阻R0的一端作为最小导通时间控制端MOT，另一端连接所述电压采样电路1的输出端；所述导通控制电路3包括传输门、第一电容C1、第一电阻R1和第一迟滞比较器，传输门的第一输入端连接第一基准电压VREF1，其第二输入端作为所述导通控制电路3的第一输入端，其输出端连接第一电阻R1的一端；第一电容C1的一端连接第一电阻R1的另一端并作为所述导通控制电路3的输出端，其另一端接地；第一电阻R1和第一电容C1组成滤波器将传输门输出的信号滤波后产生导通控制电路的输出信号VTH_H输入到最小导通时间控制电路4中；第一迟滞比较器的反向输入端作为所述导通控制电路的第二输入端连接所述电压采样电路1的输出端，其正向输入端连接偏置电压VB，其输出端连接传输门的控制端；所述最小导通时间控制电路4的输入端连接所述导通控制电路3的输出端，其输出端作为所述调整电路的输出端；所述基准电压产生电路2用于产生基准电压，所述基准电压包括第一基准电压VREF1。

当不需要调整导通时间时，所述最小导通时间控制端MOT悬空；当需要调整导通时间变小时，所述最小导通时间控制端MOT接地；当需要调整导通时间变大时，所述最小导通时间控制端MOT连接片外电阻RS。

在实施例一中，导通控制电路3的第一输入端直接连接第二基准电压VREF2和电压采样电路1的输出端，如图1所示。在实施例二中，改进了电压采样电路1，使最小导通时间控制端MOT的采样电压不是直接输入到传输门中，而是先通过电压采样电路处理后再连接导通控制电路3的第一输入端，从而避免了由片外电阻受工艺影响带来的误差，使导通时间更加精确，增加可靠性。如图3所示，实施例二给出的电压采样电路1还包括第二电容C2、第二电阻R2、第三电阻R3、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第一运算放大器OP1、第二运算放大器OP2和第一基准电流源IREF1，第一NMOS管MN1的漏极连接所述电压采样电路1的输出端和第一运算放大器OP1的正向输入端，其栅极和源极接地；第二电容C2接在第一NMOS管MN1的漏极和地之间；第一基准电流源IREF1的正向端连接电源电压，其负向端通过第二电阻R2后连接第一运算放大器OP1的正向输入端；第二NMOS管MN2的栅极连接第一运算放大器OP1的输出端，其漏极连接第三NMOS管MN3的漏极并连接电源电压，其源极连接第三NMOS管MN3的源极、第二运算放大器OP2和第一运算放大器OP1的反向输入端以及所述导通控制电路3的第一输入端并通过所述第三电阻R3后接地；第二运算放大器OP2的正向输入端连接第二基准电压VREF2，其输出端连接第三NMOS管MN3的栅极，所述第二基准电压VREF2由所述基准电压产生电路2产生。一些实施例中第一NMOS管MN1还可以为二极管。

在实施例一中，偏置电压VB为外部给定，如图1所示；在实施例二中，偏置电压VB为基准电压产生电路2产生的第三基准电压VREF3给定，如图3所示。

最小导通时间控制电路4根据导通控制电路3输出的信号产生控制最小导通时间的调整信号，包括充放电电路、第四NMOS管MN4、第三电容C3、第二迟滞比较器、第三迟滞比较器、第一与非门、第二与非门、第一反相器和计数器，充放电电路为共源共栅电流镜结构，充放电电路的输出端连接第二迟滞比较器的反向输入端、第三迟滞比较器的正向输入端和第四NMOS管MN4的漏极并通过第三电容C3后接地，所述充放电电路用于控制所述第三电容C3的充电和放电；第二迟滞比较器的正向输入端作为所述最小导通时间控制电路4的输入端，其输出端连接第二与非门的第一输入端，第三迟滞比较器的反向输入端连接第四基准电压VREF0，其输出端连接第一与非门的第一输入端，所述第四基准电压VREF0由所述基准电压产生电路2产生；第一与非门的第二输入端连接第二与非门的第二输入端并连接外部使能信号ENA，其第三输入端连接第二与非门的输出端和第一反相器的输入端，其输出端连接第二与非门的第三输入端和计数器的输入端，计数器的输出端作为所述最小导通时间控制电路4的输出端输出调整电路的输出信号MOT_OUT，调整电路的输出信号MOT_OUT一方面反馈并连接第四NMOS管MN4的栅极，用于当输出变高后拉低电压，使迟滞比较器停止工作，另一方面作为电路输出电压信号控制后面的驱动电路，从而控制功率开关的导通或关断。第四NMOS管MN4的源极接地；第一反相器的输出端连接所述充放电电路的控制端。

实施例一和实施例二给出了最小导通时间控制电路4的两种实现形式，区别在于充放电电路的结构，如图1所示实施例一中的充放电电路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，第九PMOS管MP9的栅极连接所述基准电压产生电路2中第三运算放大器OP3的输出端，其漏极连接第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的栅极和第六NMOS管MN6的漏极，其源极连接第六PMOS管MP6、第七PMOS管MP7和第八PMOS管MP8的源极并连接电源电压；第七NMOS管MN7的漏极连接第六PMOS管MP6和第七PMOS管MP7的漏极以及第六PMOS管MP6和第八PMOS管MP8的栅极，其源极连接第六NMOS管MN6和第五NMOS管MN5的源极并接地；第七PMOS管MP7的栅极作为所述充放电电路的控制端；第八PMOS管MP8的漏极连接第五NMOS管MN5的漏极并作为所述充放电电路的输出端。

如图3所示，实施例二中的充放电电路包括第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第九电阻R9和第二基准电流源IREF2，第二基准电流源IREF2的正向端连接电源电压，其负向端连接第九电阻R9的一端、第八NMOS管MN8、第九NMOS管MN9、第十二NMOS管MN12和第十三NMOS管MN13的栅极；第十NMOS管MN10的栅极连接第十一NMOS管MN11、第十四NMOS管MN14和第十五NMOS管MN15的栅极以及第八NMOS管MN8的漏极和第九电阻R9的另一端，其漏极连接第八NMOS管MN8的源极，其源极连接第十一NMOS管MN11、第十四NMOS管MN14和第十五NMOS管MN15的源极并接地；第九NMOS管MN9的源极连接第十一NMOS管MN11的漏极，其漏极连接第十二PMOS管MP12、第十三PMOS管MP13和第十四PMOS管MP14的栅极以及第十四PMOS管MP14的漏极；第十二NMOS管MN12的源极连接第十四NMOS管MN14的漏极，其漏极连接第十三PMOS管MP13和第十PMOS管MP10的漏极以及第十一PMOS管MP11和第十五PMOS管MP15的栅极；第十三NMOS管MN13的源极连接第十五NMOS管MN15的漏极，其漏极连接第十二PMOS管MP12的漏极并作为所述充放电电路的输出端；第十五PMOS管MP15的漏极连接第十三PMOS管MP13的源极，其源极连接第十PMOS管MP10、第十一PMOS管MP11和第十四PMOS管MP14的源极并连接电源电压；第十PMOS管MP10的栅极作为所述充放电电路的控制端，第十一PMOS管MP11的漏极连接第十二PMOS管MP12的源极。

基准电压产生电路2用于产生基准电压，包括第一基准电压VREF1、第二基准电压VREF2、第三基准电压VREF3和第四基准电压VREF0，基准电压产生电路2包括第三运算放大器OP3、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四电阻R4、第五电阻R5和第六电阻R6，第三运算放大器OP3的正向输入端连接基准电压VBG，其反向输入端连接第一PMOS管MP1的漏极并通过第四电阻R4后接地，其输出端连接第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的栅极；第二PMOS管MP2的漏极连接第五电阻R5的一端并输出所述第一基准电压VREF1，其源极连接第一PMOS管MP1和第三PMOS管MP3的源极并连接电源电压；第三PMOS管MP3的漏极连接第六电阻R6的一端并输出所述第二基准电压VREF2；第五电阻R5的另一端和第六电阻R6的另一端接地。可根据需要的基准电压设计基准电压产生电路2，如需要产生第三基准电压时基准电压产生电路2还包括第四PMOS管MP4和第七电阻R7，第四PMOS管MP4的栅极连接第三运算放大器OP3的输出的，其源极连接电源电压，其漏极连接第七电阻R7的一端并输出所述第三基准电压VREF3，第七电阻R7的另一端接地。当需要产生第四基准电压VREF0时，基准电压产生电路2还包括第五PMOS管MP5和第八电阻R8，第五PMOS管MP5的栅极连接所述第三运算放大器OP3的输出端，其源极连接电源电压，其漏极连接第八电阻R8的一端并输出所述第四基准电压VREF0，第八电阻R8的另一端接地。

对于本发明第一种实施例，为更加形象描述本实施例工作原理，给第四基准电压VREF0、第一基准电压VREF1、第二基准电压VREF2和偏置电压VB设置不同电压值，在具体电路中可根据需求更改。

当不需要调整导通时间时，最小导通时间控制端MOT悬空float，此时第四基准电压VREF0为0.3V、第一基准电压VREF1为2V、第二基准电压

为0.75V、偏置电压VB为2.5V，虽然电阻会受工艺偏差20％，但第四电阻R4和第六电阻R6都为内部电阻，所以变化会相互抵消保证第二基准电压VREF2不受影响，此时第二基准电压VREF2小于偏置电压VB，所以传输门输出其第二输入端的电压值即第二偏置电压VREF2，这会使第三电容C3在0.3V-0.75V之间不断来回充放电，经过最小导通时间输出电路中由迟滞比较器和与非门组成的SR触发器后，从而产生一个固定频率的振荡信号，当计数器模块计满时间后，输出高电平，从而产生固定导通时间的电压控制信号MOT_OUT。

当需要导通时间变小时，最小导通时间控制端MOT接地AGND，由于串接的采样电阻R0相比第六电阻R6很小，所以近似第六电阻R6被短接，此时第二基准电压

约为0.4V，第四基准电压VREF0为0.3V、第一基准电压VREF1为2V、偏置电压VB为2.5V，由于偏置电压VB大于第二基准电压VREF2，所以传输门输出其第二输入端的电压值及第二基准电压VREF2，同理第三电容C3会在0.3V-0.4V充放电，从而使产生的振荡信号频率变高，计数器会更快的计满输出高电平，使电压控制信号MOT_OUT更早变高。

当需要导通时间变大时，最小导通时间控制端MOT接片外电阻RS，由于RS很大，采样电阻R0很小可忽略不计，此时第二基准电压

约为电源电压AVDD，第四基准电压VREF0为0.3V、第一基准电压VREF1为2V、偏置电压VB为2.5V，由于偏置电压VB小于V1，所以传输门输出其第一输入端的电压值及第一基准电压VREF1，此时第三电容C3会在0.3V-2V充放电，从而使产生的振荡信号频率变低，计数器需要更长时间的计满输出高电平，使电压控制信号MOT_OUT更晚变高。

由于外接的片外电阻与内部电阻受工艺偏差不同，所以当最小导通时间控制端MOT接片外电阻RS时，产生电压变化加大，从而影响稳定性，所以在实施例二中加入改进了电压采样电路，使所产生的第二基准电压VREF2不受片外电阻工艺偏差的影响。实施例二的工作过程为：

当不需要调整导通时间时，最小导通时间控制端MOT悬空float，本实施例中设置第四基准电压VREF0为0.3V、第一基准电压VREF1为0.75V、第二基准电压VREF2为0.4V、第三基准电压VREF3为2V，虽然电阻会受工艺偏差20％，但第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7和第八电阻R8都为内部电阻，所以变化会相互抵消保证第四基准电压VREF0电压恒定，此时最小导通时间控制电路4的输出端MOT_INT电压大小为电源电压AVDD，此时第一迟滞比较器输出给传输门控制端的输出信号ct为0，传输门输出第一基准电压VREF1，这会使第一电容C1在0.3V-0.75V之间不断来回充放电，经过最小导通时间控制电路4中的迟滞比较器和由与非门组成的SR触发器后，从而产生一个固定频率的振荡信号，当计数器模块计满时间后，输出高电平，从而产生固定导通时间的电压控制信号MOT_OUT。

当需要导通时间变小时，最小导通时间控制端MOT接地AGND，此时导通控制电路3的第一输入端REF_MOT电压大小为第二基准电压VREF2，，此时最小导通时间控制电路4的输出端MOT_INT电压大小为低电压AGND，此时第一迟滞比较器输出给传输门控制端的输出信号ct为1，传输门输出导通控制电路3的第一输入端REF_MOT电压为0.4V，第一电容C1会在0.3V-0.4V充放电，从而使产生的振荡信号频率变高，计数器会更快的计满输出高电平，使电压控制信号MOT_OUT更早变高。

当需要导通时间变大时，最小导通时间控制端MOT接片外电阻RS，由于片外电阻RS很大，采样电阻R0很小可忽略不计，此时电压采样电路1的输出端MOT_INT电压大小为2V，通过第一运算放大器OP1保证了导通控制电路3第一输入端REF_MOT电压也为2,此时ct信号为1，传输门输出导通控制电路3的第一输入端REF_MOT电压，此时第一电容C1会在0.3V-2V充放电，从而使产生的振荡信号频率变低，计数器需要更长时间的计满输出高电平，使电压控制信号MOT_OUT更晚变高。

综上所述，实施例二中基准电压产生电路2根据外加的基准电压VBG产生需要的基准电压，包括第一基准电压VREF1、第二基准电压VREF2、第三基准电压VREF3和第四基准电压VREF0，第一基准电压VREF1和第三基准电压VREF3输入到导通控制电路3中，第二基准电压VREF2输入到电压采样电路1中，第四基准电压VREF0输入到最小导通时间输出电路4中；电压采样电路1中通过控制最小导通时间控制端MOT悬空或者连接地电平或片外电阻RS，产生不同的信号分别连接导通时间控制电路的第一输入端REF_MOT和第二输入端MOT_OUT，使导通控制电路中传输门输出不同的电压值，再经过第一电容C1和第一电阻R1组成的滤波器后输出信号VTH_H；最小导通时间输出电路4根据信号VTH_H、使能信号ENA和其输出信号的反馈产生不同导通时间的电压控制信号MOT_OUT。

图4为实施例二中的一种控制导通时间的调整电路的导通时间输出示意图。当最小导通时间控制端MOT接地AGND时，电路在T1时输出高电压；当最小导通时间控制端MOT悬空float时，电路在T2时输出高电压；当最小导通时间控制端MOT接片外电阻RS时，电路在T3时输出高电压。T1、T2以及T3即为最小导通时间控制端MOT不同接法时对应的导通时间。导通时间

其中C为充放电电容的大小，V为电容两端压降，I为充放电电流大小，N为计数器位数。

本发明利用导通控制模块电路来改变导通时间，能精确控制输出电压的导通时间，从而防止MOS管误开启或关断，使电路正常工作；增加了计数器，满足了电路对时间的要求；并且解决了电阻的工艺偏差对导通时间的影响，提高了可靠性。

可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。

Claims (9)

1.一种控制导通时间的调整电路，其特征在于，包括电压采样电路(1)、基准电压产生电路(2)、导通控制电路(3)和最小导通时间控制电路(4)，

所述电压采样电路(1)包括采样电阻(R0)，采样电阻(R0)的一端作为最小导通时间控制端(MOT)，另一端连接所述电压采样电路(1)的输出端；

所述导通控制电路(3)包括传输门、第一电容(C1)、第一电阻(R1)和第一迟滞比较器，

传输门的第一输入端连接第一基准电压(VREF1)，其第二输入端作为所述导通控制电路(3)的第一输入端，其输出端连接第一电阻(R1)的一端；

第一电容(C1)的一端连接第一电阻(R1)的另一端并作为所述导通控制电路(3)的输出端，其另一端接地；

第一迟滞比较器的反向输入端作为所述导通控制电路的第二输入端连接所述电压采样电路(1)的输出端，其正向输入端连接偏置电压(VB)，其输出端连接传输门的控制端；

所述最小导通时间控制电路(4)的输入端连接所述导通控制电路(3)的输出端，其输出端作为所述调整电路的输出端；

所述基准电压产生电路(2)用于产生基准电压，所述基准电压包括第一基准电压(VREF1)。

2.根据权利要求1所述的控制导通时间的调整电路，其特征在于，所述导通控制电路(3)的第一输入端连接第二基准电压(VREF2)和所述电压采样电路的输出端，所述第二基准电压(VREF2)由所述基准电压产生电路(2)产生。

3.根据权利要求1所述的控制导通时间的调整电路，其特征在于，所述电压采样电路(1)还包括第二电容(C2)、第二电阻(R2)、第三电阻(R3)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第一运算放大器(OP1)、第二运算放大器(OP2)和第一基准电流源(IREF1)，

第一NMOS管(MN1)的漏极连接所述电压采样电路(1)的输出端和第一运算放大器(OP1)的正向输入端，其栅极和源极接地；

第二电容(C2)接在第一NMOS管(MN1)的漏极和地之间；

第一基准电流源(IREF1)的正向端连接电源电压，其负向端通过第二电阻(R2)后连接第一运算放大器(OP1)的正向输入端；

第二NMOS管(MN2)的栅极连接第一运算放大器(OP1)的输出端，其漏极连接第三NMOS管(MN3)的漏极并连接电源电压，其源极连接第三NMOS管(MN3)的源极、第二运算放大器(OP2)和第一运算放大器(OP1)的反向输入端以及所述导通控制电路(3)的第一输入端并通过所述第三电阻(R3)后接地；

第二运算放大器(OP2)的正向输入端连接第二基准电压(VREF2)，其输出端连接第三NMOS管(MN3)的栅极，所述第二基准电压(VREF2)由所述基准电压产生电路(2)产生。

4.根据权利要求2或3所述的控制导通时间的调整电路，其特征在于，所述基准电压产生电路(2)包括第三运算放大器(OP3)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四电阻(R4)、第五电阻(R5)和第六电阻(R6)，

第三运算放大器(OP3)的正向输入端连接基准电压(VBG)，其反向输入端连接第一PMOS管(MP1)的漏极并通过第四电阻(R4)后接地，其输出端连接第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)的栅极；

第二PMOS管(MP2)的漏极连接第五电阻(R5)的一端并输出所述第一基准电压(VREF1)，其源极连接第一PMOS管(MP1)和第三PMOS管(MP3)的源极并连接电源电压；

第三PMOS管(MP3)的漏极连接第六电阻(R6)的一端并输出所述第二基准电压(VREF2)；第五电阻(R5)的另一端和第六电阻(R6)的另一端接地。

5.根据权利要求4所述的控制导通时间的调整电路，其特征在于，所述偏置电压(VB)为第三基准电压(VREF3)，所述第三基准电压(VREF3)由所述基准电压产生电路(2)产生，所述基准电压产生电路(2)还包括第四PMOS管(MP4)和第七电阻(R7)，第四PMOS管(MP4)的栅极连接第三运算放大器(OP3)的输出的，其源极连接电源电压，其漏极连接第七电阻(R7)的一端并输出所述第三基准电压(VREF3)，第七电阻(R7)的另一端接地。

6.根据权利要求4所述的控制导通时间的调整电路，其特征在于，最小导通时间控制电路(4)包括充放电电路、第四NMOS管(MN4)、第三电容(C3)、第二迟滞比较器、第三迟滞比较器、第一与非门、第二与非门、第一反相器和计数器，

充放电电路的输出端连接第二迟滞比较器的反向输入端、第三迟滞比较器的正向输入端和第四NMOS管(MN4)的漏极并通过第三电容(C3)后接地，所述充放电电路用于控制所述第三电容(C3)的充电和放电；

第二迟滞比较器的正向输入端作为所述最小导通时间控制电路(4)的输入端，其输出端连接第二与非门的第一输入端，第三迟滞比较器的反向输入端连接第四基准电压(VREF0)，其输出端连接第一与非门的第一输入端，所述第四基准电压(VREF0)由所述基准电压产生电路(2)产生；

第一与非门的第二输入端连接第二与非门的第二输入端并连接外部使能信号(ENA)，其第三输入端连接第二与非门的输出端和第一反相器的输入端，其输出端连接第二与非门的第三输入端和计数器的输入端，计数器的输出端作为所述最小导通时间控制电路(4)的输出端并连接第四NMOS管(MN4)的栅极；第四NMOS管(MN4)的源极接地；第一反相器的输出端连接所述充放电电路的控制端；

所述基准电压产生电路(2)还包括第五PMOS管(MP5)和第八电阻(R8)，第五PMOS管(MP5)的栅极连接所述第三运算放大器(OP3)的输出端，其源极连接电源电压，其漏极连接第八电阻(R8)的一端并输出所述第四基准电压(VREF0)，第八电阻(R8)的另一端接地。

7.根据权利要求6所述的控制导通时间的调整电路，其特征在于，所述充放电电路包括第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)，

第九PMOS管(MP9)的栅极连接所述基准电压产生电路(2)中第三运算放大器(OP3)的输出端，其漏极连接第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的栅极和第六NMOS管(MN6)的漏极，其源极连接第六PMOS管(MP6)、第七PMOS管(MP7)和第八PMOS管(MP8)的源极并连接电源电压；

第七NMOS管(MN7)的漏极连接第六PMOS管(MP6)和第七PMOS管(MP7)的漏极以及第六PMOS管(MP6)和第八PMOS管(MP8)的栅极，其源极连接第六NMOS管(MN6)和第五NMOS管(MN5)的源极并接地；

第七PMOS管(MP7)的栅极作为所述充放电电路的控制端；第八PMOS管(MP8)的漏极连接第五NMOS管(MN5)的漏极并作为所述充放电电路的输出端。

8.根据权利要求6所述的控制导通时间的调整电路，其特征在于，所述充放电电路包括第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)、第十四NMOS管(MN14)、第十五NMOS管(MN15)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第九电阻(R9)和第二基准电流源(IREF2)，

第二基准电流源(IREF2)的正向端连接电源电压，其负向端连接第九电阻(R9)的一端、第八NMOS管(MN8)、第九NMOS管(MN9)、第十二NMOS管(MN12)和第十三NMOS管(MN13)的栅极；

第十NMOS管(MN10)的栅极连接第十一NMOS管(MN11)、第十四NMOS管(MN14)和第十五NMOS管(MN15)的栅极以及第八NMOS管(MN8)的漏极和第九电阻(R9)的另一端，其漏极连接第八NMOS管(MN8)的源极，其源极连接第十一NMOS管(MN11)、第十四NMOS管(MN14)和第十五NMOS管(MN15)的源极并接地；

第九NMOS管(MN9)的源极连接第十一NMOS管(MN11)的漏极，其漏极连接第十二PMOS管(MP12)、第十三PMOS管(MP13)和第十四PMOS管(MP14)的栅极以及第十四PMOS管(MP14)的漏极；

第十二NMOS管(MN12)的源极连接第十四NMOS管(MN14)的漏极，其漏极连接第十三PMOS管(MP13)和第十PMOS管(MP10)的漏极以及第十一PMOS管(MP11)和第十五PMOS管(MP15)的栅极；

第十三NMOS管(MN13)的源极连接第十五NMOS管(MN15)的漏极，其漏极连接第十二PMOS管(MP12)的漏极并作为所述充放电电路的输出端；

第十五PMOS管(MP15)的漏极连接第十三PMOS管(MP13)的源极，其源极连接第十PMOS管(MP10)、第十一PMOS管(MP11)和第十四PMOS管(MP14)的源极并连接电源电压；

第十PMOS管(MP10)的栅极作为所述充放电电路的控制端，第十一PMOS管(MP11)的漏极连接第十二PMOS管(MP12)的源极。

9.根据权利要求1所述的控制导通时间的调整电路，其特征在于，当不需要调整导通时间时，所述最小导通时间控制端(MOT)悬空；当需要调整导通时间变小时，所述最小导通时间控制端(MOT)接地；当需要调整导通时间变大时，所述最小导通时间控制端(MOT)连接片外电阻(RS)。

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