CN108370250B - 半导体装置 - Google Patents

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Abstract

本技术涉及能够提高成品率的半导体装置。本发明的易失性存储电路具有存储节点，并且存储输入的信息。多个非易失性元件通过相同的连接门连接到易失性存储电路的存储节点，并且用于控制非易失性元件的控制线分别连接到非易失性元件。这样，非易失性元件通过相同的连接门连接到易失性逻辑电路，从而提高成品率。本技术可适用于半导体装置。

Description

半导体装置
技术领域
本技术涉及半导体装置，更具体地，涉及其成品率可被提高的半导体装置。
背景技术
迄今为止，为了提高半导体装置的成品率，已经实行了冗余救济。例如，作为这类技术，已经提出了为逻辑区内的基本单元设置与各个基本单元具有相同的构成的冗余单元的技术(例如，参见PTL 1)。
在该技术中，通过输入选择器来切换向基站单元或冗余单元的信号的输入。另外，通过输出选择器来切换从基站单元和冗余单元输出的信号中的哪个信号将被输出，从而救济故障的基本单元。也就是说，一个冗余单元连接到布置成阵列的多个基本单元。在这些基本单元任意之一中存在缺陷的情况下，使用冗余单元代替具有缺陷的基本单元。
顺便提及，近年来，随着逻辑电路的高度集成，需要半导体装置的电力消耗的降低。从而，例如，在半导体装置工作时，通过驱动电压的低电压提升来降低电力消耗，并且在半导体装置的待机时，即，在时钟停止时，通过电源门控(PG)来降低电力消耗。
然而，由于在PG中，对成为对象的逻辑电路的电力供给被停止，因此逻辑电路的状态不能返回到电力供给停止前的状态。也就是说，不能执行逻辑回归。
于是，提出一种把非易失性存储器(NVM)连接到成为PG对象的诸如触发电路之类的逻辑电路，从而在电源恢复时能够执行逻辑回归的非易失性电源门控(NVPG)技术。
引文列表
专利文献
PTL 1 JP 2010-41705A
发明内容
技术问题
现在，不同于存储器宏(Memory Macro)，即，静态随机存取存储器(SRAM)，成为NVPG的对象的逻辑电路不具有阵列构成。因此，不能执行通过输入输出(IO)冗余、字线(WL)冗余等的救济。
因此，连接到均成为NVPG的对象的逻辑电路的非易失性存储器的成品率与半导体装置的成品率直接相关。也就是说，当非易失性存储器的成品率降低时，半导体装置本身的成品率也降低。
鉴于这样的状况，作出了本技术，并且本技术使得成品率能够被提高。
问题的解决方案
本技术的第一方面的半导体装置设置有易失性逻辑电路、通过相同的连接门而连接到所述易失性逻辑电路的多个非易失性元件，以及分别连接到相应的非易失性元件的多条控制线。
所述多个非易失性元件可以通过连接门连接到易失性逻辑电路内的每个存储节点。
所述非易失性元件可以是铁磁隧道结元件或者电阻可变元件。
可以使所述多个非易失性元件具有相同的尺寸。
可以使所述多个非易失性元件具有彼此不同的尺寸。
所述多个非易失性元件可包括具有相同尺寸的非易失性元件和具有彼此不同的尺寸的非易失性元件。
所述多个非易失性元件可包括用于冗余救济的非易失性元件。
所述多个非易失性元件可被设置在彼此不同的层中。
在本技术的第一方面，在半导体装置中，设置易失性逻辑电路、通过相同的连接门而连接到所述易失性逻辑电路的多个非易失性元件，以及分别连接到相应的非易失性元件的多条控制线。
本技术的第二方面的半导体装置设置有易失性存储元件和非易失性元件，所述非易失性元件设置在与基板中的、设置有所述易失性存储元件的主面侧相反的背面侧，并通过互连基板的主面侧和背面侧的触点，连接到所述易失性存储元件的存储节点。
用于所述非易失性元件的控制的控制线可被设置在基板的背面侧。
电气互连所述非易失性元件和所述存储节点的选择晶体管可被设置在基板的主面侧，并且选择晶体管的一个扩散区可连接到所述触点，并且选择晶体管的另一个扩散区可连接到所述存储节点。
所述非易失性元件可以是铁磁隧道结元件。
所述非易失性元件可以是电阻可变存储器。
可按照以下方式设置构成所述易失性存储元件的多个晶体管和所述选择晶体管：多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行，并且栅电极以直线方式并排布置，作为选择晶体管的两个选择晶体管可与设置有所述多个晶体管的区域相邻地被布置在彼此相对的对角位置。
可按照以下方式在预定区域中布置构成所述易失性存储元件的多个晶体管：所述多个晶体管的栅电极彼此平行，所述选择晶体管和所述非易失性元件可被布置在与所述预定区域相邻的区域中。可按照所述选择晶体管的栅电极与所述晶体管的栅电极平行的方式，布置所述选择晶体管。
在所述基板中可以设置彼此相邻的p型阱区和n型阱区，并且构成所述易失性存储元件的多个晶体管可被布置在所述p型阱区和n型阱区中。所述选择晶体管可被布置在所述p型阱区中的布置所述晶体管的区域的两端位置。可按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述多个晶体管和所述选择晶体管。
在所述基板中可以设置彼此相邻的p型阱区和n型阱区，并且构成所述易失性存储元件的多个晶体管可被布置在所述p型阱区和n型阱区中。选择晶体管可被布置在相对于其中布置了构成所述易失性存储元件的所述多个晶体管的区域，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上相邻的区域中。另外，可按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述多个晶体管和所述选择晶体管。
在所述基板中可以设置彼此相邻的p型阱区和n型阱区，并且构成所述易失性存储元件的多个晶体管可被布置在所述p型阱区和n型阱区中，所述选择晶体管可被布置在所述n型阱区中的布置所述晶体管的区域的两端位置。另外，可按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和选择晶体管。
在所述基板的所述主面侧可设置通过其电气互连所述非易失性元件和所述控制线的选择晶体管。所述非易失性元件的一端可连接到所述触点，并且所述非易失性元件的另一端可连接到所述选择晶体管。
在所述基板中，可设置彼此相邻的p型阱区和n型阱区，构成所述易失性存储元件的多个晶体管可被布置在所述p型阱区和n型阱区中，所述选择晶体管可被布置在所述n型阱区中的布置了所述晶体管的区域的两端位置。另外，可按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和选择晶体管。
在所述基板的所述背面侧可设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
所述多个非易失性元件中的一些可以是用于冗余救济的非易失性元件。
在本技术的第二方面，设置了易失性存储元件和非易失性元件，所述非易失性元件设置在与基板中的、设置有所述易失性存储元件的主面侧相反的背面侧，并通过互连基板的主面侧和背面侧的触点，连接到所述易失性存储元件的存储节点。
本技术的第三方面的半导体装置具有易失性存储元件、连接到所述易失性存储元件的存储节点的选择晶体管，以及通过所述选择晶体管连接到所述存储节点的非易失性元件。按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行并且栅电极以直线方式并排布置的方式，设置所述多个晶体管和所述选择晶体管。另外，作为选择晶体管的两个选择晶体管与设置所述多个晶体管的区域相邻地被布置在彼此相对的对角位置。
在本技术的第三方面，设置了易失性存储元件、连接到所述易失性存储元件的存储节点的选择晶体管，以及通过所述选择晶体管连接到所述存储节点的非易失性元件。按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行并且栅电极以直线方式并排布置的方式，设置所述多个晶体管和所述选择晶体管。另外，所述两个选择晶体管与设置所述多个晶体管的区域相邻地被布置在彼此相对的对角位置。
本技术的第四方面的半导体装置设置有第一非易失性电路和第二非易失性电路。在这种情况下，第一非易失性电路具有易失性存储元件、连接到所述易失性存储元件的存储节点的第一选择晶体管，以及通过所述第一选择晶体管连接到所述存储节点的非易失性元件。第二非易失性电路具有所述易失性存储元件、种类不同于第一选择晶体管的连接到所述易失性存储元件的所述存储节点的第二选择晶体管、以及通过所述第二选择晶体管连接到所述存储节点的所述非易失性元件。
可以彼此相邻地设置第一非易失性电路和第二非易失性电路。
第一选择晶体管可以是nMOS晶体管，并且第二选择晶体管可以是pMOS晶体管。
第一选择晶体管和第二选择晶体管可以连接到彼此不同的控制线。
第一控制线可连接到设置在第一非易失性电路中的所述非易失性元件，并且不同于第一控制线的第二控制线可以连接到设置在第二非易失性电路中的所述非易失性元件。
在保持在所述存储节点中的信息的存储之时，可以按次序向第一控制线和第二控制线施加高电平电压和低电平电压。在所述信息的恢复之时，可向第一控制线施加低电平电压，并且可向第二控制线施加高电平电压。
所述易失性存储元件、第一选择晶体管和第二选择晶体管可被设置在基板中的主面侧，而非易失性元件、第一控制线和第二控制线可被设置在基板的与主面侧相反的背面侧。第一选择晶体管和第二选择晶体管，以及第一非易失性电路的非易失性元件与第二非易失性电路的非易失性元件可通过互连基板的主面侧和背面侧的触点相互连接。
在基板的背面侧，可设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
所述多个非易失性元件中的一些可以是用于冗余救济的非易失性元件。
在本技术的第四方面，设置第一非易失性电路和第二非易失性电路。在这种情况下，第一非易失性电路具有易失性存储元件、连接到所述易失性存储元件的存储节点的第一选择晶体管、以及通过所述第一选择晶体管连接到所述存储节点的非易失性元件。第二非易失性电路具有所述易失性存储元件、种类不同于第一选择晶体管且连接到所述易失性存储元件的所述存储节点的第二选择晶体管、以及通过所述第二选择晶体管连接到所述存储节点的所述非易失性元件。
发明的有益效果
按照本技术的第一方面至第四方面，可以提高成品率。
附图说明
图1是描绘半导体装置的构成的例子的示图。
图2是说明MTJ的视图。
图3是说明选择电路的操作的示图。
图4是说明MTJ与SRAM的连接的视图。
图5是说明叠孔的示图。
图6是说明电路面积的增加的视图。
图7是说明电路面积的增加的视图。
图8是描绘半导体装置的构成的例子的示图。
图9是描绘半导体装置的更具体构成的例子的示图。
图10是说明晶体管的布置的例子的视图。
图11是说明半导体装置的截面的视图。
图12是说明半导体装置的制造过程的视图。
图13是说明半导体装置的制造过程的视图。
图14是说明半导体装置的制造过程的视图。
图15是说明半导体装置的制造过程的视图。
图16是说明半导体装置的制造过程的视图。
图17是说明半导体装置的制造过程的视图。
图18是说明半导体装置的制造过程的视图。
图19是说明半导体装置的制造过程的视图。
图20是说明MTJ的布置的视图。
图21是说明MTJ的布置的视图。
图22是描绘晶体管的布置的例子的视图。
图23是说明半导体装置的截面的视图。
图24是描绘晶体管的布置的例子的视图。
图25是描绘晶体管的布置的例子的视图。
图26是描绘晶体管的布置的例子的视图。
图27是描绘晶体管的布置的例子的视图。
图28是描绘晶体管的布置的例子的视图。
图29是描绘晶体管的布置的例子的视图。
图30是说明非易失性存储元件中的元件的布置的视图。
图31是描绘半导体装置的构成的例子的视图。
图32是描绘单元的构成的例子的示图。
图33是描绘单元的构成的例子的示图。
图34是说明单元的布置的视图。
图35是说明单元中的元件的布置的视图。
图36是说明半导体装置的截面的视图。
图37是说明单元中的元件的布置的视图。
图38是说明MTJ的布置和冗余救济的视图。
图39是描绘半导体装置的构成的例子的视图。
图40是说明半导体装置中的元件的布置的视图。
图41是说明半导体装置中的元件的布置的视图。
图42是说明MTJ的布置的视图。
图43是说明MTJ的布置的视图。
具体实施方式
下面将参考附图，描述本技术应用于的各个实施例。
<第一实施例>
<半导体装置的构成的例子>
本技术涉及其中包括冗余用非易失性元件的多个非易失性元件通过相同的连接门连接到成为NVPG的对象的易失性逻辑电路，从而提高制造时的成品率的半导体装置。
图1是描绘本技术应用于的半导体装置的实施例的构成例子的示图。
半导体装置11包括各自具有逻辑电路的各种电子设备以及搭载在这些电子设备上的装置。例如，尽管半导体装置11设置有多个逻辑电路等，但是在该例子中只例示了其一部分。
半导体装置11具有易失性逻辑电路21、晶体管22、MTJ(磁隧道结)23-1、MTJ 23-2、MTJ 24-1、MTJ 24-2、晶体管25、控制线26-1、控制线26-2和选择电路27。
易失性逻辑电路21是成为其中在待机之时，电力的供给被停止的NVPG的对象的逻辑电路，并且充当易失性存储元件。在该例子中，易失性逻辑电路21是用于将输入的信息存储在其中的易失性双稳态电路。
另外，半导体装置11具有其中例如在半导体基板上散布多个易失性逻辑电路21的构成，而不具有其中多个易失性逻辑电路21被布置成阵列的构成。
易失性逻辑电路21具有晶体管31、反相器32、反相器33和晶体管34。晶体管31和晶体管34都是nMOS晶体管。
在易失性逻辑电路21中，反相器32的输入端子和反相器33的输出端子连接到晶体管31的端部，晶体管31的端部、反相器32的输入端子和反相器33的输出端子的连接部分成为存储节点35。晶体管22的端部也连接到存储节点35。
另外，在易失性逻辑电路21中，反相器32的输出端子和反相器33的输入端子连接到晶体管34的端部，晶体管34的端部、反相器32的输出端子和反相器33的输入端子的连接部分成为存储节点36。晶体管25的端部也连接到存储节点36。
晶体管22是nMOS晶体管。晶体管22的一端连接到存储节点35，晶体管22的另一端连接到MTJ 23-1和MTJ 24-1。也就是说，晶体管22起连接门的作用，通过所述连接门，存储节点35与MTJ 23-1和MTJ 24-1相互电气连接。
另外，晶体管25是nMOS晶体管。晶体管25的一端连接到存储节点36，晶体管25的另一端连接到MTJ 23-2和MTJ 24-2。也就是说，晶体管25起连接门的作用，通过所述连接门，存储节点36与MTJ 23-2和MTJ 24-2相互电气连接。
顺便提及，在不需要特别相互区分MTJ 23-1和MTJ 23-2的情况下，MTJ 23-1和MTJ23-2也将被简单地称为MTJ 23，并且在不需要特别相互区分MTJ 24-1和MTJ 24-2的情况下，MTJ 24-1和MTJ 24-2也将被简单地称为MTJ 24。
MTJ 23和MTJ 24都是用于将保持(存储)在易失性逻辑电路21的存储节点中的信息存储在其中的非易失性元件，并且在该例子中，都是铁磁隧道结元件(MTJ)。应注意在这种情况下，将给出关于其中MTJ用作MTJ 23和MTJ 24的例子的描述。替代地，代替MTJ，可以使用电阻可变元件，特别是使电流双向流动从而进行操作的电阻可变元件(双极可变元件)等。
控制线26-1和控制线26-2分别连接到MTJ 23-1和MTJ 24-1的在与晶体管22侧相反一侧的端部。另外，控制线26-1和控制线26-2分别连接到MTJ 23-2和MTJ 24-2的在与晶体管25侧相反一侧的端部。
用于把保持在易失性逻辑电路21中的信息写入MTJ 23-1和MTJ 23-2，或者把存储在MTJ 23-1和MTJ 23-2中的信息读出到易失性逻辑电路21的自旋转移力矩-磁随机存取存储器(STT-MRAM)例如由MTJ 23-1和MTJ 23-2构成。另外，包括MTJ 23的STT-MRAM的用于冗余救济的STT-MRAM例如由MTJ 24-1和MTJ 24-2构成。因此，在该例子中，即使在MTJ 23中产生缺陷的情况下，通过选择性地利用MTJ 24，也能够执行保持在易失性逻辑电路21中的信息的存储和恢复。
应注意在下文中，在不需要特别相互区分控制线26-1和控制线26-2的情况下，控制线26-1和控制线26-2也将被简单地称为控制线26。
这样，在半导体装置11中，通过易失性逻辑电路21、晶体管22和晶体管25、以及MTJ23和MTJ 24，实现非易失性逻辑电路。
选择电路27响应于输入的选择信号SELECT，选择向其输入的控制信号IN0和控制信号IN1中的任意一个，并把选择的控制信号IN0或控制信号IN1输出给控制线26。换句话说，选择电路27响应于选择信号SELECT，选择MTJ 23和MTJ 24中的任意一个，并控制选择的MTJ的操作。
选择电路27具有反相器41、反相器42、反相器43、OR电路44、晶体管45、AND电路46、晶体管47、OR电路48、晶体管49、AND电路50和晶体管51。在选择电路27中，晶体管45和晶体管49都是pMOS晶体管，晶体管47和晶体管51都是nMOS晶体管。
反相器41使供应的控制信号IN0反相，并且把反相后的控制信号IN0供应给OR电路44和AND电路46的输入端子中的每一个。反相器42使供应的控制信号IN1反相，并且把反相后的控制信号IN1供应给OR电路48和AND电路50的输入端子中的每一个。
反相器43使供应的选择信号SELECT反相，并且把反相后的选择信号SELECT供应给AND电路46和OR电路48的输入端子中的每一个。另外，选择信号SELECT被供应给OR电路44和AND电路50的输入端子中的每一个。
晶体管45的一端连接到电源，并且晶体管45的另一端连接到控制线26-1。另外，OR电路44的输出端子连接到晶体管45的栅电极。
晶体管47的一端接地，晶体管47的另一端连接到控制线26-1。另外，AND电路46的输出端子连接到晶体管47的栅电极。
晶体管49的一端连接到电源，晶体管49的另一端连接到控制线26-2。另外，OR电路48的输出端子连接到晶体管49的栅电极。
晶体管51的一端接地，晶体管51的另一端连接到控制线26-2。另外，AND电路50的输出端子连接到晶体管51的栅电极。
<MTJ>
随后，将给出关于设置在半导体装置11中的MTJ 23和MTJ 24的描述。在这种情况下，通过例示MTJ 23-1来给出描述。
例如，如图2中所示，MTJ 23-1具有自由层81、钉扎层82和隧道绝缘膜83。应注意在图2中，与图1的情况下的部分对应的部分被分配相同的附图标记，并且这里适当省略其说明。
在图2中所示的例子中，自由层81连接到控制线26-1，钉扎层82连接到晶体管22，隧道绝缘膜83布置在自由层81和钉扎层82之间。
另外，在自由层81中，磁化方向可被改变，而在钉扎层82中，磁化方向被固定。特别地，自由层81和钉扎层82的磁化方向相互平行的状态被称为平行磁化状态。自由层81和钉扎层82的磁化方向反平行的状态被称为反平行磁化状态。
此外，在这种情况下，平行磁化状态也被称为MTJ 23-1的电阻较小的低电阻状态，而反平行磁化状态也被称为MTJ 23-1的电阻较大的高电阻状态。
例如，如果在MTJ 23-1处于反平行磁化状态的时候，向自由层81施加电压，那么导致电流从自由层81流向钉扎层82，以使自由层81的磁化反相，以使得MTJ 23-1变成平行磁化状态，即，低电阻状态。
另一方面，如果在MTJ 23-1处于平行磁化状态的时候，向钉扎层82施加电压，那么导致电流从钉扎层82流向自由层81，以使自由层81的磁化反相，以使得MTJ 23-1变成反平行磁化状态，即，高电阻状态。
这样，在MTJ 23-1中，通过施加于MTJ 23-1的电压，可以改变MTJ 23-1的电阻。因此，按照例如使“1”对应于高电阻状态，使“0”对应于低电阻状态的方式，信息可被存储在MTJ 23-1中。
应注意类似于MTJ 23-1的情况，在MTJ 23-2和MTJ 24-2中，自由层也应连接到控制线26，并且钉扎层也应连接到晶体管25。同样地，在MTJ 24-1中，自由层也应该连接到控制线26，并且钉扎层也应该连接到晶体管22。
<半导体装置的操作>
下面，将给出关于半导体装置11的操作的描述。
首先，将给出关于往来于易失性逻辑电路21的信息的写入和读取的描述。
例如，在把信息写入易失性逻辑电路21之时，晶体管31和晶体管34被接通，即，被设定成导通状态，以使得信息写入存储节点35和存储节点36。
另外，晶体管31和晶体管34的在与相应的反相器32侧相反一侧的端部中的每一个被设定成悬浮状态，并且当晶体管31和晶体管34被接通时，保持(存储)在存储节点35和存储节点36中的信息被读出。
随后，将给出关于从易失性逻辑电路21到MTJ 23或MTJ 24的信息的存储的描述。应注意尽管在这种情况下，将给出关于把信息存储到MTJ 23的描述，不过把信息存储到MTJ24与把信息存储到MTJ 23的情况类似。
例如假定存储节点35处于高电平状态，而存储节点36处于低电平状态，即，“1”作为信息被保持在存储节点35中，而“0”作为信息被保持在存储节点36中。此时，晶体管31和晶体管34处于截止状态(处于未导通状态)。
在这种情况下，首先，晶体管22和晶体管25被接通，而控制线26-1被设定在低电平，即，设定为“0”。随后，由于存储节点35处于高电平，因此导致电流从晶体管22经过MTJ23-1流向控制线26-1，以使得MTJ 23-1变成高电阻状态。结果，信息“1”被存储在MTJ 23-1中。此时，由于存储节点36处于低电平，因此不会导致电流流经MTJ 23-2。
之后，当控制线26-1被设定在高电平时，导致电流从控制线26-1经过MTJ 23-2流向晶体管25，以使得MTJ 23-2变成低电阻状态。结果，信息“0”被存储在MTJ 23-2中。此时，由于存储节点35处于高电平，因此不会导致电流流经MTJ 23-1。
根据上面的操作，保持在存储节点35中的信息被存储在MTJ 23-1中，而保持在存储节点36中的信息被存储在MTJ 23-2中。
应注意由于存储节点35处于低电平而存储节点36处于高电平的状态下的存储操作与上面描述的情况类似，因此这里省略其说明。
接下来，将给出关于把信息从MTJ 23恢复到易失性逻辑电路21(即，易失性逻辑电路21中的逻辑回归)的描述。应注意尽管在这种情况下，将给出关于信息从MTJ 23的恢复的描述，不过信息从MTJ 24的恢复与信息从MTJ 23的恢复的情况类似。
例如，假定信息“1”被存储在MTJ 23-1中，信息“0”被存储在MTJ 23-2中。
在这种情况下，首先，晶体管22和晶体管25被接通，控制线26-1被设定在低电平，即，设定为“0”。另外，连接到易失性逻辑电路21的电源的电压从低电平被改变为高电平。此时，由于存储节点35和存储节点36被保持在低电平，因此导致电流从反相器33流向存储节点35，还导致电流从反相器32流向存储节点36。
在这种状态下，由于MTJ 23-1处于高电阻状态，因此导致从存储节点35流向控制线26-1的电流的大小较小。另一方面，由于MTJ 23-2处于低电阻状态，因此导致从存储节点36流向控制线26-1的电流的大小较大。另外，在归因于导致流经MTJ 23-1的电流与导致流经MTJ 23-2的电流之差，即，归因于电阻之差，存储节点35中的电压大于存储节点36中的电压的状态下，这些存储节点中的电压升高。
随后，来自反相器32的输出从高电平被反相到低电平。结果，存储节点35变成高电平状态，而存储节点36变成低电平状态。也就是说，半导体装置11变成其中在存储节点35中保持信息“1”，而在存储节点36中保持信息“0”的状态。结果，完成从MTJ 23到易失性逻辑电路21的信息的恢复。
顺便提及，由于在MTJ 23-1中存储信息“0”而在MTJ 23-2中存储信息“1”的状态下的恢复操作与上面的情况类似，因此这里省略其说明。
当按照如上所述的方式，执行保持在易失性逻辑电路21中的信息的存储操作和恢复操作时，执行在高电平和低电平之间切换控制线26的控制。
例如，在其中在半导体装置11中，通常使用MTJ 23，但归因于在MTJ 23中产生的缺陷等，MTJ 23未正常工作的情况下，执行冗余救济，并且使用用于冗余救济的MTJ 24。因此，在存储操作之时或者在恢复操作之时，通常对于控制线26-1执行电压施加控制，而当执行冗余救济时，对于控制线26-2执行电压施加控制。
在下文中，将给出关于通过选择电路27对于控制线26的电压施加控制的描述。
例如，在选择电路27中，执行图3中所示的控制。应注意，图3描绘了针对控制信号IN0、控制信号IN1和选择信号SELECT的数值的各种组合的控制线26的电平。
另外，在图3中，“SELECT”表示选择信号SELECT，“OUT0”表示向控制线26-1的输出，即，控制线26-1的电平，并且“OUT1”表示向控制线26-2的输出。另外，“IN0”表示控制信号IN0，“IN1”表示控制信号IN1，并且“Z”表示控制线处于悬浮状态。
在选择电路27中，如由箭头A11所指示的，当选择信号SELECT为0时，即，当选择信号SELECT被设定在低电平时，控制信号IN0的电平被原样设定成控制线26-1的电平，以使得控制线26-2被设定在悬浮状态下。
另一方面，当选择信号SELECT为1时，即，当选择信号SELECT被设定在高电平时，控制信号IN1的电平被原样设定成控制线26-2的电平，以使得控制线26-1被设定在悬浮状态下。
这里，例如，电子熔丝用于选择信号SELECT的供应。也就是说，在对于MTJ 23来说冗余救济不必要，从而使MTJ 23照常工作的情况下，保持电子熔丝不被切断的状态。在这种情况下，选择信号SELECT被设定为0。另一方面，在执行冗余救济，从而使MTJ 24工作的情况下，电子熔丝被切断，并且在电子熔丝的切断中和之后，选择信号SELECT持续为1。
例如，在如由箭头A12所指示的选择信号SELECT被设定为0的情况下，由于从反相器43向OR电路48供应作为反相后的选择信号SELECT的“1”，因此来自OR电路48的输出通常为“1”，即，变成高电平。因此，晶体管49通常保持截止。
另外，在选择信号SELECT被设定为0的情况下，由于“0”作为选择信号SELECT被供应给AND电路50，因此来自AND电路50的输出通常为“0”，即，变成低电平。因此，晶体管51通常保持截止。
结果，在选择信号SELECT为0的情况下，晶体管49和晶体管51通常保持截止，从而控制线26-2变成悬浮状态。
此外，在选择信号SELECT为0并且控制信号IN0为0的情况下，由于作为选择信号SELECT的“0”和通过借助反相器41使控制信号IN0反相而获得的“1”两者都被供应给OR电路44，因此，来自OR电路44的输出变成高电平，即，变成“1”。因此，晶体管45保持截止。
在选择信号SELECT为0并且控制信号IN0为0的情况下，由于通过借助反相器43使选择信号SELECT反相而获得的“1”和通过借助反相器41使控制信号IN0反相而获得的“1”两者都被供应给AND电路46，因此，来自AND电路46的输出变成高电平，即，变成“1”。结果，晶体管47被接通，结果，控制线26-1被接地。从而，控制线26-1变成低电平，即，变成“0”。
另一方面，在选择信号SELECT为0并且控制信号IN0为1的情况下，由于通过借助反相器43使选择信号SELECT反相而获得的“1”和通过借助反相器41使控制信号IN0反相而获得的“0”两者都被供应给AND电路46，因此，来自AND电路46的输出变成低电平，即，变成“0”。于是，晶体管47保持截止。
另外，在选择信号SELECT为0并且控制信号IN0为1的情况下，由于作为选择信号SELECT的“0”和通过借助反相器41使控制信号IN0反相而获得的“0”两者都被供应给OR电路44，因此，来自OR电路44的输出变成低电平，即，变成“0”。结果，晶体管45被接通，以使得控制线26-1连接到电源。结果，控制线26-1变成高电平，即，变成“1”。
在按照这种方式选择信号SELECT为0的情况下，控制信号IN0的电平原样变成控制线26-1的电平，并且控制线26-2变成悬浮状态。于是，在半导体装置11中，通过改变控制信号IN0的电平，能够执行都利用MTJ 23的存储操作和恢复操作。
与此相反，在如由箭头A12所指示的选择信号SELECT被设定为1的情况下，由于“1”作为选择信号SELECT被供应给OR电路44，因此，来自OR电路44的输出通常变成“1”，即，变成高电平。于是，晶体管45通常保持截止。
另外，在选择信号SELECT被设定为1的情况下，由于通过借助反相器43使选择信号SELECT反相而获得的“0”被供应给AND电路46，因此，来自AND电路46的输出通常变成“0”，即，变成低电平。于是，晶体管47通常保持截止。
结果，在选择信号SELECT为1的情况下，晶体管45和晶体管47通常保持截止，并且控制线26-1变成悬浮状态。
此外，在选择信号SELECT为1并且控制信号IN1为0的情况下，由于通过借助反相器43使选择信号SELECT反相而获得的“0”和通过借助反相器42使控制信号IN1反相而获得的“1”两者被供应给OR电路48，因此，来自OR电路48的输出变成高电平，即，变成“1”。于是，晶体管49保持截止。
在选择信号SELECT为1并且控制信号IN1为0的情况下，由于作为选择信号SELECT的“1”和通过借助反相器42使控制信号IN1反相而获得的“1”两者被供应给AND电路50，因此来自AND电路50的输出变成高电平，即，变成“1”。结果，晶体管51被接通，以使得控制线26-2被接地。结果，控制线26-2变成低电平，即，变成“0”。
另一方面，在选择信号SELECT为1并且控制信号IN1为1的情况下，由于作为选择信号SELECT的“1”和通过借助反相器42使控制信号IN1反相而获得的“0”两者被供应给AND电路50，因此来自AND电路50的输出变成低电平，即，变成“0”。于是，晶体管51保持截止。
另外，在选择信号SELECT为1并且控制信号IN1为1的情况下，通过借助反相器43使选择信号SELECT反相而获得的“0”和通过借助反相器42使控制信号IN1反相而获得的“0”两者被供应给OR电路48，来自OR电路48的输出变成低电平，即，变成“0”。结果，晶体管49被接通，以使得控制线26-2连接到电源。结果，控制线26-2变成高电平，即，变成“1”。
在按照这种方式选择信号SELECT为1的情况下，控制信号IN1的电平原样变成控制线26-2的电平，并且控制线26-1变成悬浮状态。于是，在半导体装置11中，通过改变控制信号IN1的电平，能够执行都利用MTJ 24的存储操作和恢复操作。
如上所述，在半导体装置11中，除了连接到易失性逻辑电路21的MTJ 23之外，还连接用于冗余救济的MTJ 24。于是，即使在MTJ 23有缺陷的情况下，通过利用用于冗余救济的MTJ 24，也能够执行保持在易失性逻辑电路21中的信息的存储操作和恢复操作。这样，用于保持信息的MTJ 23连接到易失性逻辑电路21，并且用于冗余救济的MTJ 24也连接到易失性逻辑电路21，从而使半导体装置11的成品率能够被提高。
特别地，在半导体装置11中，作为用于冗余救济的元件的MTJ 24的设置导致与对于包括易失性逻辑电路21和MTJ 23的非易失性逻辑电路，安装与包括易失性逻辑电路21和MTJ 23的非易失性逻辑电路的构成具有相同构成的非易失性逻辑电路作为用于冗余救济的电路的情况相比，能够进一步减少半导体装置11的尺寸。
另外，就MTJ 23和MTJ 24来说，这些MTJ的尺寸，例如，MTJ的直径大小(直径)可以彼此相等或者可以彼此不同。这里，MTJ的直径大小意为例如图2中所示的MTJ 23-1的图中的横向直径，即，MTJ 23-1中的与并排布置自由层81和钉扎层82的方向垂直的方向上的宽度。
例如，在利用包括MTJ的STT-MRAM的非易失性逻辑电路中，由于MTJ的加工分散而对STT-MRAM的特性分散施加的影响较大。具体地，由于如果MTJ的直径大小较大，那么写入电流变大，因此易于产生写入失败。与此相反，如果MTJ的直径大小变小，那么保持信息的特性降低。
从而，例如，通过在半导体装置11中形成直径大小彼此不同的MTJ 23和MTJ 24，在制造之后，可以使用MTJ 23和MTJ 24中的具有优异特性的一个。例如，如果按不同的直径大小形成MTJ 23和MTJ 24，那么即使在制造晶片的过程中，在MTJ 23的直径大小方面产生分散，从而在MTJ 23中产生写入失败或保持失败的情况下，通过利用直径大小不同于MTJ 23的MTJ 24，能够执行冗余救济的可能性也变高。结果，能够进一步提高成品率。
应注意到在上面，已经给出了关于其中对于连接到易失性逻辑电路21的存储节点的一个MTJ 23设置用于冗余救济的一个MTJ 24的构成的描述。不过，对于连接到易失性逻辑电路21的存储节点的一个MTJ 23，可以设置用于冗余救济的多个MTJ 24。
在这种情况下，对于一个MTJ 23设置的多个MTJ 24的直径大小可以彼此相同，或者可以彼此不同。对于一个MTJ 23设置的多个MTJ 24可包括直径大小与MTJ 23相同的MTJ24，和直径大小不同于MTJ 23的MTJ 24。另外，对于一个MTJ 23，也可设置具有彼此不同的三种或更多种直径大小的MTJ 24。
此外，在半导体装置11中，可在相同的配线层中，形成MTJ 23和MTJ 24，或者可在彼此不同的配线层中，形成MTJ 23和MTJ 24。
例如，在相同的配线层中形成MTJ 23和MTJ 24的情况下，可以使半导体装置11的制造成本保持较低。另外，在彼此不同的配线层中形成MTJ 23和MTJ 24的情况下，由于可在配线层的层叠方向上并排布置这些MTJ，因此可以使半导体装置11小型化。
<第二实施例>
<电路面积的增大>
现在，在包括智能电话的移动产品和可穿戴产品中，重要的是如何抑制电力消耗。诸如用于控制这些产品的处理器之类的大规模集成(LSI)归因于大的电力消耗。
从而，作为用于抑制LSI的电力消耗的一种手段，已知称为电源门控(PG)的技术。作为PG，已知一种用于停止向LSI的电路块中的未工作块的电源供给，从而抑制电力消耗的技术。
另外，以更小的粒度为单位，即，以更小的块为单位，并以更短的时间为单位的电源供给控制对于抑制LSI的电力消耗来说有效。作为这样的PG技术，也提出了一种能够利用一对非易失性元件在触发器级付诸实践的技术。例如，利用非易失性元件的例子包括利用铁电物质的例子、利用电阻可变元件的例子，以及利用诸如MRAM之类的磁性材料的例子。
此外，还提出一种采用利用MTJ作为非易失性元件的电路构成的技术(例如，参见WO2009/028298)。该提案采用其中向SRAM电路构成或者触发电路构成添加NVPG电路的构成。
然而，由于包括磁性材料的MTJ的耐热性低，因此必须采用避免包括Cu配线的后道工序(BEOL)的过程(即，配线形成过程)中的热预算的构成。从而，通常，在最上层附近的配线上形成MTJ。
于是，为了相互电气连接晶体管和MTJ，必须通过利用通孔和配线，把配线从晶体管的触点向上引到上层配线层。不过，如果采用这样的结构，另外的配线不能穿过用于配线牵引的通孔和配线的一部分。结果，归因于配线的走线，电路面积被增大。
考虑其中例如如图4中所示的，通过晶体管向SRAM添加MTJ的构成。
在图4中，区域R11表示SRAM的单元的区域，并且构成SRAM的晶体管111-晶体管116设置在区域R11中。
这里，晶体管111、晶体管113、晶体管115和晶体管116都是nMOS晶体管，晶体管112和晶体管114都是pMOS晶体管。另外，双稳态电路由包括晶体管111和晶体管112的反相器，以及包括晶体管113和晶体管114的反相器构成。
此外，在区域R11中，MTJ 119通过晶体管117和触点118连接到晶体管113和晶体管116。同样地，MTJ 123通过晶体管120和触点121连接到晶体管111和晶体管115。
在采用这种布局的情况下，例如，如图5的箭头A21所指示，考虑借助通过交替层叠通孔151和配线152而获得的简单叠孔，相互电气连接图4中所示的触点118和MTJ 119。
另外，在一些情况下，不能设置简单的叠孔。在这些情况下，借助例如如箭头A22所示的通过按次序层叠通孔153、配线154、通孔155和另外的配线(未描绘)而获得的叠孔，使图4中所示的触点118和MTJ 119相互电气连接。
在由箭头A22所指示的叠孔中，在通孔153的位置和通孔155的位置中，交替布置设置在配线之间的通孔。
在按照这种方式，通过叠孔相互连接SRAM的双稳态电路和MTJ119的情况下，在叠孔的一部分及其附近的一部分中，不能设置其他配线。具体地，在使用简单叠孔的情况下，例如如图6中所示的，在通孔151附近的区域R12的一部分中不能设置配线。应注意在图6中，与图4或图5的情况下的各个部分对应的各个部分被赋予相同的附图标记，这里适当地省略其说明。
在图6中，在触点118的图中，由于包括通孔151和配线152的简单叠孔设置在这一侧，因此在简单叠孔周边的区域R12中不能设置其他配线。同样地，在触点121的图中，由于包括通孔和配线的简单叠孔设置在这一侧，因此在简单叠孔周边的区域R13中不能设置其他配线。
更具体地，假定例如如图7中所示的，晶体管117设置在预定基板181的主面侧，即，表面侧，MTJ 119设置于在其中设置晶体管117的层之上的上层中。应注意在图7中，与图4的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当地省略其说明。
图7描绘了图4中所示的晶体管117附近的部分的截面图。
在该例子中，触点118连接到设置在基板181的主面侧的晶体管117的扩散区。另外，MTJ 119通过包括配线182-1～配线182-5以及通孔183-1～通孔183-4的叠孔，连接到触点118。
应注意在下文中，在不需要特别相互区分配线182-1～配线182-5的情况下，配线182-1～配线182-5也被简单地称为配线182，在不需要特别相互区分通孔183-1～通孔183-4的情况下，通孔183-1～通孔183-4也被简单地称为通孔183。
在该例子中，通过交替层叠配线182和通孔183，构成叠孔，并且借助触点118和叠孔，与晶体管117的连接部分被向上引到上层。于是，在触点118和MTJ 119之间的层的叠孔的一部分中，不能设置其他配线。
在按照上面说明的方式，通过经晶体管把MTJ连接到诸如SRAM之类的易失性电路执行NVPG的情况下，归因于MTJ的耐热性低，MTJ需要被设置在邻近最上层的配线层中。在这种情况下，例如如图6中所示，如果SRAM的双稳态电路和MTJ通过叠孔相互连接，那么由于单元的区域R11内的部分区域被用于叠孔，因此单元的区域R11的面积增加。特别地，在使用具有由图5的箭头A22指示的结构的叠孔的情况下，与使用简单叠孔的情况相比，单元的区域R11的面积进一步增加。
从而，在本技术中，即使在进行NVPG的情况下，也能够获得更紧凑的半导体装置。
<半导体装置的构成的例子>
下面，将更具体地说明本技术。
例如，如图8中所示，构成本技术应用于的半导体装置。
图8中所示的半导体装置211具有易失性逻辑电路221、连接门222和非易失性元件223。
易失性逻辑电路221是例如包括SRAM的单元、触发电路等，并且成为PG的对象的易失性存储元件。非易失性元件223通过连接门222，连接到构成作为易失性逻辑电路221的SRAM的单元或触发电路的双稳态电路的存储节点。
连接门222例如包括晶体管，并且按照来自外部的控制被接通或断开，从而相互电气连接易失性逻辑电路221和非易失性元件223，或者使易失性逻辑电路221和非易失性元件223电气断开。
非易失性元件223例如包括电流写入式MTJ、电阻随机存取存储器(ReRAM)元件(阻变存储器)等。非易失性元件223存储保持在易失性逻辑电路221的存储节点中的信息，或者恢复在易失性逻辑电路221的存储节点中存储的信息。
半导体装置211包括这样的易失性逻辑电路221、连接门222和非易失性元件223，具有都成为NVPG的对象的一个或多个非易失性逻辑电路。
下面，将给出关于半导体装置211的更具体构成的例子的说明。
例如，更具体地，半导体装置211具有图9中所示的构成。
图9中所示的半导体装置211具有晶体管251、反相器252、反相器253、晶体管254、选择晶体管255、MTJ 256、选择晶体管257和MTJ 258。
在该例子中，包括晶体管251～晶体管254的SRAM的单元对应于易失性逻辑电路221。选择晶体管255和选择晶体管257对应于连接门222。另外，MTJ 256和MTJ 258对应于非易失性元件223。
在半导体装置211中，作为用于控制晶体管251和晶体管254的字线的控制线259连接到晶体管251和晶体管254的每一个栅电极。此外，用于控制MTJ 256和MTJ 258的控制线260连接到MTJ 256的在与选择晶体管255连接到的端部相反一侧的端部，以及MTJ 258的在与选择晶体管257连接到的端部相反一侧的端部。
这里，在MTJ 256和MTJ 258的控制线260侧的端部成为自由层，在与MTJ 256和MTJ258的控制线260侧相反一侧的端部成为钉扎层。
在半导体装置211中，通过接通选择晶体管225，使MTJ 256和存储节点261相互电气连接，并且通过接通选择晶体管257，使MTJ 258与存储节点262相互电气连接。
此外，在半导体装置211中，双稳态电路包括反相器252和反相器253。晶体管251、反相器252的输入端子、反相器253的输出端子和选择晶体管255连接到的部分成为存储节点261。另外，晶体管254、反相器252的输出端子、反相器253的输入端子和选择晶体管257连接到的部分成为存储节点262。
晶体管251～MTJ 258分别对应于图1中所示的晶体管31、反相器32、反相器33、晶体管34、晶体管22、MTJ 23-1、晶体管25和MTJ 23-2。
另外，存储节点261和存储节点262分别对应于图1的存储节点35和存储节点36，控制线260对应于图1的控制线26-1。
在半导体装置211中，在存储的时候，保持在存储节点261中的信息通过选择晶体管255被存储在MTJ 256中，保持在存储节点262中的信息通过选择晶体管257被存储在MTJ258中。
此外，在恢复的时候，保持在MTJ 256中的信息通过选择晶体管255，在存储节点261中被恢复，保持在MTJ 258中的信息通过选择晶体管257在存储节点262中被恢复。
应注意，由于半导体装置211的构成和操作类似于图1中所示的半导体装置11的构成和操作，因此这里省略其详细说明。
<晶体管的布局的例子>
另外，图9中所示的半导体装置211的晶体管是按例如图10中所示的布局布置的。应注意在图10中，与图9的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图10描述设置在构成半导体装置211的半导体基板的主面侧的晶体管的布置。
在该例子中，构成半导体装置211的晶体管和MTJ被布置在SRAM的单元的区域R14内。特别地，晶体管251、晶体管291、晶体管292、选择晶体管257、选择晶体管255、晶体管293、晶体管294和晶体管254布置在半导体基板的主面侧。
这里，晶体管251、晶体管292、选择晶体管257、选择晶体管255、晶体管293和晶体管254都是nMOS晶体管，而晶体管291和晶体管294都是pMOS晶体管。
于是，半导体基板中的其中设置晶体管251、晶体管293和选择晶体管255的部分是p型阱区，半导体基板中的其中设置晶体管291和晶体管294的部分是n型阱区。同样地，半导体基板中的其中设置晶体管292、晶体管254和选择晶体管257的部分是p型阱区。
在半导体装置211中，图9中所示的反相器252包括晶体管291和晶体管292，图9中所示的反相器253包括晶体管293和晶体管294。
晶体管251具有栅电极301-1，以及成为源极区或漏极区的扩散区302-1和扩散区303-1。
另外，晶体管293具有栅电极301-2，和成为源极区或漏极区的扩散区302-2和扩散区303-2。扩散区302-2连接到晶体管251的扩散区302-1。
选择晶体管255具有栅电极301-3，以及成为源极区或漏极区的扩散区302-3和扩散区303-3。扩散区303-3连接到晶体管251的扩散区302-1和晶体管293的扩散区303-2。
此外，半导体基板的主面(正面)侧和背面侧通过其相互连接的触点304连接到选择晶体管255的扩散区302-3。设置在半导体基板的主面侧的选择晶体管255和设置在半导体基板的背面侧的MTJ 256通过触点304相互连接。这里，触点304和MTJ 256通过其相互连接的配线305，和连接到MTJ 256的控制线260设置在半导体基板的背面侧。
晶体管294具有栅电极301-4，以及成为源极区或漏极区的扩散区302-4和扩散区303-4。同样地，晶体管291具有栅电极301-5，以及成为源极区或漏极区的扩散区302-5和扩散区303-5。
在该例子中，晶体管294的扩散区303-4和晶体管291的栅电极301-5通过配线，连接到晶体管251的扩散区302-1和晶体管293的扩散区303-2。另外，晶体管294的栅电极301-4和晶体管291的扩散区302-5通过配线相互连接。
晶体管292具有栅电极301-6，以及成为源极区或漏极区的扩散区302-6和扩散区303-6。晶体管254具有栅电极301-7，以及成为源极区或漏极区的扩散区302-7和扩散区303-7。
此外，选择晶体管257具有栅电极301-8，以及成为源极区或漏极区的扩散区302-8和扩散区303-8。
晶体管292的扩散区302-6、晶体管254的扩散区303-7，以及选择晶体管257的扩散区302-8通过配线，连接到晶体管291的扩散区302-5。
另外，半导体基板的主面(正面)侧和背面侧通过其相互电气连接的触点306连接到选择晶体管257的扩散区303-8。设置在半导体基板的主面侧的选择晶体管257和设置在半导体基板的背面侧的MTJ 258通过触点306相互连接。这里，触点306和MTJ 258通过其相互连接的配线307，和连接到MTJ 258的控制线260设置在半导体基板的背面侧。
另一方面，连接到晶体管251的扩散区303-1的配线，和连接到晶体管254的扩散区302-7的配线被布置在半导体基板的主面侧的配线层中。
应注意在下文中，在不需要特别相互区分栅电极301-1～栅电极301-8的情况下，栅电极301-1～栅电极301-8也被简单地称为栅电极301。另外，在不需要特别相互区分扩散区302-1～扩散区302-8的情况下，扩散区302-1～扩散区302-8也被简单地称为扩散区302，并且在不需要特别相互区分扩散区303-1～扩散区303-8的情况下，扩散区303-1～扩散区303-8也被简单地称为扩散区303。
在半导体装置211中，晶体管的栅电极301是相互平行、成直线地并排布置的。
即，例如，晶体管251、晶体管291、晶体管292和选择晶体管257是按照这些晶体管的栅电极301指向图中的横向方向，并且被并排布置在一条直线上的方式布置的。在该例子中，按照栅电极301的较长方向成为图中的横向方向，即，沿图中的纵向方向并排布置晶体管的扩散区302和扩散区303的方式，布置晶体管。换句话说，按照晶体管的栅电极301相互平行的方式，布置晶体管。
同样地，晶体管254、晶体管294、晶体管293和选择晶体管255是按照这些晶体管的栅电极301指向图中的横向方向，并且被并排布置在一条直线上的方式布置的。在半导体装置211中，晶体管的栅电极301被布置成相互平行，即，晶体管的栅电极301被布置成指向相同的方向。
另外，在其中布置晶体管的区域内，两个选择晶体管：选择晶体管255；和选择晶体管257被布置在彼此相对的对角位置。在该例子中，选择晶体管255被布置在图中的左下位置，而选择晶体管257被布置在图中的右上位置。
即，选择晶体管255和选择晶体管257被布置在邻近其中设置晶体管251、晶体管291～晶体管294、和晶体管254的区域，并且彼此相对的对角位置。
这样，晶体管是按照晶体管的栅电极301成直线地并排布置的方式布置(布局)的，从而能够容易地执行在半导体装置211的制造时，尤其是晶体管的形成时的过程。此外，其中布置晶体管的部分的面积可被减小，能够实现半导体装置211的小型化。
此外，如上所述，在半导体装置211中，晶体管是在构成半导体装置211的半导体基板的主面侧形成的，而MTJ 256和MTJ 258是在半导体基板的背面侧形成的。
具体地，在MTJ 258部分中的半导体装置211的截面变成例如如图11中所示的截面。应注意在图11中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图11中所示的半导体装置211中，在支持基板331上，按次序层叠多层互连形成部分332、层间绝缘层333、层间绝缘层334和半导体基板335。
在该例子中，选择晶体管257设置在作为半导体基板335的正面的主面336侧，MTJ258通过绝缘层338设置在半导体基板335的在与主面336相反侧的背面337上。
半导体基板335包括半导体层339和包括p型阱和n型阱的半导体层340。在这些半导体层部分中，设置由浅沟槽隔离(STI)形成的元件隔离层341，以便围绕其中例如设置选择晶体管257的区域。元件隔离层341例如是包括二氧化硅膜(SiO2)的绝缘膜。
另外，在与半导体基板335的半导体层339中的扩散区303-8相邻的部分中，设置贯通半导体基板335和绝缘层338的触点306。触点306例如包括诸如铜(Cu)或钨(W)之类的金属，其周围覆盖以绝缘膜342。
在半导体基板335的主面336侧，形成选择晶体管257。即，在半导体基板335的主面336侧，形成选择晶体管257的栅电极301-8，在半导体基板335的半导体层339中，形成选择晶体管257的扩散区302-8和扩散区303-8。
另外，扩散区303-8连接到触点306，扩散区302-8连接到设置在层间绝缘层333中的触点343。触点343贯通层间绝缘层333，以连接到在多层互连形成部分332内的配线。连接到扩散区302-8的触点343，或者多层互连形成部分332内的配线对应于存储节点262。
多层互连形成部分332包括多层，并且从层间绝缘层333侧起，这些层依次是配线层M1、配线层V1、配线层M2、配线层V2、配线层M3、配线层V3、配线层M4、配线层V4和配线层M5。
在配线层M1～配线层M5中，分别形成均包括Cu等的配线344-1～配线344-5。在配线层V1～配线层V4中，分别形成贯通配线层V1～配线层V4的通孔345-1～通孔345-4。
应注意在下文中，在不需要特别相互区分配线344-1～配线344-5的情况下，配线344-1～配线344-5也被简单地称为配线344，并且在不需要特别相互区分通孔345-1～通孔345-4的情况下，通孔345-1～通孔345-4也被简单地称为通孔345。
在多层互连形成部分332中，从配线层M1到配线层M5，交替层叠配线344和通孔345，并且配线层M1的配线344-1连接到触点343。
另外，在设置在半导体基板335的背面侧337上的绝缘层338中的，与半导体基板335侧相反一侧的表面上，形成配线307。触点306连接到配线307的一端，MTJ 258连接到配线307的另一端。此外，控制线260连接到MTJ 258。
如上所述，在半导体装置211中，在半导体基板335的主面336侧，形成诸如选择晶体管257之类的各种晶体管，以及配线。在半导体基板335的背面337侧，形成MTJ 258和MTJ256，以及控制线260。
即，作为非易失性元件223的MTJ 258或MTJ 256从半导体基板335中的形成晶体管的主面336侧，通过触点306等，被引到半导体基板335中的与主面336相反的背面337侧。
例如，在该例子中，选择晶体管257和MTJ 258通过贯通半导体基板335的触点306和在半导体基板335的背面337侧形成的配线307，相互电气连接。
通过采用这种构成，可近似在半导体装置211的制造过程的最终过程中，形成诸如MTJ 258之类的MTJ。结果，在形成多层互连形成部分332等中的多层互连的过程中，向MTJ的温度的增加能够被降低，从而，可以防止导致MTJ的特性恶化。结果，也能够提高半导体装置211的成品率。
此外，诸如MTJ 258之类的MTJ被布置在半导体基板335的背面337侧。结果，可使构成通常电路的配线在半导体基板335的主面336侧自由走线，从而能够抑制电路面积的增大。
例如，如果期望在多层互连形成部分332中形成MTJ 258，那么在区域R21的一部分中形成MTJ 258本身，以及MTJ 258和扩散区303-8通过其相互连接的叠孔。于是，在区域R21的部分中，不能设置其他配线。结果，使半导体装置211的尺寸增大区域R21的尺寸。
另一方面，在半导体装置211中，MTJ 258等被布置在半导体基板335的背面337侧。于是，在区域R21的部分中，能够设置任意配线，从而能够实现半导体装置211的小型化。即，能够获得更紧凑的半导体装置211。
<半导体装置的制造过程流程>
下面将参考图12-图19，说明到目前为止说明的半导体装置211的制造过程流程。应注意在图12-图19中，与图10或图11的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
首先，在晶体管251、晶体管291、晶体管292、选择晶体管257、选择晶体管255、晶体管293、晶体管294和晶体管254被设置在半导体基板335的主面336侧的状态下，如图12中所示，在层间绝缘层333中形成触点。
在图12中所示的例子中，形成触点371-1～触点371-16，以及触点343。例如，在选择晶体管257的扩散区302-8上，形成触点343。另外，例如，在晶体管292的扩散区302-6和晶体管254的扩散区303-7之间的连接部分中，形成触点371-13。
应注意在这种状态下，MTJ 258、MTJ 256、触点306等还未形成。
下面，在不需要特别相互区分触点371-1～触点371-16的情况下，触点371-1～触点371-16也被简单地称为触点371。
随后，例如，如图13中所示，在配线层M1的触点371和触点343的部分中，形成配线401-1～配线401-14。
例如，在该例子中，形成配线401-9，图12中所示的触点371-10、触点371-11和触点371-13通过配线401-9相互连接。
另外，在触点371-16的部分中，形成配线401-14。由于在半导体装置211中，不在半导体基板335的主面336侧形成MJT 258，因此在触点371-16附近的部分等中可以自由地布置配线。
应注意在下文中，在不需要特别相互区分配线401-1～配线401-14的情况下，配线401-1～配线401-14也被简单地称为配线401。图13中所示的配线401-13例如对应于图11中所示的配线344-1。
之后，如图14中所示，在配线层V1中的配线401的部分中，形成通孔421-1～通孔421-14。例如，通孔421-13对应于图11的通孔345-1。应注意在下文中，在不需要特别相互区分通孔421-1～通孔421-14的情况下，通孔421-1～通孔421-14也被简单地称为通孔421。
当按照这种方式，在配线层V1中形成通孔421时，如图15中所示，在配线层M2中的通孔421的部分中，形成配线451-1～配线451-12。
例如，在该例子中，形成配线451-11，图14中所示的通孔421-9和通孔421-13通过配线451-11相互连接。晶体管292、晶体管254和选择晶体管257将通过配线451-11相互连接。于是，通孔421-9或配线451-11的部分成为与图9中所示的存储节点262对应的部分。配线451-11例如对应于图11中所示的配线344-2。
应注意在下文中，在不需要特别相互区分配线451-1～配线451-12的情况下，配线451-1～配线451-12也被简单地称为配线451。
之后，如图16中所示，在配线层V2中的配线451的部分中形成通孔481-1～通孔481-10。应注意在下文中，在不需要特别相互区分通孔481-1～通孔481-10的情况下，通孔481-1～通孔481-10也被简单地称为通孔481。
此外，如图17中所示，在配线层M3的通孔481的部分中，形成配线511-1～配线511-9。
例如，在该例子中，形成配线511-5，图16中所示的通孔481-3和通孔481-9通过配线511-5相互连接。应注意在下文中，在不需要特别相互区分配线511-1～配线511-9的情况下，配线511-1～配线511-9也将被简单地称为配线511。
随后，如图18中所示，在配线层V3中的配线511的部分中，形成通孔541-1～通孔541-8。应注意在下文中，在不需要特别相互区分通孔541-1～通孔541-8的情况下，通孔541-1～通孔541-8也将被简单地称为通孔541。
此外，如图19中所示，在配线层M4的通孔541的部分中，形成配线571-1～配线571-7。
在该例子中，例如，使配线571-1电气连接到选择晶体管255的栅电极301-3，成为选择晶体管255的控制用配线。同样地，使配线571-7电气连接到选择晶体管257的栅电极301-8，成为选择晶体管257的控制用配线。
另外，例如，使配线571-2和配线571-6成为接地的配线，并且使配线571-4成为连接到电源的配线。此外，例如，配线571-3连接到用于晶体管251的信息输入的扩散区303-1，配线571-5连接到用于晶体管254的信息输入的扩散区302-7。
应注意在下文中，在不需要特别相互区分配线571-1～配线571-7的情况下，配线571-1～配线571-7也将被简单地称为配线571。
当按照这种方式，一直到配线层M4地形成半导体装置211时，之后，例如，形成配线层V4和配线层M5，另外，支持基板331被接合到多层互连形成部分332。随后，例如，形成触点306和配线307，形成MTJ 258和MTJ 256，并形成控制线260以完成半导体装置211。
<第二实施例的变形例1>
<虚设用MTJ的布置>
另外在上面，说明了MTJ 256和MTJ 258被布置在SRAM的单元的区域R14内的半导体基板335中的背面337侧。不过，不仅可布置MTJ 256和MTJ 258，而且也可布置多个虚设用MTJ。
在这种情况下，例如，如图20中所示，在SRAM的单元的区域R14内的绝缘层338的表面上，沿水平方向和垂直方向规则地布置多个MTJ。应注意在图20中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图20是当从垂直于半导体基板335的方向看绝缘层338的表面时的视图。即，图20是当从图11中的上侧，沿向下方向看图11中所示的绝缘层338时的视图。应注意，在区域R14内的半导体基板335中的主面336侧，按照图10中所示的布置样式，布置晶体管。
在图20中所示的例子中，在区域R14内，在图中的纵向方向和横向方向上，规则地布置为半导体装置211的操作所必需的MTJ 256和MTJ 258，以及不为半导体装置211的操作所必需的虚设用MTJ 601-1～MTJ 601-26。即，在区域R14内，均匀地布置MTJ。
应注意在下文中，在不需要特别相互区分MTJ 601-1～MTJ 601-26的情况下，MTJ601-1～MTJ 601-26也将被简单地称为MTJ 601。
这样，在相同层上，不仅形成实际上必需的MTJ 256和MTJ 258，而且形成MTJ 601。结果，在MTJ的形成之时，与局部布置MTJ的情况相比，加工分散可被进一步减小，从而能够提高MTJ 256和MTJ 258的特性。
此时，例如，如图21中所示，不同于控制线260的其他控制线连接到一些MTJ 601，MTJ 601连接到选择晶体管255和选择晶体管257。结果，这些MTJ 601也可用作MTJ 256和MTJ 258的用于冗余救济的MTJ。应注意在图21中，与图20的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在该例子中，在图中，对于沿纵向方向并排布置的MTJ 601，设置配线611-1～配线611-5。具体地，例如，对于MTJ 601-4～MTJ 601-7，设置配线611-1。
此外，例如，使配线611-1和MTJ 601-4相互电气连接，MTJ 601-4连接到选择晶体管255。此外，通过把与图1中所示的选择电路27类似的电路连接到控制线260和配线611-1，MTJ 601-4可以用作MTJ 256的用于冗余救济的MTJ。
顺便提及，在这种情况下，仅需要把MTJ 601-5～MTJ 601-7电气连接到配线611-1，或者必要时可不电气连接到配线611-1。
<第二实施例的变形例2>
<晶体管的布局的例子>
顺便提及，在图11中所示的例子中，说明了其中触点306被直接连接到选择晶体管257的扩散区303-8，以把MTJ 258引到在背面337侧的层的例子。然而，除此之外，例如，也可采用其中形成连接到配线层M1的配线从而贯通元件隔离层341的触点，以把MTJ 258引到在背面337侧的层的结构。
在这种情况下，半导体装置211的晶体管和MTJ之间的布置和连接关系例如被设定成图22中所示的布置和连接关系。应注意在图22中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图22中所示的晶体管和MTJ的布置与图10中所示的晶体管和MTJ的布置相同。图22中所示例子与图10中所示例子的不同之处仅仅在于选择晶体管和MTJ之间的连接，而在其他部分与图10所示的例子相同。
即，在图22中所示的例子中，在半导体装置211中，触点641连接到选择晶体管255的扩散区302-3，并且设置在配线层M1中的配线642连接到触点641。另外，配线643通过贯通半导体基板335的触点连接到配线642，MTJ 256连接到配线643的端部。这里，配线643是设置在半导体基板335的背面337侧的配线。
同样地，触点644连接到选择晶体管257的扩散区303-8，设置在配线层M1中的配线645连接到触点644。另外，配线646通过贯通半导体基板335的触点连接到配线645，MTJ 258连接到配线646的端部。这里，配线646是设置在半导体基板335的背面337侧的配线。
更具体地，图22中所示的半导体装置211的选择晶体管257和MTJ 258附近的截面例如如图23中所示。应注意在图23中，与图11的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在该例子中，在层间绝缘层333中形成触点644，选择晶体管257的扩散区303-8和设置在配线层M1中的配线645通过触点644相互连接。即，触点644的在半导体基板335侧的一端连接到扩散区303-8，触点644的在配线层M1侧的一端连接到配线645。
此外，在配线645中，设置例如包括诸如Cu或W之类的金属并且贯通层间绝缘层333、层间绝缘层334、半导体基板335和绝缘层338的触点671。触点671是在半导体基板335的一部分中，在由元件隔离层341围绕(覆盖)的位置形成的。即，在半导体基板335的一部分中，触点671贯通元件隔离层341部分。另外，邻近元件隔离层341的图中设置触点671的部分的上侧，设置绝缘层338。
在设置在半导体基板335的背面337侧的绝缘层338中的与半导体基板335侧相反一侧的表面上，形成配线646。随后，触点671的在绝缘层338侧的端部连接到配线646，并且触点671的在配线层M1侧的端部连接到配线645。
此外，MTJ 258连接到配线646中的在与触点671连接到的一侧相反一侧的端部。此外，控制线260连接到MTJ 258。
于是，在该例子中，MTJ 258通过配线646、触点671、配线645和触点644，连接到选择晶体管257的扩散区303-8。
另外，通过采用如上所述的构成，通过利用配线、触点等，可把MTJ 256和MTJ 258引到半导体基板335的背面337侧。于是，可近似在半导体装置211的制造过程的最终过程中，形成MTJ。结果，在形成多层互连的过程中，向MTJ的温度的增加能够被降低，结果，可以防止导致MTJ的特性恶化。
此外，诸如MTJ 258之类的MTJ被布置在半导体基板335的背面337侧。结果，构成通常电路的配线可在半导体基板335的主面336侧自由走线，从而能够抑制电路面积的增加。具体地，在半导体装置211中，MTJ 258等被布置在半导体基板335的背面337侧。于是，在区域R31的一部分中可以设置任意配线，从而能够实现半导体装置211的小型化。总之，能够获得更紧凑的半导体装置211。
<第二实施例的变形例3>
<晶体管的布局的例子>
另外，在半导体装置211中设置多个易失性逻辑电路221的情况下，构成这些易失性逻辑电路221的晶体管的布置也可被设定成例如图24中所示的布置。应注意在图24中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图24中，构成一个易失性逻辑电路221的晶体管251、晶体管291～晶体管294、以及晶体管254被布置在区域R41内。区域R41内的晶体管的布置与图10中所示的晶体管的布置相同。
另外，构成另一个易失性逻辑电路221的晶体管701～晶体管706布置在邻近区域R41的区域R42中。从而，晶体管701～晶体管706分别对应于晶体管251、晶体管291～晶体管294、以及晶体管254。
即，按照晶体管701～晶体管706的栅电极指向图中的横向方向的方式，把晶体管701～晶体管706布置在区域R42内。相对于区域R42，在与并排布置区域R42内的晶体管的栅电极的方向垂直的方向上，布置区域R41。
在该例子中，彼此相邻地并排布置的区域R41和R42内的晶体管被布置成相对于并排布置这些区域的方向对称。换句话说，按照区域R41内的晶体管和区域R42内的晶体管关于与并排布置区域R41和区域R42的方向垂直的方向上的直线(即，并排布置晶体管的栅电极的方向上的直线)变成线对称的方式，布置晶体管。
<第二实施例的变形例4>
<晶体管的布局的例子>
此外，半导体装置211的晶体管的布置决不局限于图10中所示的例子，并且可以采用任何其他布置。例如，可以采用图25中所示的布置。应注意在图25中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图25中所示的例子中，SRAM的单元的区域R51是几乎正方形的区域。区域R51被分成图中的下侧区域R52和图中的上侧区域R53。另外，构成易失性逻辑电路221的晶体管，即，晶体管251、晶体管291～晶体管294、以及晶体管254布置在区域R52中。
晶体管是按照例如晶体管251、晶体管291和晶体管292的栅电极变得彼此平行并且并排布置在一条直线上的方式布置的。
在该例子中，晶体管251、晶体管291和晶体管292是按照晶体管的栅电极的较长方向成为图中的横向方向，即，沿图中的纵向方向并排布置晶体管的成对的扩散区的方式布置的。这里，并排布置晶体管251、晶体管291和晶体管292的栅电极的方向成为与并排布置区域R52和区域R53的方向近似垂直的方向。
同样地，晶体管293、晶体管294和晶体管254是按照这些晶体管的栅电极相互平行并且并排布置在一条直线上的方式布置的。
并排布置晶体管293、晶体管294和晶体管254的栅电极的方向成为与并排布置晶体管251、晶体管291和晶体管292的栅电极的方向平行的方向。
另外，选择晶体管255、选择晶体管257、MTJ 256和MTJ 258被布置在与区域R52相邻的区域R53内。
在该例子中，选择晶体管255和选择晶体管257是按照选择晶体管255和选择晶体管257的栅电极彼此平行并且并排布置在一条直线上的方式布置的。并排布置选择晶体管255和选择晶体管257的栅电极的方向成为与并排布置晶体管251、晶体管291和晶体管292的栅电极的方向平行的方向。
于是，按照所有晶体管的栅电极彼此平行的方式，在区域R51内布置晶体管。
另外，在该例子中同样地，晶体管布置在半导体基板335的主面336侧，而MTJ 256和MTJ 258布置在半导体基板335的背面337侧。顺便提及，就相互连接MTJ 256和MTJ 258、以及选择晶体管255和选择晶体管257的方法来说，例如，如图11中所示，可在选择晶体管的扩散区303中直接设置触点306，从而进行连接。替代地，如图23中所示，可通过配线层M1内的配线，进行连接。
<第二实施例的变形例5>
<晶体管的布局的例子>
此外，半导体装置211的晶体管的布置可以采用例如图26中所示的布置。应注意在图26中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图26中所示的例子中，SRAM的单元的区域R61变成在图中的横向方向较长的长方形区域。区域R61被分成图中的上侧区域R62和图中的下侧区域R63。
例如，区域R62内的半导体基板335中的半导体层340的一部分包括n型阱，并且邻近区域R62的区域R63内的半导体基板335中的半导体层340的一部分包括p型阱。
因此，都是pMOS晶体管的晶体管291和晶体管294被布置在区域R62内。另一方面，都是nMOS晶体管的选择晶体管255、晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257被布置在区域R63内。另外，MTJ 256和MTJ 258也被布置在区域R63中。
例如，在区域R62中，按照在图中的横向方向彼此平行地并排布置晶体管291和晶体管294的栅电极的方式，布置晶体管291和晶体管294。在该例子中，按照晶体管的栅电极的较长方向成为图中的纵向方向，即，在图中的横向方向成直线地并排布置晶体管的成对的扩散区的方式，布置晶体管291和晶体管294。
这里，并排布置晶体管291和晶体管294的栅电极的方向成为与并排布置区域R62和区域R63的方向近似垂直的方向。
同样地，在区域R63中，按照在图中的横向方向彼此平行地并排布置选择晶体管255、晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的方式，布置这些晶体管。在这个例子中，按照选择晶体管255、晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的较长方向成为图中的纵向方向，即，在图中的横向方向成直线地并排布置晶体管的成对的扩散区的方式，布置这些晶体管。
这里，并排布置选择晶体管255、晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的方向成为与并排布置区域R62和区域R63的方向近似垂直的方向。
另外，在区域R61中，构成易失性逻辑电路221的晶体管251、晶体管291～晶体管294、以及晶体管254被集体布置在区域R61的近似中央区域中。选择晶体管255和选择晶体管257被布置在其中布置这些晶体管的区域的相应端部位置。
具体地，选择晶体管257被布置在区域R63内，图中在区域R63的右侧的端部部分中，即，图中在其中布置构成易失性逻辑电路221的晶体管251、晶体管293、晶体管292和晶体管254的区域的右侧的部分中。
同样地，选择晶体管255被布置在区域R63内，图中在区域R63的左侧的端部部分中，即，图中在其中布置构成易失性逻辑电路221的晶体管251、晶体管293、晶体管292和晶体管254的区域的左侧的部分中。
这样，在区域R61内，按照所有晶体管的栅电极变得相互平行的方式，布置晶体管。
另外，在该例子中同样地，晶体管被布置在半导体基板335的主面336侧，而MTJ256和MTJ 258被布置在半导体基板335的背面337侧。顺便提及，就相互连接MTJ 256与MTJ258、以及选择晶体管255与选择晶体管257的方法来说，可以采用诸如在图11或图23中所示的方法之类的任意方法。
<第二实施例的变形例6>
<晶体管的布局的例子>
此外，半导体装置211的晶体管的布置可以采用例如图27中所示的布置。应注意在图27中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图27中所示的例子中，SRAM的单元的区域R71变成在图中的横向方向上较长的长方形区域。区域R71被分成图中的左上区域R72、图中的左下区域R73、图中的右上区域R74和图中的右下区域R75。
例如，区域R72内的半导体基板335中的半导体层340的一部分包括n型阱，并且区域R73～区域R75内的半导体基板335中的半导体层340的一部分包括p型阱。
因此，都是pMOS晶体管的晶体管291和晶体管294被布置在区域R72内。另一方面，都是nMOS晶体管的晶体管251、晶体管293、晶体管292和晶体管254被布置在区域R73内。
另外，作为nMOS晶体管的选择晶体管255和MTJ 256被布置在区域R74内，并且作为nMOS晶体管的选择晶体管257和MTJ 258被布置在区域R75内。
例如在图中，在横向方向上相互邻近地并排布置的区域R72和区域R74中，按照在图中的横向方向彼此平行地并排布置晶体管294、晶体管291和选择晶体管255的栅电极的方式，布置这些晶体管。在这个例子中，按照晶体管294、晶体管291和选择晶体管255的栅电极的较长方向成为图中的纵向方向，即，在图中的横向方向上成直线地并排布置晶体管的成对的扩散区的方式，布置晶体管294、晶体管291和选择晶体管255。
这里，并排布置晶体管294、晶体管291和选择晶体管255的栅电极的方向成为与并排布置区域R72与区域R74、以及区域R73与区域R75的方向近似垂直的方向。
同样地，在彼此相邻的区域R73和区域R75中，按照在图中的横向方向上彼此平行地并排布置晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的方式，布置这些晶体管。在这个例子中，按照晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的较长方向成为图中的纵向方向，即，在图中的横向方向上成直线地并排布置这些晶体管的成对的扩散区的方式，布置这些晶体管。
这里，并排布置晶体管251、晶体管293、晶体管292、晶体管254和选择晶体管257的栅电极的方向成为与并排布置区域R72与区域R74、以及区域R73与区域R75的方向近似垂直的方向。
另外，在区域R71中，构成易失性逻辑电路221的晶体管251、晶体管291～晶体管294、以及晶体管254被集体布置在图中区域R71的左侧区域中。选择晶体管255和选择晶体管257被布置在图中这些晶体管的右侧区域中。
换句话说，选择晶体管255和选择晶体管257被布置在相对于其中布置构成区域R71中的易失性逻辑电路221的晶体管的区域，在与并排布置具有n型阱区的区域R72和具有p型阱区的区域R73的方向近似垂直的方向上邻近的区域中。
此外，晶体管是按照所有晶体管的栅电极彼此平行的方式布置在区域R71内的。
另外，在该例子中同样地，晶体管被布置在半导体基板335的主面336侧，而MTJ256和MTJ 258被布置在半导体基板335的背面337侧。顺便提及，就相互连接MTJ 256与MTJ258、以及选择晶体管255与选择晶体管257的方法来说，可以采用诸如在图11或图23中所示的方法之类的任意方法。
<第二实施例的变形例7>
<晶体管的布局的例子>
此外，半导体装置211的晶体管的布置可以采用例如图28中所示的布置。应注意在图28中，与图10的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图28中所示的例子中，SRAM的单元的区域R81变成在图中的横向方向上较长的长方形区域。区域R81被分成图中的上侧区域R82和图中的下侧区域R83。
例如，区域R82内的半导体基板335中的半导体层340的一部分包括n型阱，并且区域R83内的半导体基板335中的半导体层340的一部分包括p型阱。
另外，在图28中所示的例子中，代替图10中的选择晶体管255和选择晶体管257，设置均为pMOS晶体管的选择晶体管751和选择晶体管752。
MTJ 256通过触点等连接到选择晶体管751的一个扩散区。另外，晶体管251、晶体管293和晶体管294的扩散区，以及晶体管291和晶体管292的栅电极连接到选择晶体管751的另一个扩散区。
同样地，MTJ 258通过触点等连接到选择晶体管752的一个扩散区。另外，晶体管254、晶体管291和晶体管292的扩散区，以及晶体管293和晶体管294的栅电极连接到选择晶体管752的另一个扩散区。
都是pMOS晶体管的选择晶体管751、晶体管294、晶体管291以及选择晶体管752，以及MTJ 256和MTJ 258被布置在区域R82内。
另一方面，都是nMOS晶体管的晶体管251、晶体管293、晶体管292和晶体管254被布置在区域R83内。
例如，在区域R82中，按照在图中的横向方向上彼此平行地并排布置选择晶体管751、晶体管294、晶体管291和选择晶体管752的栅电极的方式，布置这些晶体管。在这个例子中，按照选择晶体管751、晶体管294、晶体管291和选择晶体管752的栅电极的较长方向成为图中的纵向方向的方式，布置这些晶体管，即，按照在图中的横向方向上成直线地并排布置这些晶体管的成对的扩散区的方式，布置这些晶体管。这里，并排布置栅电极的方向成为与并排布置区域R82和区域R83的方向近似垂直的方向。
同样地，在区域R83中，按照在图中的横向方向上彼此平行地并排布置晶体管251、晶体管293、晶体管292和晶体管254的栅电极的方式，布置这些晶体管。在这个例子中，按照晶体管251、晶体管293、晶体管292和晶体管254的栅电极的较长方向成为图中的纵向方向的方式，布置这些晶体管，即，按照在图中的横向方向上成直线地并排布置这些晶体管的成对的扩散区的方式，布置这些晶体管。这里，并排布置栅电极的方向成为与并排布置区域R82和区域R83的方向近似垂直的方向。
在区域R81内，按照所有晶体管的栅电极彼此平行的方式，布置晶体管。此外，在区域R82内，选择晶体管751和选择晶体管752被布置在其中布置晶体管291和晶体管294的区域的相应端部位置。
另外，在该例子中同样地，晶体管被布置在半导体基板335的主面336侧，而MTJ256和MTJ 258被布置在半导体基板335的背面337侧。顺便提及，就相互连接MTJ 256与MTJ258，以及选择晶体管751与选择晶体管752的方法来说，可以采用诸如与在图11或图23中所示的方法类似的方法之类的任意方法。
<第二实施例的变形例8>
<晶体管的布局的例子>
此外，半导体装置21的晶体管的布置可以采用例如图29中所示的布置。应注意在图29中，与图10或图28的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图29中所示的晶体管的布置与图28中所示的晶体管的布置相同。不过，图29的例子与图28中所示的例子的不同之处在于选择晶体管751及选择晶体管752与其他晶体管的连接关系。
控制线260连接到选择晶体管751的一个扩散区，并且MTJ 256通过触点、配线781等连接到选择晶体管751的另一个扩散区。特别地，在该例子中，选择晶体管751的另一个扩散区通过触点等连接到MTJ 256的钉扎层，半导体基板335的主面336侧和背面337侧通过所述触点等被相互连接。于是，在该例子中，选择晶体管751不直接连接到诸如晶体管294之类的其他晶体管，而是按照开/关控制相互电气连接控制线260和MTJ 256。
另外，MTJ 256的自由层通过配线782、使半导体基板335的主面336侧和背面337侧相互连接的触点等，连接到晶体管251、晶体管293和晶体管294的扩散区以及晶体管291和晶体管292的栅电极。
同样地，控制线260连接到选择晶体管752的一个扩散区，并且MTJ 258通过触点、配线783等连接到选择晶体管752的另一个扩散区。特别地，在该例子中，选择晶体管752的另一个扩散区通过触点等连接到MTJ 258的钉扎层，半导体基板335的主面336侧和背面337侧通过所述触点等被相互连接。于是，在该例子中，选择晶体管752不直接连接到诸如晶体管291之类的其他晶体管，而是按照开/关控制相互电气连接控制线260和MTJ 258。
另外，MTJ 258的自由层通过配线784、半导体基板335的主面336侧和背面337侧通过其相互连接的触点等，连接到晶体管254、晶体管291和晶体管292的扩散区，以及晶体管293和晶体管294的栅电极。
顺便提及，在该例子中同样地，晶体管被布置在半导体基板335的主面336侧，而MTJ 256和MTJ 258u以及控制线260被布置在半导体基板335的背面337侧。
<第三实施例>
<电路面积的增加>
顺便提及，在第二实施例中提到的WO2009/028298提出其中通过选择晶体管向成为NVPG的对象的触发电路(下面称为FF电路)的2个存储节点中的每一个添加MTJ的构成。
这种情况下，非易失性存储元件的包括FF电路、MTJ等的1个单元的构成如图30中所示。
在图30中所示的例子中，在1个单元的区域R91中设置包括n型阱的区域R92和包括p型阱的区域R93。在该例子中，图中的区域R91的上半部被设定为区域R92，并且图中的区域R91的下半部被设定为区域R93。即，区域R91被均分成包括n型阱的区域R92和包括p型阱的区域R93。
在图中FF电路811设置在区域R91的左侧。另外，构成FF电路811的pMOS晶体管布置在区域R91的区域R92内，并且构成FF电路811的nMOS晶体管布置在区域R91的区域R93内。
此外，连接到FF电路811的NVPG部分812布置在区域R93内。都是nMOS晶体管的选择晶体管821和选择晶体管822、MTJ 823和MTJ 824、以及控制线825设置在NVPG部分812中。
这里，MTJ 823和MTJ 824分别通过选择晶体管821和选择晶体管822连接到FF电路811的存储节点。控制线825是用于控制MTJ 823和MTJ 824的控制线。
在按这种配置布置FF电路811和NVPG部分812的情况下，图中在位于区域R92中的NVPG部分812的上侧的由箭头A41指示的部分的区域中，不布置任何东西。从而，不仅产生无用的空闲区域，而且更加增大了非易失性存储元件的单元的面积。
从而，在本技术中，即使在进行NVPG的情况下，也能够获得更紧凑的半导体装置。
<半导体装置的构成的例子>
下面，将更具体地说明本技术。
例如，如图31中所示地构成本技术应用于的半导体装置。
图31中所示的半导体装置851具有半导体基板861，半导体基板861具有包括n型阱的区域R101和包括p型阱的区域R102。
例如，半导体装置851具有包括多个单元的非易失性存储元件。在该例子中，半导体基板861设置有构成非易失性存储元件的2个单元：单元862；和单元863。应注意尽管这里将说明其中设置2个单元：单元862；和单元863的例子，不过也可设置3个或更多个单元。
另外，控制线864和控制线865连接到单元862，并且控制线866和控制线867连接到单元863。
单元862和单元863都是包括作为易失性存储元件的易失性逻辑电路、连接到易失性逻辑电路的存储节点的选择晶体管，以及通过选择晶体管连接到存储节点的非易失性元件的非易失性电路。
单元862包括包含作为易失性逻辑电路的DFF的FF电路871，以及NVPG部分872。这里，FF电路871是跨越区域R101和区域R102地形成的，并且NVPG部分872是在区域R102中形成的。
NVPG部分872具有包括nMOS晶体管的选择晶体管，以及作为通过该选择晶体管连接到FF电路871内的存储节点的非易失性元件的MTJ。控制线864连接到该MTJ。另外，控制线865连接到设置在NVPG部分872中的选择晶体管的栅电极。
另一方面，单元863包括包含作为易失性逻辑电路的DFF的FF电路873，以及NVPG部分874。这里，FF电路873是跨越区域R101和区域R102地形成的，并且NVPG部分874是在区域R101中形成的。
NVPG部分874具有包括pMOS晶体管的选择晶体管，以及作为通过该选择晶体管连接到FF电路873内的存储节点的非易失性元件的MTJ。控制线866连接到该MTJ。另外，控制线867连接到设置在NVPG部分874中的选择晶体管的栅电极。
这样，在半导体装置851中，彼此邻近地交替布置设置有具有包括nMOS晶体管的选择晶体管的NVPG部分872的单元862，和设置有具有包括pMOS晶体管的选择晶体管的NVPG部分874的单元863。
结果，可以有效地使用在各个单元中产生的空闲部分的区域。换句话说，能够防止产生空闲空间，并且能够精细地构成电路。结果，能够减小半导体装置851的电路面积。即，能够获得更加紧凑的半导体装置851。
在该例子中，图中的构成单元862的NVPG部分872的上部部分对应于图30的由箭头A41所示的部分。不过，在半导体装置851中，由于构成单元863的NVPG部分874被布置在与图30的由箭头A41所示的部分对应的区域中，因此没有产生空闲区域。
这样，按照具有不同种类的选择晶体管的NVPG部分872和NVPG部分874被交替布置在p型阱区和n型阱区中的方式，彼此邻近地布置单元862和单元863。结果，能够使半导体装置851小型化。
<单元的构成的例子>
随后，将说明单元862和单元863的更详细构成的例子以及操作。
更具体地，单元862例如是如图32中所示构成的。应注意在图32中，与图31的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图32中所示的单元862中，FF电路871包括D锁存电路901和D锁存电路902。
D锁存电路901包括传输门(pass gate)911、传输门912、反相器913和反相器914。在该例子中，双稳态电路包括通过传输门912环状地相互连接的反相器913和反相器914。
传输门911连接到存储节点915。当提供给传输门911的时钟信号CLK被设定成低电平时，传输门911变成导通状态。即，传输门911被接通。
传输门912连接在存储节点915和反相器914之间。当提供给传输门912的时钟信号CLK被设定成高电平时，传输门912变成导通状态。即，传输门912被接通。
另外，反相器913的输入端子连接到存储节点915，并且反相器913的输出端子连接到存储节点916和反相器914的输入端子。另外，反相器914的输入端子连接到存储节点916，并且反相器914的输出端子连接到传输门912。
此外，具有与D锁存电路901相同的构成的D锁存电路902连接到存储节点916。
即，D锁存电路902包括传输门921、传输门922、反相器923和反相器924。在D锁存电路902中，双稳态电路包括反相器923和反相器924。
另外，D锁存电路902具有分别与存储节点915和存储节点916对应的存储节点925和存储节点926。
应注意，由于传输门921～反相器924分别对应于传输门911～反相器914，并且它们的连接关系彼此类似，因此这里省略其说明。
然而，在D锁存电路902中，当提供给传输门921的时钟信号CLK被设定成高电平时，传输门921变成导通状态。当提供给传输门922的时钟信号CLK被设定成低电平时，传输门922变成导通状态。另外，在这个例子中，D锁存电路902的传输门921连接到存储节点916。
此外，NVPG部分872具有均为nMOS晶体管的选择晶体管931和选择晶体管932，以及MTJ 933和MTJ 934。
MTJ 933的自由层连接到控制线864，并且MTJ 933的钉扎层通过选择晶体管931连接到存储节点925。
另外，MTJ 934的自由层连接到控制线864，并且MTJ 934的钉扎层通过选择晶体管932连接到存储节点926。
此外，控制信号ST通过控制线865被提供给选择晶体管931和选择晶体管932的栅电极。当控制信号ST被设定成高电平时，选择晶体管931和选择晶体管932变成导通状态，即，被接通。
下面，将说明按照如上所述的方式构成的单元862的操作。
例如，当时钟信号CLK被设定成低电平时，传输门911被接通而传输门912被断开(变成非导通状态)。于是，作为输入到传输门911的信息的“1”或“0”被保持(写入)存储节点915中。换句话说，响应于传输门911的输入侧的电平，存储节点915的电平被设定成高电平或低电平。
随后，当时钟信号CLK被设定成高电平时，传输门911被断开而传输门912被接通。结果，输入的信息被保持在包括反相器913和反相器914的双稳态电路中。
另外，当时钟信号CLK被设定成高电平时，传输门921也被接通。于是，保持在包括反相器913和反相器914的双稳态电路中的信息也被提供给包括反相器923和反相器924的双稳态电路。
随后，当时钟信号CLK被设定成低电平时，传输门912被断开而传输门922被接通。于是，从包括反相器913和反相器914的双稳态电路供给的信息被保持在包括反相器923和反相器924的双稳态电路中。即，输入D锁存电路901的信息也被保持在D锁存电路902中。换句话说，信息被保持在D锁存电路902的存储节点925和存储节点926中。
顺便提及，更具体地，输入D锁存电路901的信息被反转，从而保持在D锁存电路902中。不过，输入D锁存电路901的信息从D锁存电路902被原样输出给下一级。
随后，将说明按照这种方式保持在存储节点925和存储节点926中的信息的存储和恢复。
首先，将说明当存储节点925处于高电平而存储节点926处于低电平时，即，当“1”作为信息被保持在存储节点925中而“0”作为信息被保持在存储节点926中时进行的存储操作。
这种情况下，控制信号ST被设定成高电平，以接通选择晶体管931和选择晶体管932，并且时钟信号CLK被设定成低电平，以接通传输门922。另外，向控制线864施加低电平的电压。即，控制线864被设定成“0”。
随后，由于存储节点925处于高电平，因此使电流从选择晶体管931经MTJ 933流向控制线864，以使得MTJ 933变成高电阻状态。结果，信息“1”被存储在MTJ 933中。此时，由于存储节点926处于低电平，因此不会使电流流经MTJ 934。
之后，当控制线864被设定成高电平，即，施加于控制线864的电压从低电平被改变为高电平时，使电流从控制线864通过MTJ 934流向选择晶体管932，以使得MTJ 934变成低电阻状态。结果，信息“0”被存储在MTJ 934中。此时，由于存储节点925处于高电平，因此不会使电流流经MTJ 933。
根据上述操作，保持在存储节点925和存储节点926中的信息被存储在MTJ 933和MTJ 934中。
应注意，尽管说明了其中在控制线864被设定成低电平之后电平被变改变为高电平的例子，不过改变施加于控制线864的电压的次序可被颠倒。即，在控制线864可被设定成高电平之后，电平可被改变为低电平。另外，由于在存储节点925处于低电平而存储节点926处于高电平的状态下的存储操作与上述情况的存储操作类似，因此这里省略其说明。
下面，将说明恢复操作，即，FF电路871的逻辑回归。
例如假定信息“1”存储在MTJ 933中，而信息“0”存储在MTJ 934中。
这种情况下，在时钟信号CLK被设定成低电平以接通传输门922的状态下，控制信号ST被设定成高电平以接通选择晶体管931和选择晶体管932。另外，向控制线864施加低电平的电压。换句话说，控制线864被设定成地电平，即，设定成“0”。
在这样的状态下，当电源电压VDD从低电平改变为高电平时，由于存储节点925和存储节点926被设定成低电平，因此使电流从反相器924流向存储节点925，还使电流从反相器923流向存储节点926。
由于在这种状态下，MTJ 933处于高电阻状态，因此，从存储节点925流向控制线864的电流较小。另一方面，由于MTJ 934处于低电阻状态，因此从存储节点926流向控制线864的电流较大。另外，在归因于流经MTJ 933的电流与流经MTJ 934的电流之差，即，电阻之差，存储节点925的电压大于存储节点926的电压的状态下，这些存储节点的电压升高。
随后，来自反相器923的输出从高电平被反转到低电平。结果，存储节点925变成高电平状态，而存储节点926变成低电平状态。即，信息“1”被保持在存储节点925中，而信息“0”被保持在存储节点926中，从而完成信息的恢复。
顺便提及，由于在信息“0”被存储在MTJ 933中而信息“1”被存储在MTJ 934中的状态下的恢复操作与上述情况的恢复操作类似，因此这里省略其说明。
下面，将说明单元863的更详细构成和操作。
更具体地，例如，单元863是如图33中所示构成的。应注意在图33中，与图31的情况中的各个部分对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图33中所示的单元863中，FF电路873包括D锁存电路961和D锁存电路962。
D锁存电路961包括传输门971、传输门972、反相器973和反相器974。顺便提及，由于传输门971～反相器974分别对应于图32中所示的传输门911～反相器914，并且图33中所示的这些元件的连接关系和操作与图32中所示的类似，因此这里省略其说明。
另外，在D锁存电路961中，传输门971、传输门972和反相器973连接到存储节点975。反相器973和反相器974连接到存储节点976。
此外，具有与D锁存电路961相同的构成的D锁存电路962连接到存储节点976。
即，D锁存电路962包括传输门981、传输门982、反相器983和反相器984。另外，D锁存电路962具有存储节点985和存储节点986。
顺便提及，由于传输门981～存储节点986分别对应于图32中所示的传输门921～存储节点926，并且图33中所示的这些元件的连接关系和操作与图32中所示的类似，因此这里省略其说明。
然而，在D锁存电路962中，构成反相器983的nMOS晶体管和构成反相器984的nMOS晶体管都通过用于起电源开关作用的nMOS晶体管(未图示)接地。随后，所述电源开关被断开，以使得反相器983和反相器984与地面电气断开，从而实现PG。应注意这也适用于反相器973和反相器974。
此外，NVPG部分874具有都是pMOS晶体管的选择晶体管991和选择晶体管992，以及MTJ 993和MTJ 994。
MTJ 993的钉扎层连接到控制线866，并且MTJ 993的自由层通过选择晶体管991连接到存储节点985。另外，MTJ 994的钉扎层连接到控制线866，并且MTJ 994的自由层通过选择晶体管992连接到存储节点986。
这样，MTJ与控制线866之间的连接关系与图32中所示情况下的连接关系不同。因此，在恢复的时候，可以防止信息被反转。
此外，控制信号ST'通过控制线867被提供给选择晶体管991和选择晶体管992的栅电极。当控制信号ST'被设定成低电平时，选择晶体管991和选择晶体管992变成导通状态，即，被接通。
下面，将说明按照如上所述的方式构成的单元863的操作。
应注意，由于在从外部到单元863的信息的写入之时的操作与在上面说明的单元862中的情况下的操作类似，因此这里省略其说明。
首先，将说明存储操作。这种情况下，将说明例如在存储节点985处于高电平而存储节点986处于低电平，即，“1”作为信息被保持在存储节点985中而“0”作为信息被保持在存储节点986中的时候进行的存储操作。
这种情况下，控制信号ST'被设定成低电平以接通选择晶体管991和选择晶体管992，并且时钟信号CLK被设定成低电平以接通传输门982。另外，向控制线866施加低电平的电压。即，控制线866被设定成“0”。
随后，由于存储节点985处于高电平，因此使电流从选择晶体管991经MTJ 993流向控制线866，以使得MTJ 993变成低电阻状态。结果，信息“0”被存储在MTJ 993中。即，保持在存储节点985中的信息被反转，并且反转后的信息被存储在MTJ 993中。此时，由于存储节点986处于低电平，因此不会使电流流经MTJ 994。
之后，当控制线866被设定成高电平，即，施加于控制线866的电压从低电平被切换成高电平时，使电流从控制线866经MTJ 994流向选择晶体管992，以使得MTJ 994变成高电阻状态。结果，信息“1”被存储在MTJ 994中。即，保持在存储节点986中的信息被反转，并且反转后的信息被存储在MTJ 994中。此时，由于存储节点985处于高电平，因此不会使电流流经MTJ 993。
根据上述操作，保持在存储节点985和存储节点986中的信息被反转，并且反转后的信息被存储在MTJ 993和MTJ 994中。
应注意在该例子中，改变施加于控制线866的电压的次序也可被颠倒。另外，由于在存储节点985被设定成低电平而存储节点986被设定成高电平的状态下的存储操作类似于上述情况下的操作，因此，这里省略其说明。
下面，将说明恢复操作，即，FF电路873的逻辑回归。
例如，假定信息“0”被存储在MTJ 933中，信息“1”被存储在MTJ 994中。
这种情况下，在时钟信号CLK被设定成低电平以接通传输门982的状态下，控制信号ST'被设定成低电平以接通选择晶体管991和选择晶体管992。另外，向控制线886施加高电平的电压。即，控制线866被设定成电源电压电平，即，被设定成“1”。
顺便提及，在借助PG的睡眠状态下，即，在使电源保持关闭的状态下，接地的电流路径被切断。于是，存储节点985和存储节点986的电平(电压)上升到接近于电源电压的电平。
当在这种状态下，连接到反相器983和反相器984的电源开关被接通时，地电压被施加于D锁存电路962。于是，使电流从控制线866经MTJ 993流向存储节点985。同样地，使电流从控制线866经MTJ 994流向存储节点986。
由于在该例子中，MTJ 993处于低电阻状态，因此从控制线866流向存储节点985的电流较大。与此相反，由于MTJ 994处于高电阻状态，因此从控制线866流向存储节点986的电流较小。
于是，由于流经MTJ 993的电流与流经MTJ 994的电流之间的差异，即，电阻方面的差异，存储节点986的电压变得小于存储节点985的电压。结果，通过包括反相器983和反相器984的回路实现正反馈。结果，存储节点985变成高电平状态，而存储节点986变成低电平状态。
即，存储在MTJ 993中的信息“0”被反转，通过反转而获得的信息“1”被存储在存储节点985中。此外，存储在MTJ 994中的信息“1”被反转，通过反转而获得的信息“0”被存储在存储节点986中。结果，信息“1”被保持在存储节点985中，信息“0”被保持在存储节点986中，从而完成信息的恢复。
应注意，由于在信息“1”被存储在MTJ 993中而信息“0”被存储在MTJ 994中的状态下的恢复操作也与上述情况类似，因此，这里省略其说明。
<元件的布置的例子>
在如上所述，设置在图31中所示的半导体装置851中的单元862和单元863采用分别在图32和图33中所示的电路构成的情况下，仅需要NVPG部分中的各个元件采用例如图34中所示的布置。应注意在图34中，与图31-图33中的情况任意之一对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图34中所示的例子中，NVPG部分872布置在区域R102中，并且均为nMOS晶体管的选择晶体管931和选择晶体管932，以及连接到相应选择晶体管的MTJ 933和MTJ 934布置在NVPG部分872内。
另一方面，NVPG部分874布置在区域R101中，均为pMOS晶体管的选择晶体管991和选择晶体管992，以及连接到相应选择晶体管的MTJ 993和MTJ 994布置在NVPG部分874内。
如上所述，在单元862和单元863之间，在恢复之时施加于控制线，(即，施加于MTJ)的电压是不同的。于是，需要为单元862和单元863单独地设置控制线。从而，在半导体装置851中，控制线864连接到单元862内的MTJ 933和MTJ 934，而控制线866连接到单元863内的MTJ 993和MTJ 994。
另外，在单元862和单元863之间，施加于相应的选择晶体管的电压是不同的。因此，对于单元862内的选择晶体管931和选择晶体管932，以及单元863内的选择晶体管991和选择晶体管992，单独设置连接到这些选择晶体管的栅电极的控制线。
即，尽管这里未例示，不过，图31中所示的控制线865连接到选择晶体管931和选择晶体管932的栅电极。另外，图31中所示的控制线867连接到选择晶体管991和选择晶体管992的栅电极。
<第三实施例的变形例1>
<MTJ和控制线的背面侧布置>
另外，半导体装置851可被进一步小型化。
由于在例如图30中所示的非易失性存储元件的单元中，MTJ 823和MTJ 824耐热性低，因此需要在最上层附近形成MTJ 823和MTJ 824。这种情况下，如上例如参考图7所述，在用于把MTJ向上引到上层的通孔和配线的区域中，即，在叠孔的区域中，不能布置其他配线。另外，在控制线825的一部分中，也不能布置其他配线。结果，非易失性存储元件的电路面积变大。
从而，在半导体装置851中，类似于第二实施例的情况，MTJ同样被布置在半导体基板的背面侧，从而使半导体装置851能够进一步小型化。
这种情况下，例如，单元862的NVPG部分872中的各个元件的布置如图35中所示。应注意在图35中，与图34的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图35是当从构成半导体装置851的半导体基板861的主面侧看单元862的NPVG部分872时的视图。在该例子中，在半导体基板861的主面侧，形成选择晶体管931和选择晶体管932。
另外，由于MTJ 933、MTJ 934和控制线864被布置在半导体基板861的背面侧，因此MTJ 933、MTJ 934和控制线864通过虚线描画。
于是，在构成半导体装置851的半导体基板861的主面侧，图中在区域R111中的选择晶体管931和选择晶体管932的这侧的部分中，可以布置任意的配线。结果，可以使半导体装置851小型化。
更具体地，例如，半导体装置851中的选择晶体管931的一部分的截面如图36中所示。应注意在图36中，与图23或图35的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在该例子中，半导体装置851具有半导体基板861。类似于图23中所示的半导体基板335的情况，半导体基板861具有半导体层339、半导体层340和元件隔离层341。另外，在半导体基板861的主面336侧，形成选择晶体管931。
即，在半导体基板861的主面336侧，形成选择晶体管931的栅电极1021。另外，在半导体基板861的半导体层339中，形成成为选择晶体管931的源极区或漏极区的扩散区1022-1和扩散区1022-2。
应注意在下文中，在不需要特别相互区分扩散区1022-1和扩散区1022-2的情况下，扩散区1022-1和扩散区1022-2也将被简单地称为扩散区1022。
另外，在层间绝缘层333中，形成连接到选择晶体管931的扩散区1022-2的触点1023。设置在配线层M1中的配线1024连接到触点1023的在与扩散区1022-2侧相反一侧的端部。
此外，在配线1024中设置贯通层间绝缘层333、层间绝缘层334和半导体基板861、从而使半导体基板861的主面336侧和背面337侧相互电气连接的触点1025。触点1025是在半导体基板861的一部分中被元件隔离层341围绕(覆盖)地形成的。即，在半导体基板861的一部分中，触点1025贯通元件隔离层341部分。
另外，配线1026连接到设置在半导体基板861的背面337侧的绝缘层338中的触点1025的端部。配线1027连接到配线1026，并且MTJ 933连接到配线1027的端部。此外，控制线864连接到MTJ 933。
这样，在半导体基板861的主面336侧形成诸如选择晶体管931之类的晶体管和配线，并且在半导体基板861的背面337侧形成MTJ 933和控制线864。结果，在半导体基板861的主面336侧的例如区域R121的一部分中，可以设置任意的配线。结果，可以使半导体装置851小型化。
另外，通过把MTJ 933和控制线864布置在背面337侧，可近似在半导体装置851的制造过程的最终过程中形成MTJ。于是，在形成多层互连的过程中向MTJ的温度的增加可被降低，结果，可以防止导致MTJ的特性恶化。结果，也能够提高半导体装置851的成品率。
应注意尽管这里说明了MTJ 933和MTJ 934，以及控制线864被布置在背面337侧，不过这种情况下，MTJ 993、MTJ 994和控制线866也被布置在半导体基板861的背面337侧。于是，例如，类似于MTJ 933中的情况，MTJ 993和MTJ 994通过类似于触点1025的触点，连接到选择晶体管991和选择晶体管992。
于是，当从主面336侧和背面337侧看构成半导体装置851的半导体基板861时的各个元件的布置(布局)例如如图37中所示。应注意在图37中，与图34或图36的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
如图37中的箭头A51所示，FF电路871，以及构成NVPG部分872的选择晶体管931和选择晶体管932被布置在构成半导体装置851的半导体基板861的主面336侧。
另外，FF电路873，以及构成NVPG部分874的选择晶体管991和选择晶体管992被布置在半导体基板861的主面336侧。此外，尽管未图示，不过，例如图31中所示的控制线865和控制线867也被布置在半导体基板861的主面336侧。
另一方面，如箭头A52所示，MTJ 933、MTJ 934、控制线864、MTJ 993、MTJ 994和控制线866被布置在构成半导体装置851的半导体基板861的背面337侧。
<第四实施例>
<半导体装置的构成的例子>
顺便提及，在为了实现NVPG，把MTJ作为非易失性元件通过晶体管连接到易失性逻辑电路的情况下，由于加工分散，在一些情况下，在MTJ中发生由写入特性和读取特性的分散引起的特性不良，或者由灰尘、损伤等引起的特性不良。
因此，重要的是采用在MTJ中发生特性不良的情况下，能够用另外的MTJ替换连接到易失性逻辑电路并且其中发生特性不良的MTJ的电路构成。
对于这样的构成，假定例如如图38中所示，MTJ 1053和MTJ 1054通过选择晶体管1052连接到FF电路1051，MTJ 1056和MTJ 1057通过选择晶体管1055连接到FF电路1051。另外，假定控制线1058连接到MTJ 1053和MTJ 1056，控制线1059连接到MTJ 1054和MTJ 1057。
这里，MTJ 1054是MTJ 1053的用于冗余救济的MTJ，并且MTJ 1057是MTJ 1056的用于冗余救济的MTJ。
如果采用这类电路构成，那么，即使在例如在MTJ 1053中发生特性不良的情况下，通过利用MTJ 1054代替MTJ 1053，也能够进行正常的操作。
然而，在采用这类构成的情况下，不仅在其中设置MTJ 1053和MTJ 1056，以及控制线1058的区域R131中，而且在其中设置MTJ 1054和MTJ 1057，以及控制线1059的区域R132中，都不能设置其他配线。
即，例如如上参考图7所述，为了把MTJ向上引到上层，需要形成通孔和配线，即，叠孔。这种情况下，在叠孔的区域中不能布置其他配线，并且在连接到MTJ的控制线的部分中也不能布置其他配线。结果，电路面积变大。此外，在这个例子中，由于还形成用于冗余救济的MTJ，因此由于这些MTJ和控制线本身的形成，电路面积变大。
从而，在本技术中，通过把MTJ布置在半导体基板的背面侧，能够获得更紧凑的半导体装置。
图39表示本技术适用于的半导体装置的构成的例子。应注意在图39中，与图35的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图39中所示的例子中，半导体装置1081具有FF电路871、选择晶体管931、选择晶体管932、MTJ 933、MTJ 934、MTJ 1091、MTJ 1092、控制线864和控制线1093。
MTJ 933和MTJ 1091通过选择晶体管931连接到FF电路871。这里，MTJ 1091是MTJ933的用于冗余救济的MTJ。于是，通过仅仅使用MTJ 933和MTJ 1091之一，进行相对于构成FF电路871的存储节点925的存储和恢复。
另外，MTJ 934和MTJ 1092通过选择晶体管932连接到FF电路871。这里，MTJ 1092是MTJ 934的用于冗余救济的MTJ。于是，通过仅仅使用MTJ 934和MTJ 1092之一，进行相对于构成FF电路871的存储节点926的存储和恢复。
此外，用于控制MTJ 933和MTJ 934的控制线864连接到MTJ 933和MTJ 934。用于控制MTJ 1091和MTJ 1092的控制线1093连接到MTJ 1091和MTJ 1092。
在半导体装置1081中，FF电路871、选择晶体管931和选择晶体管932设置在构成半导体装置1081的半导体基板的主面侧。
另一方面，在半导体装置1081中，MTJ 933、MTJ 934、控制线864、MTJ 1091、MTJ1092和控制线1093设置在构成半导体装置1081的半导体基板的背面侧。因此，在图39中，MTJ 933、MTJ 934、控制线864、MTJ 1092、MTJ 1092和控制线1093是通过虚线描画的。
于是，在构成半导体装置1081的半导体基板的主面侧，图中在区域R141中的这侧的部分中，可以布置任意的配线。结果，可以使半导体装置1081小型化。
更具体地，例如，半导体装置1081的选择晶体管931附近的构成与图26中所示的构成相同。
即，半导体装置1081具有半导体基板861。例如，如图40的箭头A61所示，FF电路871、选择晶体管931和选择晶体管932被布置在半导体基板861的主面336侧。于是，在区域R141中的除选择晶体管931和选择晶体管932以外的部分的区域中，可以自由地设置任意的配线。
应注意在图40中，与图37或图39的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
另外，如箭头A62所示，MTJ 933、MTJ 934、控制线864、MTJ 1091、MTJ 1092和控制线1093被布置在构成半导体装置1081的半导体基板861的背面337侧。
由于在半导体基板861的背面337侧，除了MTJ和控制线之外，未特别布置配线等，因此可以自由地布置用于冗余救济的MTJ 1091和MTJ 1092、控制线1093等。
于是，例如，作为MTJ 933的用于冗余救济的MTJ，不仅MTJ 1091，而且包括MTJ1091的多个MTJ可连接到选择晶体管931，并且这些MTJ也可被布置在半导体基板861的背面337侧。同样地，作为MTJ 934的用于冗余救济的MTJ，包括MTJ 1092的多个MTJ可连接到选择晶体管932，并且这些MTJ可被布置在半导体基板861的背面337侧。
即使在这种情况下，由于在半导体基板861的背面337侧确保足够的区域，因此防止半导体装置1081的电路变大。
<第四实施例的变形例1>
<半导体装置的构成的例子>
另外，类似于半导体装置851的情况，在图39中所示的半导体装置1081中，不仅可设置FF电路871，而且可设置FF电路873、选择晶体管991、选择晶体管992、MTJ 993和MTJ994。此外，还可设置MTJ 993和MTJ 994的用于冗余救济的MTJ。
这种情况下，在半导体装置1081的半导体基板861的主面336侧的各个元件的布置变得例如与图37中所示的布置相同。
另外，在半导体装置1081的半导体基板861的背面337侧的MTJ等的布置例如如图41中所示。应注意在图41中，与图37或图40的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
在图41中所示的例子中，除了图40中所示的MTJ 933、MTJ 934、控制线864、MTJ1091、MTJ 1092和控制线1093之外，还布置了MTJ 993、MTJ 994、控制线866、MTJ 1121、MTJ1122和控制线1123。
这里，MTJ 1121和MTJ 1122是用于冗余救济的MTJ。MTJ 1121通过选择晶体管991连接到FF电路873的存储节点985，MTJ 1122通过选择晶体管992连接到FF电路873的存储节点986。另外，用于控制MTJ 1121和MTJ 1122的控制线1123连接到MTJ 1121和MTJ 1122。
在这个例子中，图中在半导体基板861的背面337中的左侧，同样未布置任何东西，从而在该区域中还可布置用于冗余救济的MTJ等。
<第五实施例>
<虚设用MTJ的布置>
另外，类似于参照图20说明的例子，即使在第三实施例的变形例1中说明的半导体装置851中或者即使在第四实施例中说明的半导体装置1081中，也可在半导体基板861的背面337侧布置多个虚设用MTJ。
例如，在半导体装置851中布置虚设用MTJ的情况下，如图42中所示，在半导体装置851的区域R101和区域R102内的半导体基板861中的绝缘层338的表面上，在水平方向和垂直方向上规则地布置多个MTJ。应注意在图42中，与图37的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
图42是当从垂直于半导体基板861的方向看绝缘层338的表面时的视图。在图42中所示的例子中，在图中的纵向方向和横向方向上，规则地布置为半导体装置851的操作所必需的MTJ 933、MTJ 934、MTJ 993和MTJ 994，以及不为半导体装置851的操作所必需的虚设用MTJ 1151-1～MTJ 1151-28。
应注意在下文中，在不需要特别相互区分MTJ 1151-1～MTJ 1151-28的情况下，MTJ 1151-1～MTJ 1151-28也将被简单地称为MTJ 1151。
这样，不仅实际必需的MTJ 933、MTJ 934、MTJ 993和MTJ 994，而且MTJ 1151形成于同一层上，从而与局部布置MTJ的情况相比，在形成MTJ之时能够进一步降低加工分散。结果，能够增强MTJ的特性。
此时，例如如图43中所示，控制线1181-1和控制线1181-2任意之一连接到MTJ1151中的一些，各个MTJ 1151连接到选择晶体管931、选择晶体管932、选择晶体管991、选择晶体管992等。结果，这些MTJ 1151也可用作用于冗余救济的MTJ。应注意在图43中，与图42的情况对应的各个部分被赋予相同的附图标记，这里适当省略其说明。
这种情况下，类似于图21中所示的例子，在必要时，可设置与图1中所示的选择电路27类似的电路，从而使任意的MTJ 1151可被设定为用于冗余救济的MTJ。
至此说明的本技术可适用于所有各种电子设备，比如诸如数字静态相机或摄像机之类的图像拾取设备，以及移动终端设备。
另外，本技术的实施例决不局限于上述实施例，并且可以在不脱离本技术的主题的情况下作出各种改变。
此外，本技术也可采用以下构成。
(1)一种半导体装置，包括：
易失性逻辑电路；
通过相同的连接门连接到所述易失性逻辑电路的多个非易失性元件；以及
分别连接到相应的非易失性元件的多个控制线。
(2)按照(1)所述的半导体装置，其中所述多个非易失性元件通过所述连接门连接到易失性逻辑电路内的每个存储节点。
(3)按照(1)或(2)所述的半导体装置，其中所述非易失性元件是铁磁隧道结元件或者电阻可变元件。
(4)按照(1)-(3)任意之一所述的半导体装置，其中所述多个非易失性元件具有相同的尺寸。
(5)按照(1)-(3)任意之一所述的半导体装置，其中所述多个非易失性元件具有彼此不同的尺寸。
(6)按照(1)-(3)任意之一所述的半导体装置，其中所述多个非易失性元件包括具有相同尺寸的非易失性元件和具有彼此不同的尺寸的非易失性元件。
(7)按照(1)-(6)任意之一所述的半导体装置，其中所述多个非易失性元件包括用于冗余救济的非易失性元件。
(8)按照(1)-(7)任意之一所述的半导体装置，其中所述多个非易失性元件设置在彼此不同的层中。
(9)一种半导体装置，包括：
易失性存储元件；以及
非易失性元件，所述非易失性元件设置在与基板中的、设置有所述易失性存储元件的主面侧相反的背面侧，并通过互连基板的主面侧和背面侧的触点，连接到所述易失性存储元件的存储节点。
(10)按照(9)所述的半导体装置，其中用于所述非易失性元件的控制的控制线设置在基板的背面侧。
(11)按照(9)或(10)所述的半导体装置，其中电气互连所述非易失性元件和所述存储节点的选择晶体管设置在基板的主面侧，所述选择晶体管的一个扩散区连接到所述触点，并且选择晶体管的另一个扩散区连接到所述存储节点。
(12)按照(9)-(11)任意之一所述的半导体装置，其中所述非易失性元件是铁磁隧道结元件。
(13)按照(9)-(11)任意之一所述的半导体装置，其中所述非易失性元件是电阻可变存储器。
(14)按照(11)所述的半导体装置，其中按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行，并且栅电极直线地并排布置的方式，设置所述多个晶体管和所述选择晶体管，
作为选择晶体管的两个选择晶体管与设置有所述多个晶体管的区域相邻地被布置在彼此相对的对角位置。
(15)按照(11)所述的半导体装置，其中按照构成所述易失性存储元件的多个晶体管的栅电极彼此平行的方式，在预定区域中布置所述多个晶体管，
所述选择晶体管和所述非易失性元件被布置在与所述预定区域相邻的区域中，并且按照所述选择晶体管的栅电极与所述晶体管的栅电极平行的方式，布置所述选择晶体管。
(16)按照(11)所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，并且所述选择晶体管被布置在所述p型阱区中的布置所述晶体管的区域的两端位置，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述晶体管和所述选择晶体管。
(17)按照(11)所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，
选择晶体管被布置在相对于其中布置构成所述易失性存储元件的所述多个晶体管的区域，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上相邻的区域中，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述晶体管和所述选择晶体管。
(18)按照(11)所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，所述选择晶体管被布置在所述n型阱区中的布置了所述晶体管的区域的两端位置，
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和选择晶体管。
(19)按照(10)所述的半导体装置，其中在所述基板的所述主面侧设置用于电气互连所述非易失性元件和所述控制线的选择晶体管，所述非易失性元件的一端连接到所述触点，并且所述非易失性元件的另一端连接到所述选择晶体管。
(20)按照(19)所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，并且所述选择晶体管被布置在所述n型阱区中的布置了所述晶体管的区域的两端位置，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和选择晶体管。
(21)按照(9)-(17)任意之一所述的半导体装置，其中在所述基板的所述背面侧设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
(22)按照(18)所述的半导体装置，其中所述多个非易失性元件中的一些是用于冗余救济的非易失性元件。
(23)一种半导体装置，包括：
易失性存储元件；
连接到所述易失性存储元件的存储节点的选择晶体管；以及
通过所述选择晶体管连接到所述存储节点的非易失性元件，
其中按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行并且栅电极直线地并排布置的方式，设置所述多个晶体管和所述选择晶体管，以及
作为选择晶体管的两个选择晶体管与设置有所述多个晶体管的区域相邻地被布置在彼此相对的对角位置。
(24)一种半导体装置，包括：
第一非易失性电路，第一非易失性电路具有易失性存储元件，连接到所述易失性存储元件的存储节点的第一选择晶体管、以及通过所述第一选择晶体管连接到所述存储节点的非易失性元件，以及
第二非易失性电路，第二非易失性电路具有所述易失性存储元件、种类不同于第一选择晶体管且连接到所述易失性存储元件的所述存储节点的第二选择晶体管、以及通过所述第二选择晶体管连接到所述存储节点的所述非易失性元件。
(25)按照(24)所述的半导体装置，其中第一非易失性电路和第二非易失性电路是彼此相邻地设置的。
(26)按照(24)或(25)所述的半导体装置，其中第一选择晶体管是nMOS晶体管，并且第二选择晶体管是pMOS晶体管。
(27)按照(24)-(26)任意之一所述的半导体装置，其中第一选择晶体管和第二选择晶体管连接到彼此不同的控制线。
(28)按照(26)所述的半导体装置，其中第一控制线连接到设置在第一非易失性电路中的所述非易失性元件，并且不同于第一控制线的第二控制线连接到设置在第二非易失性电路中的所述非易失性元件。
(29)按照(28)所述的半导体装置，其中在保持在所述存储节点中的信息的存储之时，按次序向第一控制线和第二控制线施加高电平电压和低电平电压，以及
在所述信息的恢复之时，向第一控制线施加低电平电压，并且向第二控制线施加高电平电压。
(30)按照(28)或(29)所述的半导体装置，其中所述易失性存储元件、第一选择晶体管和第二选择晶体管被设置在基板中的主面侧，并且非易失性元件、第一控制线和第二控制线被设置在基板的与主面侧相反的背面侧，
第一选择晶体管与第二选择晶体管，以及第一非易失性电路的非易失性元件与第二非易失性电路的非易失性元件通过互连基板的主面侧和背面侧的触点相互连接。
(31)按照(30)所述的半导体装置，其中在基板的背面侧设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
(32)按照(31)所述的半导体装置，其中所述多个非易失性元件中的一些是用于冗余救济的非易失性元件。
附图标记列表
11 半导体装置
21 易失性逻辑电路
22 晶体管
23-1,23-2,23 MTJ
24-1,24-2,24 MTJ
25 晶体管
27 选择电路
211 半导体装置
221 易失性逻辑电路
222 连接门
223 非易失性元件
255 选择晶体管
256 MTJ
257 选择晶体管
258 MTJ
306 触点
335 半导体基板
644 触点
645 配线
671 触点
851 半导体装置
862 单元
863 单元
871 FF电路
872 NVPG部分
873 FF电路
874 NVPG部分

Claims (26)

1.一种半导体装置，包括：
易失性逻辑电路；
通过相同的连接门连接到所述易失性逻辑电路的多个非易失性元件；以及
分别连接到相应的非易失性元件的多条控制线，
其中所述多个非易失性元件包括用于冗余救济的非易失性元件和正常使用的非易失性元件，并且其中至少一个用于冗余救济的非易失性元件以及正常使用的非易失性元件彼此尺寸不同。
2.按照权利要求1所述的半导体装置，其中所述多个非易失性元件通过所述连接门连接到所述易失性逻辑电路内的每个存储节点。
3.按照权利要求1所述的半导体装置，其中所述非易失性元件是铁磁隧道结元件或者电阻可变元件。
4.按照权利要求1所述的半导体装置，其中所述多个非易失性元件设置在彼此不同的层中。
5.一种半导体装置，包括：
易失性存储元件；以及
多个非易失性元件，所述多个非易失性元件设置在与基板中设置有所述易失性存储元件的主面侧相反的背面侧，并各自通过互连基板的主面侧和背面侧的触点连接到所述易失性存储元件的存储节点；
其中所述多个非易失性元件包括用于冗余救济的非易失性元件和正常使用的非易失性元件，并且其中至少一个用于冗余救济的非易失性元件以及正常使用的非易失性元件彼此尺寸不同。
6.按照权利要求5所述的半导体装置，其中用于控制所述非易失性元件的控制线设置在基板的背面侧。
7.按照权利要求5所述的半导体装置，其中电气互连非易失性元件和所述存储节点的选择晶体管设置在基板的主面侧，所述选择晶体管的一个扩散区连接到所述触点，并且所述选择晶体管的另一个扩散区连接到所述存储节点。
8.按照权利要求5所述的半导体装置，其中所述非易失性元件是铁磁隧道结元件。
9.按照权利要求5所述的半导体装置，其中所述非易失性元件是电阻可变存储器。
10.按照权利要求7所述的半导体装置，其中按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行，并且栅电极以直线方式并排布置的方式，设置所述多个晶体管和所述选择晶体管，以及
作为所述选择晶体管的两个选择晶体管布置在彼此相对的对角位置，所述两个选择晶体管与设置有所述多个晶体管的区域相邻。
11.按照权利要求7所述的半导体装置，其中按照构成所述易失性存储元件的多个晶体管的栅电极彼此平行的方式，在预定区域中布置所述多个晶体管，以及
所述选择晶体管和非易失性元件被布置在与所述预定区域相邻的区域中，并且按照所述选择晶体管的栅电极与所述多个晶体管的栅电极平行的方式，布置所述选择晶体管。
12.按照权利要求7所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，并且所述选择晶体管被布置在所述p型阱区中的布置所述多个晶体管的区域的两端位置，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述多个晶体管和所述选择晶体管。
13.按照权利要求7所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，
所述选择晶体管被布置在相对于其中布置了构成所述易失性存储元件的所述多个晶体管的区域，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上相邻的区域中，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，布置所述多个晶体管和所述选择晶体管。
14.按照权利要求7所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，并且所述选择晶体管被布置在所述n型阱区中的布置了所述多个晶体管的区域的两端位置，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和选择晶体管。
15.按照权利要求6所述的半导体装置，其中在所述基板的所述主面侧设置用于电气互连非易失性元件和所述控制线的选择晶体管，非易失性元件的一端连接到所述触点，并且非易失性元件的另一端连接到所述选择晶体管。
16.按照权利要求15所述的半导体装置，其中所述基板具有彼此相邻的p型阱区和n型阱区，
构成所述易失性存储元件的多个晶体管被布置在所述p型阱区和n型阱区中，并且所述选择晶体管被布置在所述n型阱区中的布置了所述多个晶体管的区域的两端位置，以及
按照所述多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行的方式，在与并排布置p型阱区和n型阱区的方向近似垂直的方向上，并排布置所述多个晶体管和所述选择晶体管。
17.按照权利要求5所述的半导体装置，其中在所述基板的所述背面侧设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
18.一种半导体装置，包括：
易失性存储元件；
连接到所述易失性存储元件的存储节点的选择晶体管；以及
多个通过所述选择晶体管连接到所述存储节点的非易失性元件，
其中按照构成所述易失性存储元件的多个晶体管的栅电极和所述选择晶体管的栅电极彼此平行并且栅电极以直线方式并排布置的方式，设置所述多个晶体管和所述选择晶体管，以及
作为所述选择晶体管的两个选择晶体管布置在彼此相对的对角位置，所述两个选择晶体管与设置有所述多个晶体管的区域相邻；
其中多个所述非易失性元件包括用于冗余救济的非易失性元件和正常使用的非易失性元件，并且其中至少一个用于冗余救济的非易失性元件以及正常使用的非易失性元件彼此尺寸不同。
19.一种半导体装置，包括：
第一非易失性电路，所述第一非易失性电路具有易失性存储元件、连接到所述易失性存储元件的存储节点的第一选择晶体管、以及通过所述第一选择晶体管连接到所述存储节点的非易失性元件，以及
第二非易失性电路，所述第二非易失性电路具有所述易失性存储元件、种类不同于所述第一选择晶体管且连接到所述易失性存储元件的所述存储节点的第二选择晶体管、以及通过所述第二选择晶体管连接到所述存储节点的非易失性元件；
其中所述非易失性元件包括用于冗余救济的非易失性元件和正常使用的非易失性元件，并且其中至少一个用于冗余救济的非易失性元件以及正常使用的非易失性元件彼此尺寸不同。
20.按照权利要求19所述的半导体装置，其中所述第一非易失性电路和所述第二非易失性电路是彼此相邻地设置的。
21.按照权利要求19所述的半导体装置，其中所述第一选择晶体管是nMOS晶体管，并且所述第二选择晶体管是pMOS晶体管。
22.按照权利要求19所述的半导体装置，其中所述第一选择晶体管和所述第二选择晶体管连接到彼此不同的控制线。
23.按照权利要求21所述的半导体装置，其中第一控制线连接到设置在所述第一非易失性电路中的非易失性元件，并且不同于所述第一控制线的第二控制线连接到设置在所述第二非易失性电路中的非易失性元件。
24.按照权利要求23所述的半导体装置，其中在保持在所述存储节点中的信息的存储之时，按次序向所述第一控制线和所述第二控制线施加高电平电压和低电平电压，以及
在所述信息的恢复之时，向所述第一控制线施加低电平电压，并且向所述第二控制线施加高电平电压。
25.按照权利要求23所述的半导体装置，其中所述易失性存储元件、所述第一选择晶体管和所述第二选择晶体管被设置在基板中的主面侧，并且所述非易失性元件、所述第一控制线和所述第二控制线被设置在所述基板的与主面侧相反的背面侧，以及
所述第一选择晶体管与所述第二选择晶体管，以及所述第一非易失性电路的非易失性元件与所述第二非易失性电路的非易失性元件通过互连所述基板的主面侧和背面侧的触点相互连接。
26.按照权利要求25所述的半导体装置，其中在所述基板的背面侧设置包括连接到所述存储节点的所述非易失性元件的多个非易失性元件。
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