CN108362990A - 片内高速信号抖动测试电路及方法 - Google Patents

Abstract

片内高速信号抖动测试电路和方法，涉及集成电路测试技术。本发明的方法包括下述步骤：A、延迟线依据输入差分信号产生两个延迟时钟信号，并记录；B、依据输入差分信号生成一个较高阈值电压Vu和一个较低阈值电压Vd；C、对差分信号进行采样，并将采样所得的信号电平与两个阈值电压进行比较；D、以步骤A参数的延迟时钟信号作为D触发器的时钟，通过D触发器对比较结果进行采样；E、若步骤D采样成功则进入步骤F，若失败则增加两个延迟时钟信号之间的时延，返回步骤B；F、记录延迟线的输出。本发明无需引入新的时钟变量，大大简化了测试的复杂度。

Description

片内高速信号抖动测试电路及方法

技术领域

本发明涉及集成电路测试技术。

背景技术

传统测试方法中使用外部示波器对信号抖动进行测试。但是，由于示波器成本高昂，同时示波器的探头和探针接入电路会引入一些多余的负载。设计者们一直致力于设计，低成本的片上监视器。在测试设计方面提出了诸如片上眼开监视器与内建自测试等新颖的方法。

发明内容

本发明所要解决的技术问题是，提供一种具有较低资源消耗的片内高速信号抖动的测试电路及方法。

本发明解决所述技术问题采用的技术方案是，片内高速信号抖动测试电路，包括下述部分：

差分信号输入端，用于接收差分信号的输入；

采样保持电路，用于对差分信号采样，生成采样信号，记录为Vp和Vm；

阈值电压设置电路，基于差分信号生成抖动阈值电压，分别为较高阈值电压Vu和较低阈值电压Vd；

第一比较器，两个输入端分别接采样信号Vp和抖动阈值电压Vu，输出端接第一D触发器的D端；

第二比较器，两个输入端分别接采样信号Vm和抖动阈值电压Vd，输出端接第二D触发器的D端；

第一D触发器的Q端和第二D触发器的Q端分别接异或门的两个输入端，异或门的输出接RS锁存器，

控制电路，用于依据RS锁存器的内容对延迟线发出控制信号，以控制延迟线的两个输出时钟之间的延迟，控制电路还连接结果存储器；

时钟数据恢复电路，其输入端接差分信号输入端，其输出端接延迟线；

延迟线，具有两个时钟输出端，分别连接到第一D触发器的CLK端和第二D触发器的CLK端；延迟线的控制端接控制电路，其时钟数据输出端通过时钟数字转换模块接结果存储器。

本发明还提供一种片内高速信号抖动测试方法，包括下述步骤：

A、延迟线依据输入差分信号产生两个延迟时钟信号，并记录；

B、依据输入差分信号生成一个较高阈值电压Vu和一个较低阈值电压Vd；

C、对差分信号进行采样，并将采样所得的信号电平与两个阈值电压进行比较；

D、以步骤A参数的延迟时钟信号作为D触发器的时钟，通过D触发器对比较结果进行采样；

E、若步骤D采样成功则进入步骤F，若失败则增加两个延迟时钟信号之间的时延，返回步骤B；

F、记录延迟线的输出。

本发明直接利用并串/串并转换器(Serializer/Deserializer简称SERDES)内部的时钟数据恢复(Clock and Data Recovery简称CDR)模块所产生的时钟作参考，生成用于测试动的采样时钟。在不改变阈值电压的情况下，调节采样时钟之间的延迟，测量出信号抖动的剧烈程度。本发明无需引入新的时钟变量，大大简化了测试的复杂度。同时，本发明使用的多为比较简单的数字模拟电路，大大降低了资源的消耗，并且避免了使用外部示波器测量时，由探针和探头所带来不必要的负载变化。

附图说明

图1是本发明的测试方法流程图。

图2是本发明的测试电路的模块图。

图3是采样保持电路的电路图。

图4是阈值电压设置电路的电路图。

图5是监视器方框示意图。

图6是比较采样示意图。

图7是时钟延迟转换电路图。

图8是延时线控制示意图。

图9是延迟单元电路图。

具体实施方式

参见图1--9。

本发明利用并串/串并转换器(Serializer/Deserializer简称SERDES)内部时钟数据恢复(Clock and Data Recovery简称CDR)模块时钟作参考，在图2中的延迟线模块中生成用于测量的两个CLK1，CLK2时钟。电路接收到输入的Vin差分信号之后，在图2的阈值电压设置模块中，产生阈值电压Vu和Vd。通过图2的控制电路模块调整采样时钟CLK1和CLK2之间的延迟，直到找出合适的采样时钟CLK1和CLK2。通过图2中的时钟数字转换(Time DelayConvert简称TDC)模块，将CLK1和CLK2之间延迟的数据存储到图2中的结果存储模块中，作为一次测试结果。重复足够多次上述测试之后，存储图2所示的结果，所记录的所有数据进行比对，分析出抖动的程度。

如图2，测试开始时，电路接收到差分信号Vin输入，并将该差分信号传给图2中的阈值电压设置电路。阈值电压设置电路利用接收到的Vin差分信号，生成较高阈值电压Vu和较低阈值电压Vd，并输出到比较器中。同时在检测到差分信号Vin之后，将差分信号Vin输入到采样保持电路。采样保持电路将Vin差分信号的V+和V-两部分保存，分别记为保持电压Vp和Vm，并将保持之后的电压Vp和Vm输出到比较器中。比较器将保持电压Vp，Vm与阈值电压Vu，Vd进行比较。比较之后的结果，由两个D触发器在采样时钟CLK1和CLK2控制下进行采样，采样结果输出到异或门。异或门对输入的采样结果进行逻辑运算，逻辑运算结果传输到RS锁存器中。RS锁存器所保存的结果将用于控制电路的判断。

控制电路模块，如果接收到RS锁存器模块的输出值为“1”则控制电路判定采样成功。然后，将采样时钟CLK1和CLK2信号在时钟数字转换(Time Delay Convert简称TDC)模块所生成的延迟二进制数据，存入结果存储模块之后进行记录。

如果控制电路模块接收到RS锁存器模块的输出值为“0”则判定采样失败。然后，控制延迟线模块增加采样时钟CLK1和CLK2之间的延迟之后，重新进行采样直到采样成功之后，再将存入图2中结果寄存器的延迟二进制数据进行记录。

TDC电路所输出延迟二进制结果的变化剧烈程度，代表输入信号抖动的剧烈程度，二进制结果变化越大则代表信号的都用月剧烈。从而，通过此测试方法实现对信号抖动剧烈程度的分析与判断。

实施例

一种片内高速信号抖动的测试方法，其流程如图1所示，包括对输入差分信号Vin进行采用保持，并依据差分信号产生阈值电压Vu和Vd。比较器模块比较阈值电压和保持电压，由D触发器对比较结果进行采样。

基于输入差分信号，时钟数据恢复模块(Clock and Data Recovery简称CDR)输出CDR时钟CDR_CLK至延迟线控制电路，产生两个延迟时钟信号CLK1和CLK2作为两个D触发器的时钟。控制电路判断输出结果是否满足要求，若不满足则增加CLK1和CLK2之间的延迟。时钟数字转换(Time Delay Convert简称TDC)电路输出时钟CLK1和CLK2之间的延迟信息，判断结果是否需要记录结果存储单元。

当测试开始时，差分信号输入端接收到差分信号Vin之后，将差分信号Vin输出到采用保持电路中。采用保持电路如图3，Vin差分信号的输入电路，电路将输入差分信号的V+和V-保持不变，并分别从输出端OUT将保持电压V+和V-输出，并记为Vp和Vm。在随后的测试步骤(4)中，比较器模块会将来保持电压Vp和Vm分别同阈值电压Vu和Vd进行比较。在测试的过程中，采样保持电路将输入信号Vin的波形保持不变，直到图1中(12)结束之后，在重新对输出的差分信号Vin进行采样保持。

同时差分信号输出到阈值电压设置电路中，阈值电压设置电路的电路图如图4所示，输入Vin差分信号通过分压电阻R1和R2输出分压之后的电压Vu_1和Vd_1。Vu_1和Vd_1分别通过跟随器之后，产生抖动阈值电压Vu和Vd(注意：由于信号的抖动非常微小，相关的R1/R2的比值设置应适当大一些，从而使得Vu和Vd接近。)，并将抖动阈值电压Vu和Vd输出到比较器中。

本发明的两个阈值电压为基于差分信号产生的两个稳定的电压。

步骤(3)所产生的抖动阈值电压Vu和Vd在差分信号中所构成监视器方框如图5所示。图5中粗线表示差分信号，纵坐标表示电压，横坐标表示时间。阈值电压在纵坐标上的刻度为Vu和Vd，阈值电压Vu和Vd在横坐标中，所对应的时间刻度为CLK_u和CLK_d。由Vu，Vd，CLK_u和CLK_d在差分信号中所构成的监视器方框在图5中用阴影区域表示。

步骤(4)在接收到保持电压Vp，Vm和阈值电压Vu和Vd构成监视器方框之后，步骤(4)中的比较器模块会将对保持电压Vp和Vm与阈值电压Vu和Vd分别进行比较。

步骤(4)的比较过程和(5)的采样过程示意图如图6所示，图6中的粗线表示采样保持信号Vm或Vp，图中为了更好的展示说明，只画出了其中的一条信号线。阈值电压Vu和Vd与采样保持信号Vm或Vp进行比较，并且通过(5)中的D触发器，在采样时钟CLK1和CLK2处对比较结果进行采样。当采样成功时，采样时钟CLK1和CLK2所对应的采样电压为图6中的Vclk1和Vclk2。Vclk1大于阈值电压Vu，Vclk2小于阈值电压Vd。相应的时间值也是CLK1小于CLK_u和CLK2大于CLK_d。从而推断出(1)的输出信号的抖动的范围在CLK1和CLK2时钟的采样时间点之间。(5)中D触发器对(4)的比较数据进行采样之后将采样数据输出到(8)中。(8)中的异或门将CLK1和CLK2的两个采样数据进行逻辑运算，逻辑运算值为“1”时，(8)会控制(11)是否将(10)的时钟数字转换(Time Delay Convert简称TDC)模块输出到(12)的延迟二进制数据记录下来，并用作后续的分析。

步骤(10)所涉及的TDC电路图如图7所示，时钟数字转换(Time Delay Convert简称TDC)模块电路在接收到输入端的CLK1和CLK2两个时钟信号之后，将信号之间的延迟转换为二进制数据，通过A[0]到A[7]的八个输出端，输出到(12)中。最终由(11)接收到(8)所传输的控制信号之后，判断是否需要将(12)中的延迟二进制数据记录下来。

例如，CLK1和CLK2之间的时间延迟为3Δ则最低的三位A[0],A[1],A[2]输出为“1”，其余位输出为“0”。

当步骤(8)中进行逻辑运算之后的结果为“0”时，则表示延迟线所生成的采样时钟CLK1和CLK2选取不合适。这时候，控制电路加大延迟线CLK2时钟的输出延迟，从而增加CLK1和CLK2之间的时间延迟。

延迟线的电路图如图8所示，CLK_CDR从输入端输入到电路中，经过一个延迟单元之后产生CLK_a,再经过一个延迟单元之后产生CLK_b。以此类推CLK_CDR输入信号每经过一个延迟单元后便产生一个相应的输出时钟。

图8中每个延迟单元的电路图如图9所示。时钟信号由于IN端输入电路，经过一定的延迟之后从OUT端口输出。

表1，延迟线电路真值表

表2，延迟线电路真值表

真值表如表1表2所示。选择信号SEL_1[3:0]和SEL_2[3:0]的初始值分别设定为“000”和“001”，CLK1和CLK2时钟分别为CLK_a和CLK_b。在需要增大CLK1和CLK2之间延迟时，控制电路将控制信号SEL_2[3:0]的值变为“010”，CLK2输出变为CLK_c，增大CLK1和CLK2之间的延迟，之后重新进行采样。若采样依然没有成功，则继续增大SEL_2[3:0]的值，从而增大CLK1和CLK2之间的延迟，直到采样成功为止。(注：CLK1和CLK2初始时钟设定时，需要保证CLK1和CLK2之间的延迟最小，然后通过增加CLK2的方法逐渐增大CLK2，达到遍历的效果。)

当采样成功之后，控制电路控制结果存储器将TDC模块输出结果记录下来，之后再开始下一次测试。在进行足够多的测试之后，所有记录下来的延迟二进制数据A[7:0]将作为信号抖动剧烈程度分析的依据。A[7:0]数值变化越大，则表示高速信号的抖动越大，信号质量越差。A[7:0]数值变化越小，则表示高速信号的抖动越小，信号质量越好。

Claims (2)

1.片内高速信号抖动测试电路，其特征在于，包括下述部分：

差分信号输入端，用于接收差分信号的输入；

采样保持电路，用于对差分信号采样，生成采样信号，记录为Vp和Vm；

阈值电压设置电路，基于差分信号生成抖动阈值电压，分别为较高阈值电压Vu和较低阈值电压Vd；

第一比较器，两个输入端分别接采样信号Vp和抖动阈值电压Vu，输出端接第一D触发器的D端；

第二比较器，两个输入端分别接采样信号Vm和抖动阈值电压Vd，输出端接第二D触发器的D端；

第一D触发器的Q端和第二D触发器的Q端分别接异或门的两个输入端，异或门的输出接RS锁存器，

控制电路，用于依据RS锁存器的内容对延迟线发出控制信号，以控制延迟线的两个输出时钟之间的延迟，控制电路还连接结果存储器；

时钟数据恢复电路，其输入端接差分信号输入端，其输出端接延迟线；

延迟线，具有两个时钟输出端，分别连接到第一D触发器的CLK端和第二D触发器的CLK端；延迟线的控制端接控制电路，其时钟数据输出端通过时钟数字转换模块接结果存储器。

2.片内高速信号抖动测试方法，其特征在于，包括下述步骤：

A、延迟线依据输入差分信号产生两个延迟时钟信号，并记录；

B、依据输入差分信号生成一个较高阈值电压Vu和一个较低阈值电压Vd；

C、对差分信号进行采样，并将采样所得的信号电平与两个阈值电压进行比较；

D、以步骤A参数的延迟时钟信号作为D触发器的时钟，通过D触发器对比较结果进行采样；

E、若步骤D采样成功则进入步骤F，若失败则增加两个延迟时钟信号之间的时延，返回步骤B；

F、记录延迟线的输出。