CN105988080A - 建立扫描测试架构的方法和集成电路与电子装置 - Google Patents

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CN105988080A CN201510093374.7A CN201510093374A CN105988080A CN 105988080 A CN105988080 A CN 105988080A CN 201510093374 A CN201510093374 A CN 201510093374A CN 105988080 A CN105988080 A CN 105988080A
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Abstract

本发明提供一种集成电路，包括：测试存取端口，支持压缩扫描测试架构；时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；复数压缩扫描电路，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据该扫描时钟信号之一以及来自该测试存取端口的测试输入而产生第一数据；以及选择器，用以根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为测试输出。通过利用本发明，可降低位移功率消耗以及电流‑电阻位降。

Description

建立扫描测试架构的方法和集成电路与电子装置
技术领域
本发明有关于集成电路(Integrated Circuit，IC)，且尤其有关于具有扫描测试架构的集成电路。
背景技术
随着电路设计越趋复杂，越来越多的电子组件被集成在单一芯片中。随着现代芯片设计复杂度的成长，集成电路的测试设计会越来越重要。因此，需要在芯片的设计流程中有良好的测试设计方法，以早期诊断出复杂的***芯片(System-on-chip，SoC)集成电路在制程上的缺陷。
对复杂的集成电路来说，使用的逻辑单元越多，则执行扫描测试所需要的时间也就越来越长，进而增加了集成电路的测试成本。因此，在集成电路的可测试性电路设计(design for testability，DFT)中可使用压缩扫描测试架构(compressed scan architecture，SCSA)来进行扫描测试，其中压缩扫描测试架构能使用有限的测试输入接脚(pin)/接合垫(pad)与输出接脚/接合垫来大幅增加扫描链(scan chain)数量。增加扫描链数量可以减少扫描链电路的长度，从而可降低测试时间。此外，使用压缩扫描测试架构可对测试数据进行压缩，来减少测试的数据量。因此，亦可降低测试时间，进而降低集成电路的测试成本。
发明内容
本发明提供一种集成电路，包括：测试存取端口，支持压缩扫描测试架构；时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；复数压缩扫描电路，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据该扫描时钟信号之一以及来自该测试存取端口的测试输入而产生第一数据；以及选择器，用以根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为测试输出。
本发明另提供一种电子装置，包括一集成电路，其中该集成电路包括：测试存取端口，支持压缩扫描测试架构；时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；复数压缩扫描电路，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据该扫描时钟信号之一以及来自该测试存取端口的测试输入而产生第一数据；以及选择器，用以根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为一测试输出。
本发明另提供一种集成电路，包括：测试存取端口，支持压缩扫描测试架构；以及复数压缩扫描电路，耦接于该测试存取端口，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据来自该测试存取端口的测试输入以及测试时钟而产生测试输出至该测试存取端口，其中当该扫描致能信号成立时，一次只有一个该测试时钟产生。
本发明另提供一种电子装置，包括一集成电路，其中该集成电路包括：测试存取端口，支持压缩扫描测试架构；以及复数压缩扫描电路，耦接于该测试存取端口，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据来自该测试存取端口的测试输入以及测试时钟而产生测试输出至该测试存取端口，其中当该扫描致能信号成立时，一次只有一个该测试时钟产生。
本发明另提供一种在一集成电路中建立扫描测试架构的方法，该方法包括：对该集成电路进行缓存器传输层级处理，以将该集成电路的复数逻辑单元划分为复数扫描群组；对每一该扫描群组进行可测性设计，以将每一该逻辑单元替换为一扫描单元，并得到压缩扫描电路；根据该扫描群组，修改标准测试接口语言配置文件，以将该集成电路的复数扫描位移周期划分成复数阶段，其中该阶段的数量等于该扫描群组的数量；以及根据该标准测试接口语言配置文件，产生复数测试图样，其中该测试图样用以在每一该阶段中，仅对该压缩扫描电路之一进行扫描测试。
本发明另提供一种在一集成电路中建立扫描测试架构的方法，该方法包括：对该集成电路进行缓存器传输层级处理，以将该集成电路的复数逻辑单元划分为复数扫描群组；对每一该扫描群组进行可测性设计，以将每一该逻辑单元替换为一扫描单元，并得到压缩扫描电路；根据该扫描群组，修改标准测试接口语言配置文件，以得到除了一特定压缩扫描电路之外其他每一该压缩扫描电路的虚拟配置；根据该标准测试接口语言配置文件，产生该压缩扫描电路的复数测试图样；根据该虚拟配置，将该集成电路的复数扫描位移周期划分成复数阶段；以及对该集成电路进行图样处理，以于每一该阶段内安排所对应的该压缩扫描电路的该测试图样，其中该阶段的数量等于该扫描群组的数量，以及每一该虚拟配置对应于每一该阶段。
通过利用本发明，可降低位移功率消耗以及电流-电阻位降。
附图说明
图1是根据本发明一实施例的集成电路的示意图。
图2是图1中集成电路的信号波形图。
图3是根据本发明另一实施例的集成电路的示意图。
图4是图3中集成电路的信号波形图。
图5是根据本发明一实施例的在一集成电路中建立扫描测试架构的方法流程图。
图6是根据本发明另一实施例的在一集成电路中建立扫描测试架构的方法流程图。
图7A是根据本发明一实施例所述进行自动测试图样产生来产生测试图样的示意图。
图7B是根据本发明一实施例所述进行图样处理来安排测试图样的示意图。
具体实施方式
以下为本发明的较佳实施例揭露，然其并非用以限制本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的变更和润饰。因此，本发明的保护范围当视之前的权利要求书所界定为准。
在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及请求项当中所提及的“包含”或“包括”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二装置。
图1是根据本发明一实施例的集成电路100的示意图。集成电路100包括测试存取端口110、时钟控制单元120、选择器130以及压缩扫描电路140A与140B。在此实施例中，测试存取端口110包括第一群组接合垫112、时钟接合垫114、扫描致能接合垫115、阶段选择接合垫116以及第二群组接合垫118。第一群组接合垫112包括复数接合垫，用以将来自测试装置(图中未显示)的测试输入SI提供至压缩扫描电路140A与140B。根据本发明的一实施例，集成电路100可与测试装置整入到一个集成电路中。根据本发明的一实施例，集成电路100可位于任何电子装置中，其中电子装置可如笔记本、移动电话、个人数字助理(Personal Digital Assistant，PDA)、平板计算机等。
时钟接合垫114可提供来自测试装置的测试时钟Scan_ck至时钟控制单元120。扫描致能接合垫115可提供来自测试装置的扫描致能信号Scan_en至时钟控制单元120以及压缩扫描电路140A与140B。阶段选择接合垫116可提供来自测试装置的阶段选择信号Phase_select至时钟控制单元120以及选择器130。第二群组接合垫118包括复数接合垫，用以提供来自选择器130的测试输出SO至测试装置。时钟控制单元120根据来自时钟接合垫114的测试时钟Scan_ck以及来自阶段选择接合垫116的阶段选择信号Phase_select而分别提供扫描时钟信号ck1与ck2至压缩扫描电路140A与140B。压缩扫描电路140A包括解压缩器(decompressor)150A、具有并列式扫描链的待测电路(circuit under test withparallel scan chains)160A以及压缩器(compressor)170A，其中待测电路160A包括并列式扫描链(Parallel Scan Chain，PSC)180A，且每一扫描链180A包括复数扫描单元(scan cell)A1-Am。相似地，压缩扫描电路140B包括解压缩器150B、待测电路160B以及压缩器170B，其中待测电路160B包括并列式扫描链180B，且每一扫描链180B包括复数扫描单元B1-Bn。其中，m与n均为大于1的正整数。m可以等于n，也可不等于n，本发明并不限于此。
当测试装置对集成电路100(待测装置)进行扫描测试时，测试装置会响应于扫描致能信号Scan_en而透过测试存取端口110将测试时钟Scan_ck以及测试输入SI输入至集成电路100的扫描链中。接着，测试装置可透过测试存取端口110得到扫描链的测试输出SO，并根据扫描输出SO来对集成电路100进行侦错。也就是说，根据测试输出SO，测试装置可完成集成电路100的测试操作，例如芯片测试(Chip Probing，CP)或是封装后测试(Final Test，FT)，并判断集成电路100是否正常。在图1中，选择器130可根据阶段选择信号Phase_select而选择性地提供压缩扫描电路140A或140B的输出来作为测试输出SO。在一实施例中，选择器130可以是多工器。本领域技术人员可理解，图1所示实施例中的接合垫、压缩扫描电路以及扫描单元的数量仅用于举例的目的，并非用以限制本发明。
图2是图1中集成电路100的信号波形图。请同时参考图1与图2，当扫描致能信号Scan_en成立/致能(asserted/enabled)(例如Scan_en＝“1”)时，集成电路100可操作于扫描位移(scan shift)模式Mshift，此时测试装置可将测试时钟Scan_ck以及测试输入SI输入至集成电路100的扫描链中。于是，每一扫描链可根据所对应的扫描时钟信号来接收测试输入SI，并进行扫描测试以产生数据。并列式扫描链180A与180B的操作方法可为常见的数字集成电路扫描测试方法。举例来说，响应于每一扫描时钟信号ck1，每一扫描链180A可接收一比特的测试输入SI，即扫描链电路扫描位移了一比特。此外，在扫描位移模式Mshift下，时钟控制单元120可根据阶段选择信号Phase_select而在第一阶段PH1中提供扫描时钟信号ck1至压缩扫描电路140A及在第二阶段PH2中提供扫描时钟信号ck2至压缩扫描电路140B。在此实施例中，扫描时钟信号的数量等于压缩扫描电路的数量。
举例来说，当阶段选择信号Phase_select为低逻辑电平时，集成电路100可进入第一阶段PH1，而压缩扫描电路140A内的解压缩器150A可对测试输入SI进行解压缩，以产生具有未压缩形式的复数数据D1a。接着，每一扫描链180A可根据扫描时钟信号ck1来接收所对应的数据D1a，并进行扫描测试以产生数据D2a。压缩器170A可对来自待测电路160A的复数比特数据D2a进行压缩，以产生具有复数比特的数据D3a，并提供数据D3a至选择器130。另一方面，当阶段选择信号Phase_select为高逻辑电平时，集成电路100可进入第二阶段PH2，而压缩扫描电路140B内的解压缩器150B可对测试输入SI进行解压缩，以产生具有未压缩形式的复数数据D1b。接着，每一扫描链180B可根据扫描时钟信号ck2来接收所对应的数据D1b，并进行扫描测试以产生数据D2b。压缩器170B可对来自待测电路160B的复数比特数据D2b进行压缩，以产生具有复数比特的数据D3b，并提供数据D3b至选择器130。
如先前所描述，响应于阶段选择信号Phase_select，选择器130可提供来自压缩扫描电路140A的数据D3a或来自压缩扫描电路140B的数据D3b来作为测试输出SO。因此，在第一阶段PH1中，选择器130可提供数据D3a来作为测试输出SO，以及在第二阶段PH2中，选择器130可提供数据D3b来作为测试输出SO。值得注意的是，在第一阶段PH1中，时钟控制单元120不会提供时钟信号ck2至压缩扫描电路140B，因此压缩扫描电路140B不会运作。相似地，在第二阶段PH2中，时钟控制单元120不会提供时钟信号ck1至压缩扫描电路140A，因此压缩扫描电路140A不会运作。于是，在扫描位移模式Mshift的每一阶段中，一次只有一组压缩扫描电路工作。
相较于仅使用一组具有n+m个扫描单元的压缩扫描电路的传统集成电路，图1中的集成电路100可使用两组压缩扫描电路(一组具有m个扫描单元，而另一组具有n个扫描单元)来依序进行扫描测试。于是，相较于传统集成电路中全部的扫描单元会同时动作(即相应于每一测试时钟Scan_ck，全部扫描单元都会被双态触变(toggle))，图1中的集成电路100可降低位移功率消耗(shift power dissipation)以及电流-电阻位降(IR drop)，其中电流-电阻位降可能会造成测试装置或集成电路100操作异常。此外，相较于传统集成电路，集成电路100的扫描位移模式Mshift所需要的扫描位移周期(scan shift cycle)不会随着压缩扫描电路的数量而无限增加。再者，使用两组压缩扫描电路来对集成电路内的全部扫描单元(例如m+n个扫描单元)进行扫描测试，可与传统集成电路具有相同的测试涵盖范围(test coverage)。另一方面，当扫描致能信号Scan_en不成立/禁能(deasserted/disabled，例如Scan_en＝“0”)时，集成电路100可操作在撷取模式Mcapture下，而测试装置可停止提供测试输入SI，并根据已接收到的测试输出SO来判断集成电路100(待测装置)是否正常。
图3是根据本发明另一实施例的集成电路300的示意图。集成电路300包括测试存取端口310以及压缩扫描电路320A与320B。在此实施例中，测试存取端口310包括第一群组接合垫312A、第二群组接合垫312B、第三群组接合垫314、扫描致能接合垫315、第四群组接合垫316A以及第五群组接合垫316B。第一群组接合垫312A包括复数接合垫，用以将来自测试装置(图中未显示)的测试输入SI1提供至压缩扫描电路320A。第二群组接合垫312B包括复数接合垫，用以将来自测试装置的测试输入SI2提供至压缩扫描电路320B。第三群组接合垫314包括时钟接合垫314A与时钟接合垫314B，用以分别提供来自测试装置的测试时钟Scan_ck1与Scan_ck2至压缩扫描电路320A与320B。扫描致能接合垫315可提供来自测试装置的扫描致能信号Scan_en至压缩扫描电路320A与320B。第四群组接合垫316A包括复数接合垫，用以提供来自压缩扫描电路320A的测试输出SO1至测试装置。第五群组接合垫316B包括复数接合垫，用以提供来自压缩扫描电路320B的测试输出SO2至测试装置。
压缩扫描电路320A包括解压缩器330A、具有并列式扫描链的待测电路340A以及压缩器350A，其中待测电路340A包括并列式扫描链360A，且每一扫描链360A包括复数扫描单元A1-Am。相似地，压缩扫描电路320B包括解压缩器330B、待测电路340B以及压缩器350B，其中待测电路340B包括并列式扫描链360B，且每一扫描链电路360B包括复数扫描单元B1-Bn。其中，m与n均为大于1的正整数。m可以等于n，也可不等于n，本发明并不限于此。本领域技术人员可理解，图3中所示的接合垫、压缩扫描电路以及扫描单元的数量仅是个例子，并非用以限制本发明。此外，在一实施例中，集成电路300更包括耦接于第一群组接合垫312A以及解压缩器330A之间的第一解串器、耦接于第二群组接合垫312B以及解压缩器330B之间的第二解串器、耦接于第四群组接合垫316A以及压缩器350A之间的第一串联器以及耦接于第五群组接合垫316B以及压缩器350B之间的第二串联器(图中未显示)。
图4是图3中集成电路300的信号波形图。请同时参考图3与图4，当扫描致能信号Scan_en成立(例如Scan_en＝“1”)时，集成电路300可操作在扫描位移模式Mshift下，而当扫描致能信号Scan_en不成立(例如Scan_en＝“0”)时，集成电路300可操作在撷取模式Mcapture下。在此实施例中，集成电路300内的压缩扫描电路320A与320B可依序执行扫描测试，即压缩扫描电路320A与320B并不同时执行扫描测试。举例来说，在扫描位移模式Mshift下，测试装置可在第一阶段PH1中提供测试时钟Scan_ck1以及测试输入SI1至压缩扫描电路320A。于是，压缩扫描电路320A内的解压缩器330A可对测试输入SI1进行解压缩，以产生具有未压缩形式的复数数据D1a。接着，每一扫描链360A可根据测试时钟Scan_ck1来接收所对应的数据D1a，并进行扫描测试以产生数据D2a。压缩器350A可对来自待测电路340A的复数比特数据D2a进行压缩，以产生测试输出SO1，并提供测试输出SO1至测试存取端口310。
接着，测试装置可在第二阶段PH2中提供测试时钟Scan_ck2以及测试输入SI2至压缩扫描电路320B。于是，压缩扫描电路320B内的解压缩器330B可对测试输入SI2进行解压缩，以产生具有未压缩形式的复数数据D1b。接着，每一扫描链360B可根据扫描时钟信号ck2来接收所对应的数据D1b，并进行扫描测试以产生数据D2b。压缩器350B可对来自待测电路340B的复数比特数据D2b进行压缩，以产生测试输出SO2，并提供测试输出SO2至测试存取端口310。值得注意的是，在第一阶段PH1中，测试装置不提供测试时钟Scan_ck2以及测试输入SI2至压缩扫描电路320B，因此压缩扫描电路320B并不运作。相似地，在第二阶段PH2中，测试装置不提供测试时钟Scan_ck1以及测试输入SI1至压缩扫描电路320A，因此压缩扫描电路320A并不会运作。于是，在扫描位移模式Mshift的每一阶段中，一次只有一组压缩扫描电路工作。因此，相较于传统集成电路中全部的扫描单元会同时动作，图3中的集成电路300可降低位移功率消耗以及电流-电阻位降，其中电流-电阻位降可能会造成测试装置或集成电路操作异常。此外，相较于传统集成电路，集成电路300的扫描位移模式Mshift所需要的扫描位移周期不会随着压缩扫描电路的数量而无限增加。再者，使用多组压缩扫描电路来对集成电路内的全部扫描单元进行扫描测试，可与传统集成电路具有相同的测试涵盖范围。另一方面，当扫描致能信号Scan_en不成立(例如Scan_en＝“0”)时，集成电路300可操作在撷取模式Mcapture下，而测试装置停止提供测试输入SI1与SI2，并根据已接收到的测试输出SO1与SO2来判断集成电路300是否正常。
图5是根据本发明一实施例的在一集成电路中建立扫描测试架构的方法流程图，其中图5所示的方法可由可执行电子设计自动化(Electronic DesignAutomation，EDA)工具的处理器所执行。首先，在步骤S510，处理器可对集成电路进行缓存器传输层级(Register Transfer Level，RTL)处理，以将集成电路的复数逻辑单元划分为复数扫描群组。在一实施例中，扫描群组的划分可根据集成电路中每一电路的缓存器单元的数量以及每一电路的功能所决定。接着，在步骤S520，处理器可对每一扫描群组进行可测性设计(Design forTestability，DFT)，以便将该扫描群组中的每一缓存器单元替换为一扫描单元(scan cell)，并得到对应于该扫描群组的压缩扫描电路。举例来说，可将集成电路的逻辑单元划分成第一扫描群组以及第二扫描群组，并对第一以及第二扫描群组执行可测性设计程序，以产生对应于第一扫描群组的第一压缩扫描电路(例如图1的140A或图3的320A)以及对应于第二扫描群组的第二压缩扫描电路(例如图1的140B或图3的320B)。接着，在步骤S530，处理器可根据扫描群组的数量，来修改集成电路的标准测试接口语言(Standard TestInterface Language，STIL)配置文件(STIL Protocol File，SPF)，以便将集成电路在扫描位移模式下的扫描位移周期划分成复数阶段，其中阶段的数量等于扫描群组的数量。接着，在步骤S540，处理器可根据标准测试接口语言配置文件来进行自动测试图样产生(Automatic test pattern generation，ATPG)，以产生集成电路的复数测试图样。接着，在步骤S550，处理器可进行仿真处理，以便根据每一阶段的测试图样来对集成电路进行测试。值得注意的是，这些测试图样在扫描位移模式下的每一阶段，仅对单一压缩扫描电路进行扫描测试。当仿真结果正常时，则测试装置便可根据这些测试图样来对集成电路(待测装置)进行测试。举例来说，在每一阶段内，测试装置可根据测试图样而透过集成电路的测试存取端口(例如图1的110或图3的310)来提供测试时钟以及测试输入至对应于该阶段的压缩扫描电路，并根据测试图样来判断测试输入是否正确。
图6是根据本发明另一实施例的在一集成电路中建立扫描测试架构的方法流程图，其中图6中所示方法可由可执行电子设计自动化工具的处理器所执行。首先，在步骤S610，处理器可对集成电路进行缓存器传输层级处理，以便将集成电路的复数逻辑单元划分为复数扫描群组。在一实施例中，扫描群组的划分可根据集成电路中每一电路的缓存器单元的数量以及每一电路的功能所决定。接着，在步骤S620，处理器可对每一扫描群组进行可测性设计，以将该扫描群组中的每一缓存器单元替换为一扫描单元，并得到对应于该扫描群组的压缩扫描电路。接着，在步骤S630，处理器可根据扫描群组的数量，来修改集成电路的标准测试接口语言配置文件，以便产生虚拟配置(fakedconfiguration)，其中除了一特定压缩扫描电路之外，集成电路内的其他压缩扫描电路皆对应于个别的虚拟配置。接着，在步骤S640，处理器可根据标准测试接口语言配置文件来进行自动测试图样产生，以产生每一压缩扫描电路的复数测试图样。在步骤S650中，处理器可进行图样处理，以便根据虚拟配置将集成电路在扫描位移模式下的扫描位移周期划分成复数阶段，并在每一阶段内安排所对应的压缩扫描电路的测试图样，其中阶段的数量等于扫描群组的数量，以及每一虚拟配置对应于每一阶段。接着，在步骤S660，处理器可进行仿真处理，以根据每一阶段的测试图样来对集成电路内的压缩扫描电路进行测试。因此，这些测试图样在扫描位移模式下的每一阶段，仅对单一压缩扫描电路进行扫描测试。当仿真结果正常时，则测试装置便可根据这些测试图样来对集成电路进行测试。
图7A是根据本发明一实施例所述进行自动测试图样产生(图6的步骤640)来产生测试图样的示意图。图样群组710对应于集成电路中第一压缩扫描电路，其中图样群组710包括测试输入(SI)测试图样720以及测试输出(SO)测试图样730。此外，图样群组750对应于集成电路中第二压缩扫描电路，其中图样群组750包括测试输入测试图样760以及测试输出测试图样770。再者，标号740表示撷取测试图样。图7B是根据本发明一实施例所述进行图样处理(图6的步骤650)来安排测试图样的示意图。在图7B中，对应于第一压缩扫描电路的图样群组710被安排在第一阶段PH1，而对应于第二压缩扫描电路的图样群组750被安排在第二阶段PH2。在此实施例中，第一压缩扫描电路为特定压缩扫描电路，而透过第二压缩扫描电路的虚拟配置，处理器可将第二压缩扫描电路的图样群组750安排在第一压缩扫描电路的图样群组710之后，使得第一压缩扫描电路以及第二压缩扫描电路能依序执行扫描位移。
虽然本发明已就较佳实施例揭露如上，然其并非用以限制本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的变更和润饰。因此，本发明的保护范围当视之前的权利要求书所界定为准。

Claims (27)

1.一种集成电路，包括：
测试存取端口，支持压缩扫描测试架构；
时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；
复数压缩扫描电路，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据该扫描时钟信号之一以及来自该测试存取端口的测试输入而产生第一数据；以及
选择器，用以根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为测试输出。
2.如权利要求1项所述的集成电路，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第二数据；
复数扫描链电路，耦接于该解压缩器，其中每一该第二数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该扫描时钟信号而产生第三数据；以及
压缩器，用以对该第三数据进行压缩，以产生该第一数据。
3.如权利要求1项所述的集成电路，其特征在于，当该扫描致能信号致能，一次只有一个该扫描时钟信号产生。
4.如权利要求3项所述的集成电路，其特征在于，该选择器提供由对应于存在的该扫描时钟信号的该压缩扫描电路所产生的该第一数据至该测试存取端口，以作为该测试输出。
5.如权利要求1项所述的集成电路，其特征在于，该扫描时钟信号的数量等于该压缩扫描电路的数量。
6.一种电子装置，包括一集成电路，其中该集成电路包括：
测试存取端口，支持压缩扫描测试架构；
时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；
复数压缩扫描电路，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据该扫描时钟信号之一以及来自该测试存取端口的测试输入而产生第一数据；以及
选择器，用以根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为一测试输出。
7.如权利要求6项所述的电子装置，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第二数据；
复数扫描链，耦接于该解压缩器，其中每一该第二数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该扫描时钟信号而产生第三数据；以及
压缩器，用以对该第三数据进行压缩，以产生该第一数据。
8.如权利要求6项所述的电子装置，其特征在于，当该扫描致能信号致能，一次只有一个该扫描时钟信号产生。
9.如权利要求8项所述的电子装置，其特征在于，该选择器提供由对应于存在的该扫描时钟信号的该压缩扫描电路所产生的该第一数据至该测试存取端口，以作为该测试输出。
10.一种集成电路，包括：
测试存取端口，支持压缩扫描测试架构；以及
复数压缩扫描电路，耦接于该测试存取端口，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据来自该测试存取端口的测试输入以及测试时钟而产生测试输出至该测试存取端口，
其中当该扫描致能信号成立时，一次只有一个该测试时钟产生。
11.如权利要求10项所述的集成电路，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第一数据；
复数扫描链，耦接于该解压缩器，其中每一该第一数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该测试时钟而产生第二数据；以及
压缩器，用以对该第二数据进行压缩，以产生该测试输出。
12.如权利要求10项所述的集成电路，其特征在于，该测试时钟的数量等于该压缩扫描电路的数量。
13.一种电子装置，包括一集成电路，其中该集成电路包括：
测试存取端口，支持压缩扫描测试架构；以及
复数压缩扫描电路，耦接于该测试存取端口，其中当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据来自该测试存取端口的测试输入以及测试时钟而产生测试输出至该测试存取端口，
其中当该扫描致能信号成立时，一次只有一个该测试时钟产生。
14.如权利要求13项所述的电子装置，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第一数据；
复数扫描链，耦接于该解压缩器，其中每一该第一数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该测试时钟而产生第二数据；以及
压缩器，用以对该第二数据进行压缩，以产生该测试输出。
15.如权利要求13项所述的电子装置，其特征在于，该测试时钟的数量等于该压缩扫描电路的数量。
16.一种在一集成电路中建立扫描测试架构的方法，该方法包括：
对该集成电路进行缓存器传输层级处理，以将该集成电路的复数逻辑单元划分为复数扫描群组；
对每一该扫描群组进行可测性设计，以将每一该逻辑单元替换为一扫描单元，并得到压缩扫描电路；
根据该扫描群组，修改标准测试接口语言配置文件，以将该集成电路的复数扫描位移周期划分成复数阶段，其中该阶段的数量等于该扫描群组的数量；以及
根据该标准测试接口语言配置文件，产生复数测试图样，其中该测试图样用以在每一该阶段中，仅对该压缩扫描电路之一进行扫描测试。
17.如权利要求16项所述的方法，其特征在于，该集成电路包括：
测试存取端口，支持压缩扫描测试架构；
时钟控制单元，用以根据来自该测试存取端口的测试时钟以及阶段选择信号，产生复数扫描时钟信号；以及
选择器，耦接于该压缩扫描电路以及该测试存取端口之间。
18.如权利要求17项所述的方法，其特征在于，该根据该扫描群组，修改该标准测试接口语言配置文件的步骤更包括：
得到该阶段选择信号，其中该阶段选择信号指示该压缩扫描电路的扫描顺序。
19.如权利要求18项所述的方法，其特征在于，当来自该测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据所对应的该扫描时钟信号以及来自该测试存取端口的测试输入而产生第一数据，其中该选择器根据该阶段选择信号，选择性地提供该第一数据之一至该测试存取端口，以作为测试输出。
20.如权利要求19项所述的方法，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第二数据；
复数扫描链电路，耦接于该解压缩器，其中每一该第二数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该扫描时钟信号而产生第三数据；以及
压缩器，用以对该第三数据进行压缩，以产生该第一数据。
21.如权利要求19项所述的方法，其特征在于，当该扫描致能信号成立，一次只有一个该扫描时钟信号产生。
22.如权利要求21项所述的方法，其特征在于，该选择器提供由对应于存在的该扫描时钟信号的该压缩扫描电路所产生的该第一数据至该测试存取端口，以作为该测试输出。
23.如权利要求17项所述的方法，其特征在于，该扫描时钟信号的数量等于该压缩扫描电路的数量。
24.一种在一集成电路中建立扫描测试架构的方法，该方法包括：
对该集成电路进行缓存器传输层级处理，以将该集成电路的复数逻辑单元划分为复数扫描群组；
对每一该扫描群组进行可测性设计，以将每一该逻辑单元替换为一扫描单元，并得到压缩扫描电路；
根据该扫描群组，修改标准测试接口语言配置文件，以得到除了一特定压缩扫描电路之外其他每一该压缩扫描电路的虚拟配置；
根据该标准测试接口语言配置文件，产生该压缩扫描电路的复数测试图样；
根据该虚拟配置，将该集成电路的复数扫描位移周期划分成复数阶段；以及
对该集成电路进行图样处理，以于每一该阶段内安排所对应的该压缩扫描电路的该测试图样，
其中该阶段的数量等于该扫描群组的数量，以及每一该虚拟配置对应于每一该阶段。
25.如权利要求24项所述的方法，其特征在于，当来自该集成电路的测试存取端口的扫描致能信号成立时，每一该压缩扫描电路根据来自该测试存取端口的测试输入以及测试时钟而产生测试输出至该测试存取端口。
26.如权利要求25项所述的方法，其特征在于，每一该压缩扫描电路包括：
解压缩器，用以对该测试输入进行解压缩，以产生复数第一数据；
复数扫描链电路，耦接于该解压缩器，其中每一该第一数据输入至所对应的该扫描链电路，以及每一该扫描链电路根据所对应的该测试时钟而产生第二数据；以及
压缩器，用以对该第二数据进行压缩，以产生该测试输出。
27.如权利要求25项所述的方法，其特征在于，当该扫描致能信号成立，一次只有一个该测试时钟产生。
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