CN108258045A - 超结半导体器件的制备方法 - Google Patents

超结半导体器件的制备方法 Download PDF

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Abstract

本发明公开了一种超结半导体器件的制备方法，该方法包括：提供N型衬底；在所述N型衬底上制备超结结构，并将所述超结结构入库存储；获取预制的所述超结结构，在所述超结结构上进行表面DMOS的制备。本发明将制造周期分为超结结构制备和表面DMOS制备两部分，制备后的超结结构可以供所有超结产品使用，后续根据客户需求选择特定产品类型进行产品制备，从而可以减少产品出货周期，提高生产效率。

Description

超结半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结半导体器件的制备方法。
背景技术
常规结构的VDMOS(vertical double-diffusion metal-oxide-semiconductor，垂直双扩散金属-氧化物半导体场效应晶体管)随着击穿电压的提高，外延层电阻率和厚度需要增大，导致导通电阻将会很大，导通电阻与击穿电压关系为：R∝BV2.5，这就是通常所说的‘硅极限’。为了减小导通电阻或者突破硅极限，目前主要采用超结半导体器件。
目前业界所采用的制造技术，每个产品都是先经过超结结构的制备再进行表面器件结构的制备，该超结半导体器件制备根据订单选择产品光刻版，现有制造方法生产周期长，效率低，成本高。
发明内容
有鉴于此，本发明提出了一种生产周期较短的超结半导体器件的制备方法以解决上述技术问题。
为了上述目的，本发明所采用的技术方案为：
根据本公开的实施例，提出了一种超结半导体器件的制备方法，包括：
提供N型衬底；
在所述N型衬底上制备超结结构，并将所述超结结构入库存储；
获取预制的所述超结结构，在所述超结结构上进行表面DMOS的制备。
本发明制备方法的进一步改进在于，所述在所述N型衬底上制备超结结构，包括：
在所述N型衬底上层叠制备多个导电类型掺杂本体；
经过高温处理，以使所述多个导电类型掺杂本体内的不同杂质交替扩散。
本发明制备方法的进一步改进在于，所述在所述N型衬底上制备超结结构，还包括：
在顶层的所述导电类型掺杂本体上生长N型掺杂层。
本发明制备方法的进一步改进在于，制备所述导电类型掺杂本体，包括：
生长N型外延层；
在所述N型外延层上印刷光刻胶，并利用光刻版对所述N型外延层进行光刻，以使所述N型外延层上构成设定的曝光图形；
在所述曝光图形内注入P型杂质，并去除光刻胶。
本发明制备方法的进一步改进在于，所述N型衬底的厚度为500μm～700μm，电阻率为0.001Ω.cm～0.02Ω.cm。
本发明制备方法的进一步改进在于，所述在所述N型衬底上制备超结结构，包括：
在所述N型衬底上生长N型外延层；
在所述N型外延层上生长氧化层；
在所述氧化层上印刷光刻胶，并利用光刻版对所述N型外延层进行光刻，以使N型外延层上构成设定的曝光图形；
对所述曝光图形进行深槽刻蚀；
在深槽内填充P型掺杂层，并对所述P型掺杂层的表面进行化学机械抛光处理。
本发明制备方法的进一步改进在于，所述在所述N型衬底上制备超结结构，还包括：
在所述N型外延层及所述P型掺杂层上生长N型掺杂层。
本发明制备方法的进一步改进在于，所述对所述曝光图形进行深槽蚀刻，包括：
腐蚀所述曝光图形内的氧化层；
去除光刻胶；
通过硅刻蚀以形成所述深槽。
本发明制备方法的进一步改进在于，所述深槽的深度为10μm～50μm。
本发明制备方法的进一步改进在于，所述N型掺杂层的厚度为4μm～6μm。
本发明的实施例提供的技术方案可以包括以下有益效果：本发明将制造周期分为超结结构制备和表面DMOS制备两部分，制备后的超结结构可以供所有超结产品使用，后续根据客户需求选择特定产品类型进行产品制备，从而可以减少产品出货周期，提高生产效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
图1是本申请一示例性实施例示出的一种超结半导体器件的制备方法的流程图；
图2是本申请一示例性实施例示出的一种超结结构制备的流程图；
图3是本申请一示例性实施例示出的一种超结结构中导电类型掺杂本体制备的流程图；
图4是本申请一示例性实施例示出的超结半导体器件的完整制备流程图；
图5是本申请又一示例性实施例示出的一种超结结构制备的流程图；
图6是本申请又一示例性实施例示出的一种超结结构中深槽蚀刻的流程图；
图7是本申请又一示例性实施例示出的超结半导体器件的完整制备流程图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
如图1所示，图1是本申请一示例性实施例示出的一种超结半导体器件的制备方法的流程图。本发明的超结半导体器件的制备方法包括以下步骤：
S101、提供N型衬底；
S103、在N型衬底上制备超结结构，并将超结结构入库存储；
S105、获取预制的超结结构，在超结结构上进行表面DMOS的制备。
本发明的超结半导体器件的制备分为两个制造过程，在N型衬底上先进行超结结构制备，而后在根据客户需求，在超结结构表面进行DMOS的制备。该超结结构在制备过程中采用的是通用的光刻版，在制备完成后可以供所有超结产品使用，可以预先制备超结结构以待备用，缩短了产品交付时间，从而可以提高产品制备的效率。
本发明的N型衬底可以是能用于制造半导体器件的任何材料，在一些实施例中，N型衬底可以使单晶硅材料、经掺杂的单晶硅材料、多晶或者多层结构衬底或者绝缘体上的半导体衬底。在一些实施例中，该衬底可以不包括硅，替代地包括诸如Ge、GaAs或者InP等不同的衬底材料。本发明中的N型衬底选用N型硅衬底，其晶向为<100>，厚度为500μm～700μm，电阻率为0.001Ω.cm～0.02Ω.cm。
在本发明中，实现超结结构的制造技术包括两种：Multi-Epi(多层外延)和Deep-trench(深槽)。
如图2所示，在本发明的一可选实施例中，超结结构采用多层外延的方式制备，该制备方法包括：
S201、在N型衬底上层叠制备多个导电类型掺杂本体；
S203、经过高温处理，以使多个导电类型掺杂本体内的不同杂质交替扩散。
在本实施中的导电类型掺杂本体由两种导电类型杂质区相互掺杂所构成，该导电类型掺杂本体的数量至少为5个，而后通过高温处理以使导电类型掺杂本体内的不同杂质交替扩散，从而导电类型掺杂本体内的两种类型掺杂区在水平方向上相连，并且各个导电类型掺杂本体在竖直方向上形成相连。
进一步的，如图3所示，本发明中的步骤S201中具体包括：
S301、生长N型外延层；
S303、在N型外延层上印刷光刻胶，并利用光刻版对N型外延层进行光刻，以使N型外延层上构成设定的曝光图形；
S305、在曝光图形内注入P型杂质，并去除光刻胶。
其中，在N型衬底上生长N型外延层，本发明的一可选实施例中，该N型外延层的厚度为4μm～18μm，电阻率为1Ω.com～5Ω.com。然后在N型外延层上印刷光刻胶以便在N型外延层上光刻图形，本发明实施例中，在对N型外延层进行光刻图形时，使用通用光刻版，该通用光刻版上可以设置重复的柱形、条形、圆形、正方形或者其他不规则图形，从而可以通过光刻使N型衬底上构成设定的曝光图形，即形成柱形孔，条形槽孔、圆形孔、正方形孔或其他不规则的重复图形槽孔。在一可选实施例中，在N型外延层上所光刻的图形的深度为0.5μm～5μm，相邻间距为5μm～20μm。而后在N型外延层上的曝光图形内注入P型杂质，在一可选实施例中，该P型杂质的注入剂量为1e12～1e14，最后将外延层表面的光刻胶去除，以便于在其上形成导电类型掺杂本体，即重复上述步骤S301～S305。
进一步的，在一可选实施例中，在N型衬底上制备超结结构的步骤中，当经过高温处理以使多个导电类型掺杂本体内的不同杂质交替扩散后，还包括：
S205、在顶层的导电类型掺杂本体上生长N型掺杂层。
该实施例中，在最顶层的导电类型掺杂本体上生产N型掺杂层，即经过高温处理过后的最上层上生长N型掺杂层，如此设置以便于后续DMOS的制备。当然，也可以先不生长该N型掺杂层，而后根据工艺制备需求再判断是否需要进行步骤S205。在该实施例中，N型掺杂层的厚度为4μm～6μm，电阻率为5Ω.com～50Ω.com。
如图4所示，在本实施例中对应的完整方案中，在步骤S401中，进行衬底准备，提供N型衬底；在步骤S402中，在N型衬底上生长N型外延层；接着，在步骤S403中，在N型外延层上印刷光刻胶，并利用通用光刻版对N型外延层进行光刻，以使光刻版上的形状光刻到N型外延层上；在步骤S404中，将P型杂质注入N型外延层上的光刻图形中，并且去除N外延层上的光刻胶，以便于后续加工；在步骤S405中，在N型外延层上重复上述步骤S402～S404可以为5～8次，而后经过高温处理，使P型杂质与N型外延层相互渗透；而后在步骤S406中，可以在N型外延层上生长N型掺杂层，以便于后续DMOS的制备，该步骤为可选步骤，在一些DMOS的制备中可以省略该步骤；进一步的，在步骤S407中，将制备好的超结结构入库存储；最后，在步骤S408中，根据客户的订单需求，选择不同结构的DMOS在超结结构上进行制备，以完成产品的制备，如此可以预先制备超结结构以供待用，节省了制备超结结构的时间，从而缩短了交付产品给客户的周期，提高了生产效率。当然，在后续完成产品制备后，还需要进行常规的测试等步骤，以保证交付给客户合格的产品，在此就不再详细介绍。
如图5所示，在本发明的又一实施例中，超结结构采用深槽的方式制备，该制备方法包括：
S501、在N型衬底上生长N型外延层；
S502、在N型外延层上生长氧化层；
S503、在氧化层上印刷光刻胶，并利用光刻版对N型外延层进行光刻，以使N型外延层上构成设定的曝光图形；
S504、对曝光图形进行深槽刻蚀；
S505、在深槽内填充P型掺杂层，并对所述P型掺杂层的表面进行化学机械抛光处理。
其中，N型外延层的厚度20μm～60μm，电阻率为1Ω.com～5Ω.com。步骤S503中的氧化层作为硬掩膜，该氧化层的厚度为1000A～8000A，本发明实施例中，在对N型外延层进行光刻图形时，使用通用光刻版，该通用光刻版上可以设置重复的柱形、条形、圆形、正方形或者其他不规则图形，从而可以通过光刻使N型衬底上构成设定的曝光图形，即形成柱形孔，条形槽孔、圆形孔、正方形孔或其他不规则的重复图形槽孔。在一可选实施例中，在N型外延层上所光刻的图形的深度为0.5μm～5μm，相邻间距为5μm～20μm。在步骤S504中，深槽的深度为10μm～50μm。在步骤S505中，P型掺杂层的厚度为10μm～50μm，电阻率为1Ω.com～5Ω.com。
进一步，在一可选实施例中，在N型衬底上制备超结结构的步骤中，当完成步骤S505后，还可以包括以下步骤：
S506、在N型外延层及P型掺杂层上生长N型掺杂层。
在该步骤中，通过在N型外延层及P型掺杂层上生长N型掺杂层，为了便于后续DMOS的制备。其中，N型掺杂层的厚度为4μm～6μm，电阻率为5Ω.com～50Ω.com。
如图6所示，在步骤S504中，对曝光图形进行深槽蚀刻具体包括：
S601、腐蚀曝光图形内的氧化层；
S603、去除光刻胶；
S605、通过硅刻蚀以形成所述深槽。
通过上述步骤的实施，以构成深槽供生长P型掺杂层，从而制备本发明的超结结构，制备完成后，可以入库存储，以供后续DMOS的制备。本发明的超结结构为通用性，可以适配各种结构的DMOS的制备。
如图7所示，在本实施例中对应的完整方案中，在步骤S701中，进行衬底准备，提供N型衬底；在步骤S702中，在N型衬底上生长N型外延层；而后，在步骤S703中，在N型外延层上生长一层氧化层以作为硬掩膜；在步骤S704中，在氧化层上印刷光刻胶，并利用光刻版对N型外延层进行光刻，以使N型外延层上构成设定的曝光图形；在步骤S705中，进行深槽蚀刻，以形成P型掺杂层的容置空间，具体先经过氧化层腐蚀，然后去胶处理后，在对N外延层进行刻蚀；在步骤S706中，在深槽内生长P型掺杂层，并在P型掺杂层的顶部进行化学机械抛光处理形成如图示的结构；而后在步骤S707中，可以在N型外延层上生长N型掺杂层，以便于后续DMOS的制备，该步骤为可选步骤，在一些DMOS的制备中可以省略该步骤；在步骤S708中，将制备好的超结结构入库存储；最后，在步骤S709中，根据客户的订单需求，选择不同结构的DMOS在超结结构上进行制备，以完成产品的制备，如此可以预先制备超结结构以供待用，节省了制备超结结构的时间，从而缩短了交付产品给客户的周期，提高了生产效率。当然，在后续完成产品制备后，还需要进行常规的测试等步骤，以保证交付给客户合格的产品，在此就不再详细介绍。
本发明将制造周期分为超结结构制备和表面DMOS制备两部分，制备后的超结结构可以供所有超结产品使用，后续根据客户需求选择特定产品类型进行产品制备，从而可以减少产品交付周期，提高生产效率。本发明中，对于超结结构的制备，可以采用多层外延或者深槽等方式来实现，具体的制备方法参照上述实施例，该超结结构为通用型结构，可以预先制备以供后续加工使用，从而可以降低运营压力及成本，提高产品的生产效率。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由本申请的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (10)

1.一种超结半导体器件的制备方法，其特征在于，包括：
提供N型衬底；
在所述N型衬底上制备超结结构，并将所述超结结构入库存储；
获取预制的所述超结结构，在所述超结结构上进行表面DMOS的制备。
2.根据权利要求1所述的制备方法，其特征在于，所述在所述N型衬底上制备超结结构，包括：
在所述N型衬底上层叠制备多个导电类型掺杂本体；
经过高温处理，以使所述多个导电类型掺杂本体内的不同杂质交替扩散。
3.根据权利要求2所述的制备方法，其特征在于，所述在所述N型衬底上制备超结结构，还包括：
在顶层的所述导电类型掺杂本体上生长N型掺杂层。
4.根据权利要求2所述的制备方法，其特征在于，制备所述导电类型掺杂本体，包括：
生长N型外延层；
在所述N型外延层上印刷光刻胶，并利用光刻版对所述N型外延层进行光刻，以使所述N型外延层上构成设定的曝光图形；
在所述曝光图形内注入P型杂质，并去除光刻胶。
5.根据权利要求1所述的制备方法，其特征在于，所述N型衬底的厚度为500μm～700μm，电阻率为0.001Ω.cm～0.02Ω.cm。
6.根据权利要求1所述的制备方法，其特征在于，所述在所述N型衬底上制备超结结构，包括：
在所述N型衬底上生长N型外延层；
在所述N型外延层上生长氧化层；
在所述氧化层上印刷光刻胶，并利用光刻版对所述N型外延层进行光刻，以使N型外延层上构成设定的曝光图形；
对所述曝光图形进行深槽刻蚀；
在深槽内填充P型掺杂层，并对所述P型掺杂层的表面进行化学机械抛光处理。
7.根据权利要求6所述的制备方法，其特征在于，所述在所述N型衬底上制备超结结构，还包括：
在所述N型外延层及所述P型掺杂层上生长N型掺杂层。
8.根据权利要求6所述的制备方法，其特征在于，所述对所述曝光图形进行深槽蚀刻，包括：
腐蚀所述曝光图形内的氧化层；
去除光刻胶；
通过硅刻蚀以形成所述深槽。
9.根据权利要求1所述的制备方法，其特征在于，所述深槽的深度为10μm～50μm。
10.根据权利要求7所述的制备方法，其特征在于，所述N型掺杂层的厚度为4μm～6μm。
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