CN108242387A - 半导体基板结构 - Google Patents
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Abstract
本发明提供一种半导体基板结构。半导体基板结构包括第一热传导部分,具有第一热传导系数,上述第一热传导部分包括基板的第一区,上述基板具有顶面和底面;第二热传导部分,相邻上述第一热传导区,且具有不等于上述第一热传导系数的第二热传导系数,上述第二热传导部分包括:上述基板的第二区,其中上述第二区相邻上述第一区;一半导体图案层,覆盖上述第一热传导部分的上述基板的上述顶面,且于一平面图中,上述第一热传导部分的一边界位于上述半导体图案层的一边界内。
Description
技术领域
本发明涉及一种半导体基板结构。
背景技术
氮化镓(GaN)系列半导体材料因具有宽带隙的物理特性和良好的电源转换效能,所以可应用于高功率发光二极管、液晶显示器(LCD)背光模块、光学存储***等高功率电子元件。然而,现有的硅基氮化镓(GaN-on-Si)外延技术无法有效改善氮化镓外延薄膜的厚度均匀性,因而使制作工艺良率难以提升。
因此,在此技术领域中,有需要一种用于硅基氮化镓(GaN-on-Si)外延技术的半导体基板结构,以改善上述缺点。
发明内容
为提升硅基氮化镓外延技术的制作工艺良率,本发明的一实施例提供一种半导体基板结构。上述半导体基板结构包括第一热传导部分,具有第一热传导系数,上述第一热传导部分包括基板的第一区,上述基板具有顶面和底面;第二热传导部分,相邻上述第一热传导区,且具有不等于上述第一热传导系数的第二热传导系数,上述第二热传导部分包括:上述基板的第二区,其中上述第二区相邻上述第一区;半导体图案层,覆盖上述第一热传导部分的上述基板的上述顶面,且在一平面图中,上述第一热传导部分的一边界位于上述半导体图案层的一边界内。
在进行外延制作工艺的升温步骤期间,本发明实施例的半导体基板结构可在硅基板的顶面的不同区域造成不同的温度分布,使氮化物半导体图案层的边缘区域外延速度减慢,减少氮化物半导体图案层边缘堆高效应,提升氮化物半导体元件的制作工艺良率。并且可于同一半导体基板上整合氮化物半导体元件和硅基元件,因而进一步改善硅基氮化镓外延技术。
附图说明
图1A、图1B显示本发明一实施例的半导体基板结构的制作工艺俯视图和底视图;
图2B、图3B显示本发明一些实施例的半导体基板结构的制作工艺俯视图;
图2A、图3A显示本发明一些实施例的半导体基板结构的制作工艺剖视图;
图4显示利用本发明一实施例的半导体基板结构整合氮化物半导体元件和硅基元件的一剖视图;
图5A~图5D显示本发明不同实施例的半导体基板结构的剖视图;
图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B显示本发明不同实施例的半导体基板结构的俯视图,其显示不同形状的掩模图案和相应设置的热阻绝材料图案。
符号说明
500a~500e~半导体基板结构;
10~基板;
11~顶面;
12~底面;
20~掩模图案;
30~热阻绝材料图案;
32、42、58、62~边界;
40~半导体图案层;
44~氮化铝镓层;
50~热传导材料图案;
52~栅极;
54、308~漏极接触物;
56、306~源极接触物;
60~掺杂区;
70~外延制作工艺;
102~第一区;
104~第二区;
200~氮化物半导体元件;
202~第一热传导部分;
204~第二热传导部分;
300~硅基元件;
302~栅极结构;
304~栅极接触物;
310~源极和漏极区;
400~部分;
X~距离。
具体实施方式
为了让本发明的特征能更明显易懂,下文特举实施例,并配合所附图示,做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中,实施例中的各元件的配置为说明之用,并非用以限制本发明。且实施例中附图标号的部分重复,为了简化说明,并非意指不同实施例之间的关联性。
本发明实施例提供一种半导体基板结构。上述半导体基板结构设计于硅基板的底面上设置图案化的热阻绝材料、热传导材料,或者于部分基板中形成掺杂区。并且,上述热阻绝材料、热传导材料或掺杂区的热传导系数(heat transfer coefficient)不同于硅基板的热传导系数。因此,从上述硅基板的底面对硅基板进行外延制作工艺的升温步骤时,会在硅基板的顶面的不同区域造成不同的温度分布,尤其是使位于后续外延步骤形成的氮化物半导体图案层的边缘区域的基板部分的制作工艺温度高于氮化物半导体图案层的中央区域的基板部分的制作工艺温度。使氮化物半导体图案层的边缘区域外延速度减慢,减少氮化物半导体图案层边缘堆高效应。
图1A、图1B显示本发明一实施例的半导体基板结构500a的制作工艺俯视图和底视图,其显示半导体基板结构500a的掩模图案20和热阻绝材料图案30的位置关系。图2A、图3A显示本发明一实施例的半导体基板结构500a的制作工艺剖视图,同时也为图1A的部分400的剖视图。图2B、图3B显示本发明一实施例的半导体基板结构500a的制作工艺俯视图。图2B、图3B也为图1A的部分400的放大图。
请参考图1A、图1B、图2A、图2B,首先,提供一基板10,具有顶面11和底面12。在本发明一些实施例中,基板10可为半导体基板,例如为硅基板。
如图2A所示,基板10可划分具有第一区102和第二区104。第二区104相邻第一区102。在本发明一些实施例中,第一区102定义出后续制作工艺中以外延成长方式形成的半导体图案层的位置。
接着,如图1A、图2A、图2B所示,在基板10的顶面11上形成掩模图案20。在本发明一些实施例中,掩模图案20覆盖基板10的部分顶面11,且设置位于第二区104内的基板10的顶面11上。如图1A所示,掩模图案20可为格状图案,其与第二区104重叠且与第一区102不重叠。因此,在图1A所示的平面(俯视)图中,第一区102从掩模图案20暴露出来。换句话说,掩模图案20设置围绕第一区102。在本发明一些实施例中,掩模图案20覆盖不想要形成半导体图案层的位置。在本发明一些实施例中,掩模图案20的材料可包括SiO2、Si3N4或其他适当的材料。
然后,如图1B、图2A、图2B所示,可进行薄膜沉积制作工艺和后续的图案化制作工艺,在基板10的底面12上形成一或多个热阻绝材料图案30。热阻绝材料图案30覆盖且接触基板10的部分底面12。并且,热阻绝材料图案30设置于基板10的第一区102内的底面12上。热阻绝材料图案30与基板10的第一区102重叠且与第二区104不重叠。在本发明一些实施例中,上述薄膜沉积制作工艺可包括化学气相沉积法(CVD)、原子层沉积法(ALD)等薄膜沉积制作工艺。上述图案化制作工艺可包括光刻制作工艺和后续的蚀刻制作工艺。在本发明一些实施例中,上述热阻绝材料图案30的热传导系数小于基板10的热传导系数。举例来说,上述热阻绝材料图案30的热传导系数与厚度之间的比例为10-5至10-7W/m2K。在本发明一些实施例中,上述热阻绝材料图案30可为单层结构或多层的复合结构。上述热阻绝材料图案30的材料可包括SiO2、Si3N4或其他适当的材料。在本发明一些实施例中,热阻绝材料图案30和掩模图案20可为相同的材料。
如图2A所示,热阻绝材料图案30的边界32可以一距离X内缩于第一区102的边界(即第一区102和第二区104之间的虚线处)。在本发明一些实施例中,上述距离X的范围可为0.01~10μm。如图2B所示,在一平面(俯视)图中,掩模图案20与热阻绝材料图案30彼此不重叠,且以一(横向)距离X彼此隔开。并且,如图2A、图2B所示,掩模图案20围绕热阻绝材料图案30。
在本发明一些实施例中,热阻绝材料图案30以及与热阻绝材料图案30重叠的基板10的部分第一区102一起构成最终形成的半导体基板结构500a(图3A、图3B)的第一热传导部分202。因此,热阻绝材料图案30的边界32可视为第一热传导部分202的边界。另外,与热阻绝材料图案30不重叠的基板10其他部分(包括位于热阻绝材料图案30的边界32外侧的第一区102和第二区104)构成最终形成的半导体基板结构500a的第二热传导部分204。如图2B所示,在一平面(俯视)图中,热阻绝材料图案30与第二热传导部分204不重叠。第一热传导部分202具有第一热传导系数,其值介于基板10的热传导系数和热阻绝材料图案30的热传导系数之间。并且,第二热传导部分204具有第二热传导系数,其值约为基板10的热传导系数。由于上述热阻绝材料图案30的热传导系数小于基板10的热传导系数(第二热传导系数),所以第一热传导部分202的第一热传导系数会小于第二热传导部分204的第二热传导系数。
接着,如图3A、图3B所示,进行一外延制作工艺70,以于未被掩模图案20覆盖的基板10的第一区102的顶面11上外延成长一半导体图案层40。上述半导体图案层40覆盖基板10的第一区102的顶面11,且会延伸覆盖相邻的第二区104的部分顶面11。并且由于基板10的第二区104已被掩模图案20覆盖,因此半导体图案层40并不会覆盖基板10的全部区域(第一区102和第二区104)。在图3B所示的平面(俯视)图中,上述第一热传导部分202的边界(即热阻绝材料图案30的边界32,如图3A所示)位于半导体图案层40的一边界42内。在本发明一些实施例中,上述半导体图案层40的材料可包括例如氮化镓的氮化物半导体。经过上述制作工艺之后,形成本发明一些实施例的半导体基板结构500a。如图3A、图3B所示,半导体基板结构500a包括第一热传导部分202、第二热传导部分204和半导体图案层40。
如图3A所示,上述外延制作工艺70可包括升温步骤和外延成长步骤。从基板10的底面12对基板10进行升温步骤(如外延制作工艺70的箭头所示)时,由于半导体基板结构500a的第一热传导部分202的第一热传导系数小于第二热传导部分204的第二热传导系数,所以进行升温步骤期间会使得第一热传导部分202内的基板10的顶面11的温度低于第二热传导部分204内的基板10的顶面11的温度。因此,在进行外延成长步骤时,由于第二热传导部分204具有较高的温度可以降低位于其上的部分半导体图案层40的边缘部分(接近其边界42处)的外延速率,因此可以避免半导体图案层40产生边缘堆高效应。在本发明一些实施例中,上述外延制作工艺70可包括金属有机气相外延法(MOVPE)、分子束外延法(MPE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、气相外延法(VPE)或其他适当的外延方式。
图4显示利用本发明一实施例的半导体基板结构500a整合氮化物半导体元件200和硅基元件300的一剖视图。接续图3A、图3B所示的制作工艺,可再进行一外延制作工艺,在半导体基板结构500a的半导体图案层40上外延成长氮化铝镓层44。上述外延制作工艺可相同或类似于成长半导体图案层40的外延制作工艺。在本发明一些实施例中,可在形成第图3A、图3B所示的半导体图案层40之前,可选择性进行另一外延制作工艺,在基板10的第一区102的顶面11上形成缓冲层(图未显示)。上述缓冲层可改善半导体图案层的外延成长品质。形成缓冲层的外延制作工艺可相同或类似于成长半导体图案层40的外延制作工艺。
之后,可形成保护层(图未显示),覆盖氮化铝镓层44及其下的半导体图案层40,且露出未被掩模图案20覆盖的基板10的第二区104的顶面11。然后,在上述露出的第二区104的顶面11上形成例如金属氧化物半导体场效应晶体管(MOSFET)的硅基元件300。在本发明一些实施例中,硅基元件300可包括栅极结构302,以及位于栅极结构302两侧的源极和漏极区310。形成硅基元件300之后,移除上述保护层。
接着,进行内连线制作工艺,在氮化铝镓层44上形成栅极52、源极接触物56和漏极接触物54,以于基板10的第一区102的顶面11上(或第一热传导部分202的基板10的顶面11上)形成氮化物半导体元件200。上述内连线制作工艺也会于硅基元件300的栅极结构302以及源极和漏极区310上分别形成栅极接触物304、源极接触物306和漏极接触物308。经过上述制作工艺之后,形成利用本发明一些实施例的半导体基板结构500a整合氮化物半导体元件200和硅基元件300的一半导体装置。
图5A~图5D显示本发明不同实施例的半导体基板结构500b~500e的剖视图。上述附图中的各元件如有与图1A、图1B、图2A、图2B、图3A、图3B所示相同或相似的部分,则可参考前面的相关叙述,在此不做重复说明。
图5A所示的半导体基板结构500b与图3A所示的半导体基板结构500a的不同处为:半导体基板结构500b的第二热传导部分204还包括热传导材料图案50。热传导材料图案50设置于基板10的第二区104的底面12上。热传导材料图案50与第二热传导部分204重叠且与第一热传导部分202不重叠。因此,热传导材料图案50的边界58定义为第二热传导部分204的边界,其位置实质相同于半导体基板结构500a的热阻绝材料图案30的边界32(图3A)。因此,在一平面图中,热传导材料图案50与第一热传导部分202不重叠。此外,半导体基板结构500b的第一热传导部分202仅由位于热传导材料图案50的边界58外侧的基板10的部分第一区102构成,基板10的第一区102内的底面12上并未设置任何热阻绝材料图案30。在本发明一些实施例中,上述热传导材料图案50的热传导系数大于基板10的热传导系数。在本发明一些实施例中,上述热传导材料图案50可为单层结构或多层的复合结构。上述热传导材料图案50的材料可包括钼(Mo)、氮化铝(AlN)、氮化硼(BN)、碳化硅(SiC)、钻石(Diomand)或其他适当的材料。
在本实施例中,半导体基板结构500b的第一热传导部分202具有第一热传导系数,其值约为基板10的热传导系数。并且,第二热传导部分204具有第二热传导系数,其值介于基板10的热传导系数和热传导材料图案50的热传导系数之间。由于半导体基板结构500b的第二热传导部分204包括热传导材料图案50,因而可使半导体基板结构500b的第二热传导部分204的第二热传导系数大于第一热传导部分202的第一热传导系数。
图5B所示的半导体基板结构500c与图5A所示的半导体基板结构500b的不同处为:半导体基板结构500c的第一热传导部分202由热阻绝材料图案30以及与热阻绝材料图案30重叠的基板10的部分第一区102一起构成。第二热传导部分204的热传导材料图案50相邻第一热传导部分202的热阻绝材料图案30。
在本实施例中,半导体基板结构500c的第一热传导部分202具有第一热传导系数,其值小于基板10的热传导系数。半导体基板结构500c的第二热传导部分204具有第二热传导系数,其值大于基板10的热传导系数。因而可使半导体基板结构500c的第一热传导部分202的第一热传导系数小于第二热传导部分204的第二热传导系数。
图5C所示的半导体基板结构500d与图3A所示的半导体基板结构500a的不同处为:半导体基板结构500d的第一热传导部分202包括掺杂区60。掺杂区60从基板10的第一区102的底面12延伸至部分基板12中。掺杂区60与第一热传导部分202重叠且与第二热传导部分204不重叠。因此,掺杂区60的边界62定义为第一热传导部分202的边界。此外,在半导体基板结构500d的热传导部分202中,基板10的第一区102内的底面12上并未设置任何热阻绝材料图案30。
在本发明一些实施例中,可对基板10的第一区102的底面12进行掺杂制作工艺形成上述掺杂区60。上述掺杂区60具有掺质,其可包括硼(B)、磷(P)或其他适当的掺质,使掺杂区60的热传导系数小于基板10的热传导系数。
在本实施例中,半导体基板结构500d的第一热传导部分202具有第一热传导系数,其值约介于掺杂区60的热传导系数和基板10的热传导系数之间。并且,第二热传导部分204具有第二热传导系数,其值为基板10的热传导系数。由于半导体基板结构500d的第一热传导部分202包括掺杂区60,因而可使半导体基板结构500d的第一热传导部分202的第一热传导系数小于第二热传导部分204的第二热传导系数。
图5D所示的半导体基板结构500e与图5C所示的半导体基板结构500d的不同处为:半导体基板结构500e的第二热传导部分204还包括热传导材料图案50,设置于基板10的第二区104的底面12上。热传导材料图案50与第二热传导部分204重叠且与第一热传导部分202不重叠。因此,热传导材料图案50的边界58定义为第二热传导部分204的边界。第二热传导部分204的热传导材料图案50相邻第一热传导部分202的掺杂区60。
在本实施例中,半导体基板结构500e的第一热传导部分202具有第一热传导系数,其值介于掺杂区60的热传导系数和基板10的热传导系数之间。并且,第二热传导部分204具有第二热传导系数,其值介于基板10的热传导系数和热传导材料图案50的热传导系数之间。由于半导体基板结构500e的第一热传导部分202包括掺杂区60,其热传导系数小于基板10的热传导系数。半导体基板结构500c的第二热传导部分204包括热传导材料图案50,其热传导系数大于基板10的热传导系数。因而可使半导体基板结构500e的第一热传导部分202的热传导系数小于第二热传导部分204的热传导系数。
图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B显示本发明不同实施例的半导体基板结构的俯视图,其显示不同形状的掩模图案和相应设置的热阻绝材料图案。另外,图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B也为图3A、图3B所示的半导体基板结构500a的变化例,且为方便显示掩模图案和热阻绝材料图案的形状,半导体基板结构的半导体图案层在此不予显示。
在包括有掩模图案和热阻绝材料图案的半导体基板结构的实施例中,围绕热阻绝材料图案30的掩模图案20可具有相应于热阻绝材料图案30的边界的形状。举例来说,图6A的热阻绝材料图案30为正方形,而掩模图案20为正方环形。图7A的热阻绝材料图案30为三角形,而掩模图案20为三角环形。图8A的热阻绝材料图案30为圆形,而掩模图案20为圆环形。当如图9A所示的热阻绝材料图案30为任意形状时,掩模图案20则可为相应于热阻绝材料图案30的边界的任意环形。
在本发明一些其他实施例中,包括有掩模图案和热阻绝材料图案的半导体基板结构的掩模图案可为虚线环形,且其虚线环形的形状可相应于热阻绝材料图案30的边界的形状。举例来说,图6B的热阻绝材料图案30为正方形,而掩模图案20为正方虚线环形。图7B的热阻绝材料图案30为三角形,而掩模图案20为三角虚线环形。图8B的热阻绝材料图案30为圆形,而掩模图案20为圆虚线环形。当如图9B所示的热阻绝材料图案30为任意形状时,掩模图案20则可为相应于热阻绝材料图案30的边界的任意虚线环形。
本发明实施例提供一种半导体基板结构,其具有第一热传导部分和第二热传导部分。上述第一热传导部分和第二热传导部分彼此具有不同的热传导系数。因此,当对半导体基板结构的基板底面进行外延制作工艺的升温步骤时,会使第一热传导部分的温度不同于第二热传导部分的温度,尤其是使位于后续外延步骤形成的氮化物半导体图案层的边缘区域的第二热传导部分的温度高于氮化物半导体图案层的中央区域的第一热传导部分的温度。本发明实施例的半导体基板结构可避免氮化物半导体图案层产生边缘堆高效应,提升氮化物半导体元件的制作工艺良率。并且可于同一半导体基板上整合氮化物半导体元件和硅基元件,因而进一步改善硅基氮化镓(GaN-on-Si)外延技术。
虽然结合以上实施例揭露了本发明,然而其并非用以限定本发明,任何熟悉此技术者,在不脱离本发明的精神和范围内,可作些许的更动与润饰,因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (14)
1.一种半导体基板结构,包括:
第一热传导部分,具有第一热传导系数,该第一热传导部分包括:
基板的第一区,该基板具有顶面和底面;
第二热传导部分,相邻该第一热传导区,且具有不等于该第一热传导系数的第二热传导系数,该第二热传导部分包括:
该基板的第二区,其中该第二区相邻该第一区;以及
半导体图案层,覆盖该第一热传导部分的该基板的该顶面,且于一平面图中,该第一热传导部分的一边界位于该半导体图案层的一边界内。
2.如权利要求1所述的半导体基板结构,其中该第一热传导系数小于该第二热传导系数。
3.如权利要求1所述的半导体基板结构,其中该第一热传导部分包括:
热阻绝材料图案,设置于该基板的该第一区的该底面上,其中于该平面图中,该热阻绝材料图案与该第二热传导部分不重叠。
4.如权利要求3所述的半导体基板结构,其中该热阻绝材料图案的热传导系数小于该第二热传导系数。
5.如权利要求3所述的半导体基板结构,其中该热阻绝材料图案的热传导系数与厚度之间的比例为10-5至10-7(W/m2K)。
6.如权利要求3所述的半导体基板结构,其中于该平面图中,该热阻绝材料图案的一边界位于该半导体图案层的一边界内。
7.如权利要求3所述的半导体基板结构,还包括:
掩模图案,设置于该基板的该第二区的该顶面上,其中于该平面图中,该掩模图案与该热阻绝材料图案不重叠。
8.如权利要求7所述的半导体基板结构,其中该掩模图案围绕该热阻绝材料图案。
9.如权利要求1所述的半导体基板结构,其中该第二热传导部分包括:
热传导材料图案,设置于该基板的该第二区的该底面上,其中于该平面图中,该热传导材料图案与该第一热传导部分不重叠。
10.如权利要求9所述的半导体基板结构,其中该热传导材料图案的热传导系数大于该第一热传导系数。
11.如权利要求9所述的半导体基板结构,其中该第一热传导部分包括:
热阻绝材料图案,设置于该基板的该第一区的该底面上,且相邻该热传导材料图案。
12.如权利要求1所述的半导体基板结构,其中该第一热传导部分包括:
掺杂区,从该基板的该第一区的该底面延伸至部分该基板中。
13.如权利要求12所述的半导体基板结构,其中该掺杂区的热传导系数小于该第二热传导系数。
14.如权利要求12所述的半导体基板结构,其中该掺杂区内具有掺质,该掺质包括磷或硼。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611205947.1A CN108242387B (zh) | 2016-12-23 | 2016-12-23 | 半导体基板结构 |
TW106100039A TWI667809B (zh) | 2016-12-23 | 2017-01-03 | 半導體基板結構 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611205947.1A CN108242387B (zh) | 2016-12-23 | 2016-12-23 | 半导体基板结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108242387A true CN108242387A (zh) | 2018-07-03 |
CN108242387B CN108242387B (zh) | 2021-03-05 |
Family
ID=62703371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611205947.1A Active CN108242387B (zh) | 2016-12-23 | 2016-12-23 | 半导体基板结构 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN108242387B (zh) |
TW (1) | TWI667809B (zh) |
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- 2016-12-23 CN CN201611205947.1A patent/CN108242387B/zh active Active
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- 2017-01-03 TW TW106100039A patent/TWI667809B/zh active
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Also Published As
Publication number | Publication date |
---|---|
TW201824580A (zh) | 2018-07-01 |
TWI667809B (zh) | 2019-08-01 |
CN108242387B (zh) | 2021-03-05 |
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