CN108173545B - 锁相环电路、多锁相环***及其输出相位同步方法 - Google Patents

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Abstract

本发明提供一种锁相环电路、多锁相环***及其输出相位同步方法，包括：对输出信号进行分频的分频器；基于输出信号对分频信号进行采样得到反馈信号，以确保反馈信号的相位与输出信号的相位保持一致的采样器；鉴别采样器输出的反馈信号及述输入晶振信号的相位差产生脉冲信号的鉴频鉴相器；基于脉冲信号产生调谐电压的电荷泵；基于调谐电压调整输出信号频率的压控振荡器。本发明采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环***中确保各锁相环电路的输出信号的相位保持一致，提高***性能。

Description

锁相环电路、多锁相环***及其输出相位同步方法
技术领域
本发明涉及无线通信集成电路技术领域，特别是涉及一种锁相环电路、多锁相环***及其输出相位同步方法。
背景技术
锁相环(phase locked loop，PLL)，顾名思义就是锁定相位的环路，是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。锁相环是无线电发射中使频率稳定的一种方法，为了保持频率不变，就要求晶振与锁相环输出信号的相位差不发生改变，如果有相位差的变化，则通过与相位差相关的电压调整锁相环输出信号的相位，直到相位差恢复，达到锁相的目的。
在以波束成形或者定向为目标的MIMO(Multiple Input Multiple Output，多输入多输出)***中，射频前端需要满足相位同步，即所有收发机都应提供相位一致的本振信号。然而，采用传统的Type-II型的锁相环结构，可以实现单个锁相环的分频器输出和参考时钟相位对齐，但由于各个锁相环的电压、温度不同并且电路存在不匹配，各个锁相环的分频器输出信号和压控振荡器输出信号的相位存在不同程度上的延时误差，由此导致，即使输入所有收发机锁相环的晶振信号相位一致，由于分频器延时不同的关系，最终每个收发机的提供的本振信号不能保持相位一致。
因此，如何避免电压、温度等因素造成的延时误差对各收发机输出信号的相位产生不同影响，导致各收发机输出信号的相位不一致的问题已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种锁相环电路、多锁相环***及其输出相位同步方法，在不增加芯片复杂度的情况下用以消除由于PVT变化引起的分频器延时不同的问题。
为实现上述目的及其他相关目的，本发明提供一种锁相环电路，所述锁相环电路至少包括：
鉴频鉴相器、电荷泵、压控振荡器、分频器及采样器；
所述分频器连接所述锁相环电路的输出信号，对所述输出信号进行分频以得到分频信号；
所述采样器连接于所述分频器及所述压控振荡器的输出端，基于所述输出信号对所述分频信号进行采样得到反馈信号，以确保所述反馈信号的相位与所述输出信号的相位保持一致；
所述鉴频鉴相器连接于所述采样器的输出端，并接收输入晶振信号，鉴别所述采样器输出的反馈信号及所述输入晶振信号的相位差，并基于所述相位差输出相应的脉冲信号；
所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述脉冲信号产生调谐电压；
所述压控振荡器连接于所述电荷泵的输出端，基于所述调谐电压调整所述压控振荡器输出的振荡信号的频率，所述振荡信号作为所述锁相环电路的输出信号，进而实现所述输出信号与所述输入晶振信号的相位一致。
优选地，所述锁相环电路还包括连接于所述电荷泵输出端的环路滤波器，所述环路滤波器将所述电荷泵输出的调谐电压的高频成分滤除。
更优选地，所述环路滤波器为二阶无源低通滤波器。
优选地，所述锁相环电路还包括连接于所述采样器的输出端，并接收所述输入晶振信号的数字逻辑单元；所述数字逻辑单元比较所述反馈信号及所述输入晶振信号的频率得到频率差，再基于所述频率差输出数字控制比特，以改变所述输出信号的频率范围。
优选地，所述采样器采用D触发器，所述D触发器的数据输入端连接所述分频器的输出端、时钟输入端连接所述压控振荡器的输出端、输出端连接所述鉴频鉴相器的输入端。
更优选地，所述采样器为真单相时钟型D触发器。
为实现上述目的及其他相关目的，本发明还提供一种多锁相环***，所述多锁相环***至少包括：
多个上述锁相环电路，各锁相环电路接收同一输入晶振信号，各锁相环电路的输出信号的相位均保持一致。
优选地，所述输入晶振信号到各锁相环电路的延时相同。
更优选地，所述输入晶振信号与各锁相环电路连接的金属线的长度及宽度一致。
为实现上述目的及其他相关目的，本发明还提供一种多锁相环输出相位同步方法，所述多锁相环输出相位同步方法至少包括：
各锁相环电路分别调整分频信号的相位以得到反馈信号，所述反馈信号的相位与输出信号的相位一致，鉴别输入晶振信号与所述反馈信号的相位差，根据所述相位差调整所述锁相环电路的输出信号的相位，进而消除电路延时的影响，确保各锁相环电路的输出信号的相位均保持一致，其中，各锁相环电路接收的输入晶振信号的相位一致。
如上所述，本发明的锁相环电路、多锁相环***及其输出相位同步方法，具有以下有益效果：
本发明的锁相环电路、多锁相环***及其输出相位同步方法采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此避免分频器延时导致的反馈信号与输出信号相位不一致，在输出信号与输入晶振信号之间引入相位差的问题，使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环***中确保各锁相环电路的输出信号的相位保持一致，提高***性能。
附图说明
图1显示为本发明的多锁相环***的结构示意图。
图2显示为本发明的锁相环电路的结构示意图。
图3显示为本发明的采样器的结构示意图。
图4显示为本发明的压控振荡器的结构示意图。
图5显示为本发明的锁相环电路的信号波形示意图。
元件标号说明
1 多锁相环***
11 锁相环电路
111 分频器
112 采样器
113 鉴频鉴相器
114 电荷泵
115 环路滤波器
116 压控振荡器
1161 电容阵列
1162 可变电容
12 缓冲器
13 晶振
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图4所示，本发明提供一种多锁相环***1，所述多锁相环***1包括：
多个锁相环电路11，缓冲器12及晶振13。
如图1所示，所述晶振13通过多个所述缓冲器12连接到各所述锁相环电路11，各所述锁相环电路11接收到的输入晶振信号fref的相位一致。
具体地，所述晶振13提供输入晶振信号fref，由于各所述锁相环电路11连接同一所述晶振13。为了提高驱动能力，在本实施例中，在所述晶振13与所述锁相环电路11之间增加缓冲器12，更具体地，本实施例中包括n个锁相环电路11，每两个锁相环电路11通过一个缓冲器12连接到所述晶振13。在实际应用中，只需保证所述输入晶振信号fref传输到各锁相环电路11到延时时间相同(各锁相环电路11输入端的输入晶振信号fref的相位一致)即可，具体结构不以本实施例为限。为了保证所述输入晶振信号fref传输到各锁相环电路11到延时时间相同，在本实施例中，所述晶振13与各锁相环电路11连接的金属线的长度及宽度一致。
如图1所示，各所述锁相环电路11基于内部环路调整各所述锁相环电路11的输出信号与所述输入晶振信号fref的相位保持一致，进而实现各所述锁相环电路11的输出信号的相位保持一致。
具体地，各所述锁相环电路11的内部结构基本一致，在本实施例中，仅说明其中一个的具体结构，其他不一一赘述。如图2所示，所述锁相环电路11包括：分频器111、采样器112、鉴频鉴相器113、电荷泵114、环路滤波器115、压控振荡器116及数字逻辑单元(图中未显示)。
更具体地，所述分频器111连接所述锁相环电路11的输出信号fout，对所述输出信号fout进行分频以得到分频信号fdiv。所述分频器111可以是任意结构的整数分频器或小数分频器，可根据需要进行设定，在此不一一限定。
更具体地，所述采样器112连接于所述分频器111及所述压控振荡器116的输出端，基于所述输出信号fout对所述分频信号fdiv进行采样得到反馈信号fb，以确保所述反馈信号fb的相位与所述输出信号fout的相位保持一致。所述采样器112的结构为D触发器，利用压控振荡器(VCO)输出信号采样分频器输出信号，确保最终输入到所述鉴频鉴相器113的反馈信号fb的相位与所述输出信号fout的相位保持一致，使最终所述输出信号fout的相位与所述输入晶振信号fref的相位一致，从而使得在所述多个锁相环***1中，当所述输入晶振信号fref到达时间相同时，各锁相环电路11的输出信号fout的相位同步，而不再受到由于不同PVT而造成的分频器延时的影响。如图2所示，所述D触发器的数据输入端D连接所述分频器111的输出端、时钟输入端clk连接所述压控振荡器116的输出端、输出端Q连接所述鉴频鉴相器113的输入端。为满足高速输入时钟信号(压控振荡器输出的振荡信号)，本实施例中采用速率较快的真单相时钟(TSPC，True Single Phase Clock)结构。如图3所示，真单相时钟结构的D触发器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5及第六NMOS管N6；所述第一PMOS管P1的源端连接电源电压、漏端依次串联所述第二PMOS管P2及所述第一NMOS管N1后接地，所述第一PMOS管P1及所述第一NMOS管N1的栅端连接输入数据D，所述第二PMOS管P2的栅端连接时钟信号clk；所述第三PMOS管P3的源端连接电源电压、漏端依次串联所述第二NMOS管N2及所述第三NMOS管N3后接地，所述第三PMOS管P3及所述第三NMOS管N3的栅端连接所述时钟信号clk，所述第二NMOS管N2的栅端连接所述第二PMOS管P1及所述第一NMOS管N1的漏端；所述第四PMOS管P4的源端连接电源电压、漏端依次串联所述第四NMOS管N4及所述第五NMOS管N5后接地，所述第四PMOS管P4及所述第五NMOS管N5的栅端连接所述第三PMOS管P3及所述第二NMOS管N2的漏端，所述第四NMOS管N4的栅端连接所述时钟信号clk；所述第五PMOS管P5的源端连接电源电压、漏端串联所述第六NMOS管N6后接地，所述第五PMOS管P5及所述第六NMOS管N6的栅端连接所述第四PMOS管P4及所述第四NMOS管N4的漏端，所述第五PMOS管P5及所述第六NMOS管N6的漏端作为输出端Q。
更具体地，所述鉴频鉴相器113连接于所述采样器112的输出端，并接收所述输入晶振信号fref，鉴别所述采样器112输出的反馈信号fb及所述输入晶振信号fref的相位差，并基于所述相位差输出相应的脉冲信号，所述脉冲信号的脉宽正比于所述相位差。任意可实现鉴频鉴相的电路均适用于本发明的鉴频鉴相器113，包括但不限于异或门结构、双触发器加与门的结构(触发器的数据输入端连接高电平、始终输入端分别连接所述反馈信号fb及所述输入晶振信号fref，两个触发器的输出端分别输出所述脉冲信号的高电平up及低电平dn，同时，两个触发器的输出信号连接所述与门后输出两个触发器的复位信号)，在此不一一赘述。
更具体地，所述电荷泵114连接于所述鉴频鉴相器113的输出端，基于所述脉冲信号产生调谐电压Vtune。如图2所示，在本实施例中，所述电荷泵114为两个串联于电源电压和地之间的电流源，所述脉冲信号的高电平up及低电平dn分别控制两个电流源的开关，以此产生所述调谐电压Vtune。
更具体地，所述环路滤波器115连接于所述电荷泵114的输出端，用于将所述电荷泵115输出的调谐电压Vtune的高频成分滤除。如图2所示，在本实施例中，所述环路滤波器115为二阶无源低通滤波器，包括：电阻R、第一电容C1及第二电容C2，所述电阻R的一端连接所述电荷泵114的输出端、另一端连接所述第一电容C1后接地，所述第二电容C2的一端连接所述电荷泵114的输出端、另一端接地，所述电阻R用以产生零点补偿相位，避免不稳定。
更具体地，所述数字逻辑单元连接于所述采样器112的输出端，并接收所述输入晶振信号fref，所述数字逻辑单元比较所述反馈信号fb及所述输入晶振信号fref的频率得到频率差，再基于所述频率差输出数字控制比特CTL。
更具体地，所述压控振荡器116连接于所述环路滤波器115及所述数字逻辑单元的输出端，基于所述调谐电压Vtune小范围调整所述压控振荡器116输出的振荡信号的频率，基于所述数字控制比特大范围调整所述压控振荡器116输出的振荡信号的频率范围，所述振荡信号作为所述锁相环电路11的输出信号fout，进而实现所述输出信号与所述输入晶振信号的相位一致。在本实施例中，所述压控振荡器116包括交叉耦合连接的第六PMOS管P6及第七PMOS管P7、交叉耦合连接的第七NMOS管N7及第八NMOS管N8，所述第六PMOS管P6的漏端与所述第七NMOS管N7的漏端连接作为正相输出端，所述第七PMOS管P7的漏端与所述第八NMOS管N8的漏端连接作为反相输出端，电容阵列1161连接于正相输出端与反相输出端之间，可变电容1162连接于正相输出端与反相输出端之间；所述数字逻辑单元输出的数字控制比特CTL控制所述电容阵列1161中连接各电容的开关，在本实施例中，所述电容阵列1161为5比特，通过开关的导通或关断大范围改变所述压控振荡器116输出的振荡信号的频率范围，相当于粗调；所述调谐电压Vtune调节所述可变电容1162的电容值，以小范围调整所述压控振荡器116输出的振荡信号的频率，相当于微调。在实际应用中，所述压控振荡器116的结构不限，当不存在电容阵列1161时，无需所述数字逻辑单元提供数字控制比特CTL，在此不一一赘述。
如图1～图5所示，本发明还提供一种多锁相环输出相位同步方法，在本实施例中，所述多锁相环输出相位同步方法基于所述多锁相环***1实现，包括：
各锁相环电路分别调整分频信号的相位以得到反馈信号，所述反馈信号的相位与输出信号的相位一致，鉴别输入晶振信号与所述反馈信号的相位差，根据所述相位差调整所述锁相环电路的输出信号的相位，进而消除电路延时的影响，确保各锁相环电路的输出信号的相位均保持一致，其中，各锁相环电路接收的输入晶振信号的相位一致。
具体地，基于所述分频器111对所述输出信号fout进行分频，分频后由于PVT的影响，所述分频信号fdiv与所述输出信号fout存在相位差，如图5所示；基于所述采样器112以所述输出信号fout为时钟对所述分频信号fdiv进行采样，以使采样后得到的反馈信号fb的相位与所述输出信号fout的相位一致，消除所述分频器111的延时导致的相位差。
具体地，基于所述鉴频鉴相器113鉴别所述输入晶振信号fref与所述反馈信号fb的相位差，并产生脉冲信号；基于所述电荷泵114根据所述脉冲信号产生相应的调谐电压Vtune；基于所述环路滤波器115滤除所述调谐电压Vtune的高频部分；基于所述压控振荡器116根据所述调谐电压Vtune调整所述输出电压Vout的相位，使所述输出电压Vout的相位与所述输入晶振信号fref的相位保持一致。
由于各锁相环电路11的输出电压的相位均与所述输入晶振信号fref的相位保持一致，则只需要保证所述输入晶振信号fref传输到各锁相环电路11到延时时间相同，即可确保所述多锁相环***1中各收发机输出信号的相位同步。
本发明的锁相环电路、多锁相环***及其输出相位同步方法采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此避免分频器延时导致的反馈信号与输出信号相位不一致，在输出信号与输入晶振信号之间引入相位差的问题，使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环***中确保各锁相环电路的输出信号的相位保持一致，提高***性能。
综上所述，本发明提供一种锁相环电路、多锁相环***及其输出相位同步方法，包括：对输出信号进行分频的分频器；基于输出信号对分频信号进行采样得到反馈信号，以确保反馈信号的相位与输出信号的相位保持一致的采样器；鉴别采样器输出的反馈信号及述输入晶振信号的相位差产生脉冲信号的鉴频鉴相器；基于脉冲信号产生调谐电压的电荷泵；基于调谐电压调整输出信号频率的压控振荡器。本发明的锁相环电路、多锁相环***及其输出相位同步方法采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环***中确保各锁相环电路的输出信号的相位保持一致，提高***性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种锁相环电路，其特征在于，所述锁相环电路至少包括：
鉴频鉴相器、电荷泵、压控振荡器、分频器及采样器；
所述分频器连接所述锁相环电路的输出信号，对所述输出信号进行分频以得到分频信号；
所述采样器连接于所述分频器的输出端及所述压控振荡器的输出端，基于所述输出信号对所述分频信号进行采样得到反馈信号，以确保所述反馈信号的相位与所述输出信号的相位保持一致；
所述鉴频鉴相器连接于所述采样器的输出端，并接收输入晶振信号，鉴别所述采样器输出的反馈信号及所述输入晶振信号的相位差，并基于所述相位差输出相应的脉冲信号；
所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述脉冲信号产生调谐电压；
所述压控振荡器连接于所述电荷泵的输出端，基于所述调谐电压调整所述压控振荡器输出的振荡信号的频率，所述振荡信号作为所述锁相环电路的输出信号，进而实现所述输出信号与所述输入晶振信号的相位一致。
2.根据权利要求1所述的锁相环电路，其特征在于：所述锁相环电路还包括连接于所述电荷泵输出端的环路滤波器，所述环路滤波器将所述电荷泵输出的调谐电压的高频成分滤除。
3.根据权利要求2所述的锁相环电路，其特征在于：所述环路滤波器为二阶无源低通滤波器。
4.根据权利要求1所述的锁相环电路，其特征在于：所述锁相环电路还包括连接于所述采样器的输出端，并接收所述输入晶振信号的数字逻辑单元；所述数字逻辑单元比较所述反馈信号及所述输入晶振信号的频率得到频率差，再基于所述频率差输出数字控制比特，以改变所述输出信号的频率范围。
5.根据权利要求1所述的锁相环电路，其特征在于：所述采样器采用D触发器，所述D触发器的数据输入端连接所述分频器的输出端、时钟输入端连接所述压控振荡器的输出端、输出端连接所述鉴频鉴相器的输入端。
6.根据权利要求1或5所述的锁相环电路，其特征在于：所述采样器为真单相时钟型D触发器。
7.一种多锁相环***，其特征在于，所述多锁相环***至少包括：
多个如权利要求1～6任意一项所述的锁相环电路，各锁相环电路接收同一输入晶振信号，各锁相环电路的输出信号的相位均保持一致。
8.根据权利要求7所述的多锁相环***，其特征在于：所述输入晶振信号到各锁相环电路的延时相同。
9.根据权利要求7或8所述的多锁相环***，其特征在于：所述输入晶振信号与各锁相环电路连接的金属线的长度及宽度一致。
10.一种多锁相环输出相位同步方法，采用如权利要求7-9任意一项所述的多锁相环***实现，其特征在于，所述多锁相环输出相位同步方法至少包括：
各锁相环电路分别调整分频信号的相位以得到反馈信号，所述反馈信号的相位与输出信号的相位一致，鉴别输入晶振信号与所述反馈信号的相位差，根据所述相位差调整所述锁相环电路的输出信号的相位，进而消除电路延时的影响，确保各锁相环电路的输出信号的相位均保持一致，其中，各锁相环电路接收的输入晶振信号的相位一致。
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