CN108172254A - 一种大动态范围浮地忆阻等效元件及非线性可控模拟电阻 - Google Patents

一种大动态范围浮地忆阻等效元件及非线性可控模拟电阻 Download PDF

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Abstract

本发明提出了一种大动态范围浮地忆阻等效元件和非线性可控模拟电阻，利用普通结型场效应管JFET实现VCLR，在此基础上应用输入端口自举电路和输出端口自举电路，增大动态范围；采用两个电流跟随器，实现了浮地等效元件；为了扩大应用范围，本发明设计成可以在二端口忆阻和三端口镜像忆阻之间任意转换，也可以连接其他任意非线性电压源，作为一个大动态范围非线性可控模拟电阻使用。本发明的大动态范围浮地忆阻等效元件具有以下电气特性的优点：如低成本、对静电放电低敏感、对电磁干扰低敏感、可任意接入的浮地电路元件，大动态范围、可实现二端口忆阻和三端口镜像忆阻之间的任意转换。

Description

一种大动态范围浮地忆阻等效元件及非线性可控模拟电阻
技术领域
本发明涉及忆阻器技术领域，尤其涉及一种忆阻器等效模拟电路。
背景技术
忆阻作为迷失的非线性无源二端元器件是由蔡少棠猜想并推广到忆阻***的，它具有非易失性。更广义的定义认为忆阻基于电阻开关效应可以涵盖所有形式的双端非易失存储器。
忆阻M具有以下关系式：
其中q和t分别表示磁通量、电荷量和时间变量。R[q(t)]这个函数的斜率称为忆阻，类似如下可变电阻：
其中Vi(t)和Ii(t)表示忆阻瞬时输入电压和输入电流。
如今忆阻在许多科学领域被用来构建忆阻***，如生物过程仿真、合成神经元、多级存储***等。阻器一般可分为五类：二氧化钛忆阻，聚合物忆阻器，分层忆阻器，铁电忆阻器和自旋忆阻***，例如由美国Bio Inspired Technologies,LLC公司研发的神经比特忆阻(Neuro-Bit)，是迄今为止唯一商业在售的忆阻器，它是一种在有记忆的硅晶片上制作的纳米薄膜电阻器，然而，该忆阻的动态范围小，测试设备要求比较高，工作环境的影响大及售价高。因此神经比特忆阻的应用在很大程度上受到以上限制。探索一种低成本大动态范围的忆阻浮地等效元件非常有意义。
发明内容
为了解决现有技术中的问题，本发明提出了一种通过压控线性电阻(Voltage-Controlled Linear Resistor,VCLR)实现大动态范围浮地忆阻等效元件(A LargeDynamic Range Floating Equivalent Circuit of Memristor,LDRFECM)，该LDRFECM应用了输入端口自举电路和输出端口自举电路，实现了增大动态范围；利用普通结型场效应管(JFET)实现VCLR；采用两个电流跟随器，实现了浮地等效元件；为了扩大应用范围，设计成可以在二端口忆阻和三端口镜像忆阻之间任意转换。
本发明采用如下技术方案：
一种大动态范围浮地忆阻等效元件(LDRFECM)，所述等效元件包括大动态范围浮地压控线性电阻(VCLR)和忆阻描述函数电路；其中，
大动态范围浮地VCLR包括JFET、输入端口自举电路和输出端口自举电路、两个电流跟随器；其中，所述输入端口自举电路和输出端口自举电路包括两个自举电路、两个电压跟随器A2,A5、减法器A14、加法器A13；第一自举电路由比例混合器A3和加法器A9构成，第二自举电路由比例混合器A4和加法器A10构成，所述输入端口自举电路和输出端口自举电路的比例因子α满足：0＜α＜1，A3的同相输入端作为所述VCLR的输入端口A，A4的同相输入端作为所述VCLR的输出端口B；加法器A9将比例混合器A4的输出和电压跟随器A2跟随的输入电压VA相加，加法器A10将比例混合器A3的输出和电压跟随器A5跟随的输入电压VB相加，加法器A9的输出作为第一自举电路的输出，加法器A10的输出作为第二自举电路的输出；第一自举电路的输出电压、第二自举电路的输出电压通过减法器A14做差，所述加法器A13将减法器A14的输出电压、第二自举电路的输出电压、控制电压源的电压相加，所述加法器A13的输出控制所述JFET的驱动端；所述电流跟随器实现大动态范围浮地VCLR的输入电流Iin、输出电流Iout与JFET的漏源电流IDS三者相等；从而所述大动态范围浮地VCLR的输入电阻扩大了1/α倍；所述忆阻描述函数电路包括忆阻输入端E、控制电压输出端C，所述忆阻描述函数电路使得输出的控制电压VC与输入电压VE的历史信息有关；
把所述大动态范围浮地VCLR的控制电压源的输入端与所述忆阻描述函数电路的控制电压输出端C连接，就构成了一个LDRFECM。
进一步地，第一电流跟随器的输入端与所述VCLR的输入端口A相连，其输出端与JFET的第一端口相连，第二电流跟随器的输入端与JFET的第二端口相连，其输出端与所述VCLR的输出端口B相连。
进一步地，所述比例混合器A3的同相端与所述VCLR的输入端口A相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；所述比例混合器A4的同相端与所述VCLR的输出端口B相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；加法器A9的输出电压V9＝VA+(1-α)VB，和加法器A10的输出电压V10＝VB+(1-α)VA，其中，VA是所述VCLR的输入电压，VB是所述VCLR的输出电压。
进一步地，将所述VCLR的输入端口A和所述VCLR的输出端口B作为LDRFECM的输入和输出端口，所述LDRFECM的忆阻R[q(t)]始终受VC(t)控制；此时，该LDRFECM是一个三端镜像忆阻。
进一步地，将所述VCLR的输入端口A和所述VCLR的输出端口B通过减法器与所述忆阻输入端E直连，(VA-VB)直接控制忆阻自身的电气特性；此时，该LDRFECM是一个二端口常规忆阻。
进一步地，所述JFET为N沟道JFET或者为P沟道JFET。
另一方面，本发明还提供了一种大动态范围非线性可控模拟电阻，包括JFET、输入端口自举电路和输出端口自举电路、两个电流跟随器；其中，所述输入端口自举电路和输出端口自举电路包括两个自举电路、两个电压跟随器A2,A5、减法器A14、加法器A13；第一自举电路由比例混合器A3和加法器A9构成，第二自举电路由比例混合器A4和加法器A10构成，所述输入端口自举电路和输出端口自举电路的比例因子α满足：0＜α＜1，A3的同相输入端作为所述非线性可控模拟电阻的输入端口A，A4的同相输入端作为所述非线性可控模拟电阻的输出端口B；加法器A9将比例混合器A4的输出和电压跟随器A2跟随的输入电压VA相加，加法器A10将比例混合器A3的输出和电压跟随器A5跟随的输入电压VB相加，加法器A9的输出作为第一自举电路的输出，加法器A10的输出作为第二自举电路的输出；第一自举电路的输出电压、第二自举电路的输出电压通过减法器A14做差，所述加法器A13将减法器A14的输出电压、第二自举电路的输出电压、控制电压源的电压相加，所述加法器A13的输出控制所述JFET的驱动端；所述电流跟随器实现非线性可控模拟电阻的输入电流Iin、输出电流Iout与JFET的漏源电流IDS三者相等；从而所述非线性可控模拟电阻的输入电阻扩大了1/α倍。
本发明的有益效果是：本发明的大动态范围浮地忆阻等效元件LDRFECM，利用JFET实现等效浮地忆阻。相比神经比特忆阻和其他忆阻，该LDRFECM具有以下电气特性的优点：如低成本、对静电放电低敏感、对电磁干扰低敏感、可任意接入的浮地电路元件，大动态范围、可实现二端口忆阻和三端口镜像忆阻之间的任意转换。此外，大动态范围浮地VCLR的控制电压源的输入端可以不与忆阻描述函数电路的控制电压输出端C相连接，它可以与一个其它任意非线性电压源相连接，此时LDRFECM转换为一种大动态范围非线性可控模拟电阻。
附图说明
图1是本发明的大动态范围浮地VCLR的电路图；
图2是二次幂非线性磁控忆阻的描述函数的硬件实现的电路图。
具体实施方式
下面结合附图说明及具体实施方式对本发明进一步说明。
要实现本发明的大动态范围浮地忆阻等效元件LDRFECM，第一步首先要实现大动态范围浮地压控线性电阻VCLR，如图1所示。其中，参数0＜α＜1，A为输入端口，B为输出端口，C为所述VCLR控制电压源的输入端口，VA(t)表示输入电压源，VB(t)表示输出的电压源，VC(t)表示控制电压源，Iin和Iout分别表示所述VCLR的输入电流和输出电流，D、G、S分别表示JFET的漏极、栅极、源极(G画在JFET通道中间表示D和S是可互换的，为简洁起见，在下文中我们只用一个N沟道JFET为例分析，对于P沟道JFET，我们可以得到类似的结论)。
对于一个N沟道JFET，它应满足VDS＞0，当0＜VGS＜VP并且|VGD|＝|VGS-VDS|＜VP时，它在可变电阻区(三极管区)工作，漏极电流可以表示为：
其中IDS、IDSS、VP、VGS、VDS分别表示JFET的漏源电流、零栅源电压饱和电流、夹断电压、栅源电压、漏源电压。因此，从式(3)可推导出JFET的漏极和源极之间的电阻RDS：
式(3)和式(4)表明，RDS只依靠VGS，当VDS非常小，JFET是一个近似的VCLR。但是，随VDS的增加，RDS不只依靠VGS，而是随着VDS的增加而增加，IDS与VDS开始偏离线性关系。
因此，为了获得一个VCLR，我们应该增加JFET的VDS动态范围。在图1中，(A3和A9)，(A4和A10)分别是两个自举电路。A2和A5是两个电压跟随器，A3、A4是两个相位相同的比例混合器，A9和A10是两个加法器，可以推导得出V3＝(2-α)VA，V4＝(2-α)VB，V′3＝(1-α)VA，V′4＝(1-α)VB，V9＝VA+(1-α)VB，V10＝VB+(1-α)VA。然后，A14是一个减法器，我们得到V14＝(V9-V10)/2＝α(VA-VB)/2。A13是相位相同的加法器，我们得到VG＝V14+V10+VC＝α(VA-VB)/2+VB+(1-α)VA+VC。此外，根据运算放大器的虚短和虚断特性，有VD＝VN11＝VP11＝V9＝VA+(1-α)VB,VS＝VN12＝VP12＝V10＝VB+(1-α)VA以及VDS＝VD-VS＝α(VA-VB)。因此，我们得到：
VGS＝VG-VS＝α(VA-VB)/2+VC＝VDS/2+VC. (5)
式(5)代入到式(4)得到：
式(6)和式(7)表明，JFET的VDS动态范围被上述两个自举电路扩大1/α。RDS是一个由VC控制的VCLR。值得注意的是，对于一个N沟道JFET，因为VDS＞0,0＜VGS＜VP和|VGD|＝|VGS-VDS|＜VP，从式(5)可以看出，VA、VB、VC应满足VA＞VB，-α(VA-VB)/2＜VC＜VP-α(VA-VB)/2以及|VC-α(VA-VB)/2|＜VP。
此外，为了获得一个浮地电阻，我们需要让Iin＝Iout。在图1中，(A1,A7,A11)和(A6,A8,A12)分别是两个电流跟随器。因此，我们可以推导出VN12＝VP12＝V10＝VB+(1-α)VA＝V12+rIDS、VN11＝VP11＝V9＝VA+(1-α)VB＝V11-rIDS。从而我们得到V12＝VB+(1-α)VA-rIDS，V11＝VA+(1-α)VB+rIDS。因此，对于A1和A6是两个电压跟随器，我们得到：
V8＝V10+VB-V12＝VB+rIDS, (8)
V7＝V9+VA-V11＝VA-rIDS. (9)
从式(8)和式(9)可以得到：
Iin＝(VA-V7)/r＝Iout＝(V8-VB)/r＝IDS. (10)
式(10)显示Iin＝Iout＝IDS由两个以上的电流跟随器实现。因此，从式(7)和式(10)推导这个具有大的动态范围浮地VCLR的输入电阻RAB(t)可以表示为：
比较式(6)与式(11)，我们可以进一步看到RAB＝(1/α)RDS。大动态范围浮地VCLR的输入电阻比单独的JFET增加了1/α。
接下来，实现忆阻等效元件LDRFECM。从式(2)我们可以看出，在受到一个激励信号时，忆阻器既包含设备的历史信息又有当前激励信号的信息。对于忆阻通过的电荷数量是其中是一阶积分算子。从式(2)可以推导出忆阻R[q(t)]：
R[q(t)]＝M(q)+qdM(q)/dq, (12)
特定条件下，M[q(t)]可以是q(t)的理论上的任意解析函数。因此为了实现图2中的控制电压源VC(t)和式(11)的LDRFECM，应根据忆阻器的电气特性：
RAB(t)＝R[q(t)]. (13)
式(13)表明，为了实现图2控制电压源VC(t)的LDRFECM，需要由忆阻等效元件产生。忆阻的动态行为与它们不同的工艺和材料有关。然而，一些忆阻器的物理设备模型，难以数学表达式来描述，如神经点忆阻器，因此能用数学建模的忆阻器更有用。对于不同的忆阻动力学数学模型，其相应的等效元件是不同。为了不失一般性，我们举一个忆阻的等效元件的例子——一个二次幂非线性磁控忆阻的描述函数，如图2所示。所述的二次幂忆阻描述函数电路只是本发明为了产生控制电压源VC(t)所举的一个例子。实际上，任何符合忆阻非易失性广义定义的式(1)和式(2)的忆阻描述函数电路所产生的控制电压源VC(t)均可作为大动态范围浮地VCLR的控制电压源，产生一个相应定义的忆阻等效元件。
在图2中，E是二次幂函数的忆阻输入端，VE是等效控制电压。图2中的端口C与图1中的端口相同。A15是一个反相积分器和A16是一个反向比例混合器，gM1是乘子的乘法增益。因此，根据运算放大器的虚短和虚断特性，有：
VC(t)＝-gM[-1/(rc)∫VE(t)dt]2＝-gM1/(rc)2[∫VE(t)dt]2. (14)
式(14)代入到式(11)和式(13)，我们得到：
式(15)表明RAB(t)与二次幂忆阻的历史信息有关，其非易失性取决于等效控制电压积分的二次幂。
需要注意的是，从上述讨论可以进一步观察，首先，把大动态范围浮地VCLR的控制电压源的输入端与忆阻等效元件的电压输出端连接，就是一个LDRFECM。然后，将LDRFECM的输入和输出端口(图1中的A和B端口)作为忆阻器的输入和输出端口，于是电路***中的忆阻器可以由本发明的大动态范围浮地忆阻等效元件进行代替。
其次，在图2的例子中，由于控制电压源VC(t)是忆阻等效元件产生的，LDRFECM的忆阻R[q(t)]不受它的输入电位差(VA-VB)控制。不管(VA-VB)是多少，LDRFECM的忆阻R[q(t)]始终受VC(t)控制。因此，在这种条件下，该LDRFECM实际上是一个三端口镜像忆阻。
再次，图1中端口A和B可以通过减法器与图2中的端口E直连，(VA-VB)就直接控制忆阻自身的电气特性，VE(t)＝VA(t)-VB(t)。在这种情况下，该LDRFECM成为两端口常规忆阻。
本发明的大动态范围浮地VCLR的控制电压源的输入端C可以不与忆阻描述函数电路的控制电压输出端C相连接，它可以与一个其它任意非线性电压源相连接，此时LDRFECM则成为一种大动态范围非线性可控模拟电阻，该大动态范围非线性可控模拟电阻是一种大动态范围浮地忆阻等效元件的特例。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种大动态范围浮地忆阻等效元件(LDRFECM)，其特征在于：所述等效元件包括大动态范围浮地压控线性电阻(VCLR)和忆阻描述函数电路；其中，
大动态范围浮地VCLR包括JFET、输入端口自举电路和输出端口自举电路、两个电流跟随器；其中，所述输入端口自举电路和输出端口自举电路包括两个自举电路、两个电压跟随器A2,A5、减法器A14、加法器A13；第一自举电路由比例混合器A3和加法器A9构成，第二自举电路由比例混合器A4和加法器A10构成，所述输入端口自举电路和输出端口自举电路的比例因子α满足：0＜α＜1，A3的同相输入端作为所述VCLR的输入端口A，A4的同相输入端作为所述VCLR的输出端口B；加法器A9将比例混合器A4的输出和电压跟随器A2跟随的输入电压VA相加，加法器A10将比例混合器A3的输出和电压跟随器A5跟随的输入电压VB相加，加法器A9的输出作为第一自举电路的输出，加法器A10的输出作为第二自举电路的输出；第一自举电路的输出电压、第二自举电路的输出电压通过减法器A14做差，所述加法器A13将减法器A14的输出电压、第二自举电路的输出电压、控制电压源的电压相加，所述加法器A13的输出控制所述JFET的驱动端；所述电流跟随器实现大动态范围浮地VCLR的输入电流Iin、输出电流Iout与JFET的漏源电流IDS三者相等；从而所述大动态范围浮地VCLR的输入电阻扩大了1/α倍；
所述忆阻描述函数电路包括忆阻输入端E、控制电压输出端C，所述忆阻描述函数电路使得输出的控制电压VC与输入电压VE的历史信息有关；
把所述大动态范围浮地VCLR的控制电压源的输入端与所述忆阻描述函数电路的控制电压输出端C连接，就构成了一个LDRFECM。
2.根据权利要求1所述的等效元件，其特征在于：将所述VCLR的输入端口A和所述VCLR的输出端口B作为LDRFECM的输入和输出端口，所述LDRFECM的忆阻R[q(t)]始终受VC(t)控制；此时，该LDRFECM是一个三端镜像忆阻。
3.根据权利要求1所述的等效元件，其特征在于：将所述VCLR的输入端口A和所述VCLR的输出端口B通过减法器与所述忆阻输入端E直连，(VA-VB)直接控制忆阻自身的电气特性；此时，该LDRFECM是一个二端口常规忆阻。
4.根据权利要求1所述的等效元件，其特征在于：第一电流跟随器的输入端与所述VCLR的输入端口A相连，其输出端与JFET的第一端口相连，第二电流跟随器的输入端与JFET的第二端口相连，其输出端与所述VCLR的输出端口B相连。
5.根据权利要求1所述的等效元件，其特征在于：所述比例混合器A3的同相端与所述VCLR的输入端口A相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；所述比例混合器A4的同相端与所述VCLR的输出端口B相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；加法器A9的输出电压V9＝VA+(1-α)VB，和加法器A10的输出电压V10＝VB+(1-α)VA，其中，VA是所述VCLR的输入电压，VB是所述VCLR的输出电压。
6.根据权利要求1所述的等效元件，其特征在于：所述JFET为N沟道JFET或者为P沟道JFET。
7.一种大动态范围非线性可控模拟电阻，其特征在于：所述非线性可控模拟电阻包括JFET、输入端口自举电路和输出端口自举电路、两个电流跟随器；其中，所述输入端口自举电路和输出端口自举电路包括两个自举电路、两个电压跟随器A2,A5、减法器A14、加法器A13；第一自举电路由比例混合器A3和加法器A9构成，第二自举电路由比例混合器A4和加法器A10构成，所述输入端口自举电路和输出端口自举电路的比例因子α满足：0＜α＜1，A3的同相输入端作为所述非线性可控模拟电阻的输入端口A，A4的同相输入端作为所述非线性可控模拟电阻的输出端口B；加法器A9将比例混合器A4的输出和电压跟随器A2跟随的输入电压VA相加，加法器A10将比例混合器A3的输出和电压跟随器A5跟随的输入电压VB相加，加法器A9的输出作为第一自举电路的输出，加法器A10的输出作为第二自举电路的输出；第一自举电路的输出电压、第二自举电路的输出电压通过减法器A14做差，所述加法器A13将减法器A14的输出电压、第二自举电路的输出电压、控制电压源的电压相加，所述加法器A13的输出控制所述JFET的驱动端；所述电流跟随器实现非线性可控模拟电阻的输入电流Iin、输出电流Iout与JFET的漏源电流IDS三者相等；从而所述非线性可控模拟电阻的输入电阻扩大了1/α倍。
8.根据权利要求7所述的非线性可控模拟电阻，其特征在于：第一电流跟随器的输入端与所述非线性可控模拟电阻的输入端口A相连，其输出端与JFET的第一端口相连，第二电流跟随器的输入端与JFET的第二端口相连，其输出端与所述非线性可控模拟电阻的输出端口B相连。
9.根据权利要求7所述的非线性可控模拟电阻，其特征在于：所述比例混合器A3的同相端与所述非线性可控模拟电阻的输入端口A相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；所述比例混合器A4的同相端与所述非线性可控模拟电阻的输出端口B相连，反向端通过阻值为r的电阻接地，输出端通过阻值为(1-α)r的电阻与反向端相连；加法器A9的输出电压V9＝VA+(1-α)VB，和加法器A10的输出电压V10＝VB+(1-α)VA，其中，VA是所述非线性可控模拟电阻的输入电压，VB是所述非线性可控模拟电阻的输出电压。
10.根据权利要求7所述的非线性可控模拟电阻，其特征在于：所述非线性可控模拟电阻的控制电压源的输入端与非线性电压源相连接。
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