CN108122876A - 芯片封装结构 - Google Patents

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Abstract

提供一种芯片封装结构，芯片封装结构包含一芯片结构，一接地凸块，一导电屏蔽膜。第一接地凸块，位于芯片结构下方。导电屏蔽膜设置于芯片结构上方并延伸至第一接地凸块上，导电屏蔽膜电性连接至第一接地凸块。

Description

芯片封装结构
技术领域
本发明实施例涉及半导体技术，且特别涉及半导体芯片封装结构。
背景技术
半导体集成电路(integrated circuit，IC)工业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。然而，这些进步增加了加工与制造集成电路的复杂性。
在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件(或线路))缩小。此元件尺寸微缩化的工艺一般来说具有增加生产效率与降低相关费用的益处。
然而，由于部件(feature)尺寸持续缩减，制造工艺持续变的更加难以实施。因此，形成越来越小的尺寸的可靠的半导体装置是个挑战。
发明内容
在一些实施例中，提供芯片封装结构，芯片封装结构包含芯片结构；第一接地凸块位于芯片结构下方；以及导电屏蔽膜设置于芯片结构上方并延伸至第一接地凸块上，其中导电屏蔽膜电性连接至第一接地凸块。
在一些其他实施例中，提供芯片封装结构，芯片封装结构包含重布线结构，重布线结构包含介电结构、重分布线和密封环结构，其中重分布线和密封环结构在介电结构中，密封环结构围绕重分布线，密封环结构包含第一密封环和在第一密封环上方并电性连接至第一密封环的第二密封环，且重布线结构具有第一侧壁、第一表面和与第一表面相对的第二表面；芯片结构在第一表面上方；接地凸块在第二表面上方，其中第一密封环在接地凸块与第二密封环之间，且接地凸块与第一密封环和第二密封环投影重迭；以及导电屏蔽膜覆盖芯片结构和第一侧壁，其中导电屏蔽膜、密封环结构和接地凸块彼此电性连接。
在另外一些实施例中，提供芯片封装结构的形成方法，此方法包含提供芯片结构和重布线结构，其中重布线结构具有侧壁、第一表面和与第一表面相对的第二表面，且芯片结构在第一表面上方；形成接地凸块和导电凸块于第二表面上方；以及形成导电屏蔽膜于芯片结构、重布线结构的侧壁和第二表面和接地凸块上方，其中导电屏蔽膜电性连接至接地凸块。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A-图1O为依据一些实施例的形成芯片封装结构的工艺的各种阶段的剖面示意图。
图1M-1为依据一些实施例的图1M中的重布线结构、导电凸块、接地凸块的底视图。
图1N-1为依据一些实施例的图1N中的托盘(tray)的上视图。
图1O-1为依据一些实施例的图1O的一区域的放大剖面示意图。
图1O-2为依据一些实施例的图1O中的芯片封装结构的底视图。
图2A-图2B为依据一些实施例的形成芯片封装结构的工艺的各种阶段的剖面示意图。
图2B-1为依据一些实施例的图2B中的芯片封装结构的底视图。
图3A-图3B为依据一些实施例的形成芯片封装结构的工艺的各种阶段的剖面示意图。
图3B-1为依据一些实施例的图3B中的芯片封装结构的底视图。
图4为依据一些实施例的形成芯片封装结构的工艺的一阶段的剖面示意图。
图5为依据一些实施例的形成芯片封装结构的工艺的一阶段的剖面示意图。
其中，附图标记说明如下：
110 承载基板
120、240、A1、A2 粘着层
130 缓冲层
132、261a、263a、265a、267a、622 开口
140 导电层
150 掩模层
152 通孔
160、334、V1、V2、V3 导通孔结构
170、310、320 芯片
180、230、261、263、265、267、332 介电层
210、336、338 接合垫
220 内连线结构
250、350 模塑化合物层
252、269a、402、S1、S2、S3、S4 侧壁
260 重布线结构
262、264、266 重分布线
268 接垫
269b、401 顶表面
269c、403 底表面
272、360 导电凸块
274 接地凸块
280 框架
300 芯片封装体
330、610 基底
332a、332b 表面
342、344 导线
400、800、900、1000 芯片封装结构
410 底部填充层
500 切割刀
600、600a、600b 托盘
620 支架结构
620a、620c 上部
620b 下部
630 间隔物结构
710 导电屏蔽膜
710a 导电屏蔽材料层
C 芯片结构
D 介电结构
CR 中央区域
PR 周边区域
GP 接地垫
SL1、SL2、SL3 密封层
SR1、SR2、SR3 密封环
ST 密封环结构
D1、D2、D3 距离
T1、T2、T3、T4、T272、T274、T620 厚度
W260、W400、W620、W620a、W620b 宽度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。应当理解的是，可提供额外的操作于本发明实施例的方法之前、本发明实施例的方法中和本发明实施例的方法之后，且在本发明实施例的方法的其他实施例中，可取代或消除所述的一些操作。
图1A-图1O为依据一些实施例的形成芯片封装结构的工艺的各种阶段的剖面示意图。依据一些实施例，如图1A所示，提供承载基板110。依据一些实施例，配置承载基板110以在后续工艺步骤期间提供机械性和结构性支撑。依据一些实施例，承载基板110包含玻璃、氧化硅、氧化铝、陶瓷、金属、前述的组合及/或类似材料。依据一些实施例，承载基板110包含金属框架。
依据一些实施例，如图1A所示，粘着层120形成于承载基板110上方。依据一些实施例，粘着层120包含任何合适的粘着材料，例如紫外(ultraviolet)胶或光热转换(Light-to-Heat Conversion，LTHC)胶，其当暴露于紫外光或雷射时会失去其粘着性质。粘着层120通过使用压合工艺、旋涂工艺、印刷工艺或其他合适的工艺形成。
依据一些实施例，如图1A所示，缓冲层130形成于粘着层120上方。依据一些实施例，配置缓冲层130以在后续工艺期间提供接合的结构支撑并帮助减少晶粒偏移以及焊球破裂的问题。依据一些实施例，缓冲层130包含聚合物材料，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺或环氧树脂。依据一些实施例，缓冲层130通过使用旋涂工艺、化学气相沉积工艺、压合工艺或印刷工艺形成。在一些实施例中，缓冲层130为包含粘着层的复合层。
依据一些实施例，如图1A所示，导电层140形成于缓冲层130上方。导电层140包含铜、钛、前述的组合或其他合适的导电材料。依据一些实施例，导电层140通过使用物理气相沉积工艺、化学气相沉积工艺或压合工艺形成。
依据一些实施例，如图1B所示，掩模层150形成于导电层140上方。依据一些实施例，掩模层150具有通孔152暴露导电层140的一部分。掩模层150包含光致抗蚀剂材料或其他合适的材料。
依据一些实施例，如图1C所示，导通孔结构160形成于通孔152中。依据一些实施例，导通孔结构160也被称为导电结构。导通孔结构160包含铜或其他合适的导电材料。
依据一些实施例，导通孔结构160的形成包含实施电镀工艺。在一些其他实施例中，不形成导电层140，且导通孔结构160的形成包含实施沉积工艺和平坦化工艺。
据一些实施例，通过将掩模层150浸泡于化学溶液中移除掩模层150。举例来说，化学溶液包含乳酸乙酯(ethyl lactate)、苯甲醚(anisole)、乙酸异戊酯(methyl butylacetate)、乙酸正戊酯(amyl acetate)及/或重氮基光活性化合物(diazo photoactivecompound)。
依据一些实施例，如图1D所示，移除不被导通孔结构160覆盖的导电层140。依据一些实施例，此移除工艺包含湿蚀刻工艺或干蚀刻工艺。
依据一些实施例，如图1E所示，芯片结构C设置于缓冲层130上方。依据一些实施例，每一芯片结构C包含芯片170、介电层180、接合垫210、内连线结构220和介电层230。依据一些实施例，如图1E所示，芯片170设置于缓冲层130上方。依据一些实施例，芯片170也被称为半导体基底、***单芯片(system-on-Chip，SoC)、逻辑晶粒或记忆体晶粒。在一些其他实施例(未显示)中，每一芯片结构C包含多个芯片170。
依据一些实施例，如图1E所示，在每一芯片结构C中，介电层180形成于芯片170上方。依据一些实施例，接合垫210形成于介电层180中。依据一些实施例，接合垫210电性连接至形成于芯片170中/上方的装置(未显示)。
依据一些实施例，如图1E所示，内连线结构220各自形成于接合垫210上方。依据一些实施例，内连线结构220包含导电柱或导电凸块。
依据一些实施例，如图1E所示，介电层230形成于介电层180上方并围绕内连线结构220。依据一些实施例，如图1E所示，粘着层240设置于缓冲层130与芯片170之间，以将芯片170接合至缓冲层130。
依据一些实施例，如图1F所示，模塑化合物层250形成于缓冲层130上方以覆盖导电层140、导通孔结构160、芯片结构C和粘着层240。依据一些实施例，模塑化合物层250包含聚合物材料。依据一些实施例，模塑化合物层250通过使用成型工艺形成。
依据一些实施例，如图1G所示，移除模塑化合物层250的顶部。依据一些实施例，此移除工艺包含研磨工艺或化学机械研磨工艺。依据一些实施例，在移除工艺之后，模塑化合物层250围绕芯片结构C、导电层140和导通孔结构160。
依据一些实施例，如图1H所示，介电层261形成于芯片结构C、模塑化合物层250和导通孔结构160上方。依据一些实施例，介电层261具有开口261a暴露模塑化合物层250、导通孔结构160和内连线结构220的一部分。
依据一些实施例，如图1H所示，图案化导电层C1形成于介电层261上方，且导通孔结构V1形成于开口261a中。依据一些实施例，图案化导电层C1包含重分布线262和密封层SL1。
依据一些实施例，密封层SL1围绕重分布线262。依据一些实施例，密封层SL1与重分布线262、导通孔结构160和芯片结构C电性绝缘。
依据一些实施例，导通孔结构V1电性连接其上方的重分布线262至其下方的导通孔结构160和内连线结构220。在一些实施例中，导通孔结构V1物理和电性连接密封层SL1。
在一些实施例中，密封层SL1形成于芯片结构C之间的模塑化合物层250正上方(或正好在其上)。图案化导电层C1和导通孔结构V1包含铜、铝、钨、钛、金、前述的组合或其他合适的导电材料。
依据一些实施例，如图1H所示，介电层263形成于图案化导电层C1和介电层261上方。依据一些实施例，介电层263具有开口263a暴露重分布线262和密封层SL1的一部分。
依据一些实施例，如图1H所示，图案化导电层C2形成于介电层263上方，且导通孔结构V2形成于开口263a中。依据一些实施例，图案化导电层C2包含重分布线264和密封层SL2。
依据一些实施例，密封层SL2围绕重分布线264。依据一些实施例，密封层SL2与重分布线264电性绝缘。
依据一些实施例，导通孔结构V2电性连接其上方的重分布线264至其下方的重分布线262。依据一些实施例，导通孔结构V2电性连接其上方的密封层SL2至其下方的密封层SL1。图案化导电层C2和导通孔结构V2包含铜、铝、钨、钛、金、前述的组合或其他合适的导电材料。
依据一些实施例，如图1H所示，介电层265形成于图案化导电层C2和介电层263上方。依据一些实施例，介电层265具有开口265a暴露重分布线264和密封层SL2的一部分。
依据一些实施例，如图1H所示，图案化导电层C3形成于介电层265上方，且导通孔结构V3形成于开口265a中。依据一些实施例，图案化导电层C3包含重分布线266和密封层SL3。依据一些实施例，密封层SL3围绕重分布线266。依据一些实施例，密封层SL3与重分布线266电性绝缘。
依据一些实施例，导通孔结构V3电性连接其上方的重分布线266至其下方的重分布线264。依据一些实施例，导通孔结构V3电性连接其上方的密封层SL3至其下方的密封层SL2。图案化导电层C3和导通孔结构V3包含铜、铝、钨、钛、金、前述的组合或其他合适的导电材料。
依据一些实施例，如图1H所示，介电层267形成于图案化导电层C3和介电层265上方。依据一些实施例，介电层267具有开口267a暴露重分布线266和密封层SL3的一部分。
依据一些实施例，如图1H所示，接垫268和接地垫GP形成于介电层267上方。依据一些实施例，接垫268延伸进入开口267a中并电性连接至其下方的重分布线266。依据一些实施例，接地垫GP延伸进入开口267a中并电性连接至密封层SL3。
依据一些实施例，介电层261、263、265和267共同形成介电结构D。在一些实施例中，介电结构D和模塑化合物层250由不同材料制成。依据一些实施例，密封层SL1、SL2和SL3通过介电结构D与重分布线262、264和266以及芯片结构C电性绝缘。依据一些实施例，介电结构D、密封层SL1、SL2和SL3、重分布线262、264和266、导通孔结构V1、V2和V3、接垫268以及接地垫GP共同形成重布线结构260。
依据一些实施例，如图1H所示，导电凸块272和接地凸块274分别形成于接垫268和接地垫GP上方。依据一些实施例，导电凸块272和接地凸块274包含锡(Sn)或其他合适的材料。
依据一些实施例，导电凸块272和接地凸块274的形成包含形成焊锡膏(solderpaste)于接垫268和接地垫GP上方并将焊锡膏回焊(reflow)。
在一些实施例中，密封层SL1、SL2和SL3电性接地。在一些实施例中，密封层SL1、SL2和SL3通过接地凸块274电性接地。
依据一些实施例，如图1J所示，将芯片结构C颠倒翻转并设置于框架280(或载板)上方。依据一些实施例，如图1J所示，移除承载基板110和粘着层120。
依据一些实施例，如图1K所示，移除缓冲层130的一部分以形成开口132于缓冲层130中。依据一些实施例，开口132暴露导电层140。依据一些实施例，此移除工艺包含雷射钻孔工艺或光光刻工艺以及蚀刻工艺。
依据一些实施例，如图1L所示，芯片封装体300设置于芯片结构C和模塑化合物层250上方以与导电层140接合。依据一些实施例，每一芯片封装体300包含芯片310和320、基底330、导线342和344、模塑化合物层350和导电凸块360。
依据一些实施例，芯片310和320设置于基底330上方。依据一些实施例，芯片310通过芯片310与基底330之间的粘着层A1接合至基底330。依据一些实施例，芯片320通过芯片320与芯片310之间的粘着层A2接合至芯片310。
依据一些实施例，基底330包含介电层332、导通孔结构334以及接合垫336和338。介电层332可具有彼此堆迭的多个介电膜(未显示)。依据一些实施例，介电层332具有相对的表面332a和332b。依据一些实施例，导通孔结构334穿过介电层332。
依据一些实施例，接合垫336位于表面332a上方。依据一些实施例，接合垫336位于相应的导通孔结构334上方以电性连接至相应的导通孔结构334。依据一些实施例，接合垫338位于表面332b上方。依据一些实施例，接合垫338位于相应的导通孔结构334下方以电性连接至相应的导通孔结构334。
依据一些实施例，导线342物理和电性连接芯片310与接合垫336。依据一些实施例，导线344物理和电性连接芯片320与接合垫336。依据一些实施例，模塑化合物层350成型于芯片310和320、导线342和344以及基底330上方。
依据一些实施例，配置模塑化合物层350以保护芯片310和320以及导线342和344在后续的工艺期间免受损坏和污染。依据一些实施例，模塑化合物层350包含聚合物材料。
图1L中显示的芯片封装体300为一范例。芯片封装体300不限于图1L中显示的芯片封装体300的类型。也就是说，芯片封装体300可为任何合适类型的芯片封装体。举例来说，芯片封装体300包含通过模塑化合物层、底部填充层、聚合物层及/或类似物围绕的芯片。芯片封装体300包含层迭封装(package-on-package，PoP)类型的半导体封装体、多芯片堆迭封装体、包含多个芯片堆迭于基底上的芯片封装体、仅包含一芯片的芯片封装体或任何合适类型的芯片封装体。
依据一些实施例，导电凸块360连接接合垫338与导电层140。依据一些实施例，如图1L所示，底部填充层410填充于基底330与缓冲层130之间。依据一些实施例，底部填充层410包含聚合物材料。
依据一些实施例，如图1M所示，实施机械性单切(singulation)工艺于芯片封装体300之间的底部填充层410和缓冲层130、芯片结构C之间的模塑化合物层250以及重布线结构260上方。依据一些实施例，通过使用切割刀500实施机械性单切工艺。
依据一些实施例，如图1L和图1M所示，机械性单切工艺切割穿透底部填充层410、缓冲层130、模塑化合物层250、介电结构D以及密封层SL1、SL2和SL3，以形成独立的芯片封装结构400。
依据一些实施例，每一芯片封装结构400包含芯片封装体300、芯片结构C、模塑化合物层250的一部分、介电结构D、密封层SL1、SL2和SL3、重分布线262、264和266、接垫268、接地垫GP、导电凸块272、接地凸块274、导电层140以及导通孔结构160、V1、V2和V3。
图1M-1为依据一些实施例的图1M中的重布线结构260、导电凸块272和接地凸块274的底视图。依据一些实施例，如图1M和图1M-1所示，在机械性单切工艺之后，将密封层SL1切割成密封环SR1，将密封层SL2切割成密封环SR2，将密封层SL3切割成密封环SR3。依据一些实施例，在每一芯片封装结构400中，密封环SR1、SR2和SR3共同形成密封环结构ST。
配置密封环结构ST以保护重分布线262、264和266以及介电结构D在机械性单切工艺期间免受损害和避免湿气衰变。在一些实施例中，密封环结构ST还包含连接密封环SR1、SR2和SR3的导通孔结构V1、V2和V3。依据一些实施例，接地凸块274与密封环结构ST投影重迭(或在密封环结构ST正下方)。也就是说，密封环结构ST与接地凸块274重迭。
因此，密封环结构ST与接地凸块274重迭的重布线结构260的尺寸(例如面积)小于密封环结构不与接地凸块重迭的重布线结构的尺寸。
依据一些实施例，密封环SR2和SR3在密封环SR1与接地凸块274之间。在一些实施例中，接地凸块274与全部的密封环SR1、SR2和SR3投影重迭(或在密封环SR1、SR2和SR3正下方)。依据一些实施例，接地凸块274与导通孔结构V2投影重迭(或在导通孔结构V2正下方)。
图1N-1为依据一些实施例的图1N中的托盘的上视图。依据一些实施例，如图1N和图1N-1所示，芯片封装结构400设置于托盘600上方。依据一些实施例，托盘600包含基底610、支架结构620和间隔物结构630。
依据一些实施例，支架结构620设置于基底610上方且彼此间隔开。依据一些实施例，支架结构620以阵列形式排列。依据一些实施例，每一支架结构620具有开口622暴露基底610。
在一些实施例中，支架结构620的宽度W620小于芯片封装结构400的宽度W400。在一些实施例中，支架结构620的宽度W620小于重布线结构260的宽度W260。在一些实施例中，支架结构620的厚度T620大于接地凸块274的厚度T274(或导电凸块272的厚度T272)。
依据一些实施例，支架结构620具有上视形状对应于支架结构620上方的芯片封装结构400(或重布线结构260)的上视形状。举例来说，芯片封装结构400具有正方形形状，而支架结构620也具有正方形形状。支架结构620可具有矩形形状、钻石形状或其他合适的形状。
依据一些实施例，间隔物结构630设置于基底610上方且在支架结构620之间。依据一些实施例，间隔物结构630与支架结构620间隔开。依据一些实施例，基底610、支架结构620和间隔物结构630由相同材料制成，例如金属、陶瓷、合金(例如不锈钢或铝合金)或聚合物。依据一些实施例，支架结构620包含金属材料、聚合物材料(例如环氧树脂或橡胶)或陶瓷材料。支架结构620具有矩形、正方形、多边形或其他合适形状的上视形状。
依据一些实施例，芯片封装结构400设置于相应的支架结构620上方。依据一些实施例，芯片封装结构400的导电凸块272和接地凸块274在芯片封装结构400下方的支架结构620的开口622中。依据一些实施例，导电凸块272和接地凸块274在由重布线结构260、支架结构620和基底610形成的封闭空间(即开口622)中。
依据一些实施例，如图1N所示，导电屏蔽材料层710a形成于芯片封装结构400和托盘600上方。依据一些实施例，导电屏蔽材料层710a顺应性地覆盖芯片封装结构400和托盘600。依据一些实施例，导电屏蔽材料层710a顺应性地覆盖每一芯片封装结构400的顶表面401和侧壁402。
导电屏蔽材料层710a包含金属材料，例如铜、钛、不锈钢、铁镍合金、铁、铝、镍、银、金、铬或钛钨合金。依据一些实施例，导电屏蔽材料层710a的形成包含沉积工艺，例如物理气相沉积工艺、化学气相沉积工艺(例如常压等离子体化学气相沉积工艺)，或喷洒(喷射)工艺。在一些实施例中，导电屏蔽材料层710a的形成包含电镀工艺，例如无电电镀工艺。
依据一些实施例，如图1O所示，移除托盘600。依据一些实施例，在此步骤中，大致形成芯片封装结构800。为了简洁起见，图1O仅显示其中一个芯片封装结构800。
依据一些实施例，在移除托盘600之后，余留在芯片封装结构400上方的导电屏蔽材料层710a形成导电屏蔽膜710。依据一些实施例，导电屏蔽膜710被配置为电磁干扰(electromagnetic interference，EMI)屏蔽膜。依据一些实施例，每一芯片封装结构800包含芯片封装结构400和导电屏蔽膜710。
依据一些实施例，重布线结构260具有侧壁269a、顶表面269b和相对于顶表面269b的底表面269c。依据一些实施例，芯片结构C形成于顶表面269b上方。依据一些实施例，导电凸块272和接地凸块274形成于底表面269c上方。依据一些实施例，导电屏蔽膜710覆盖芯片结构C、顶表面269b和侧壁269a。依据一些实施例，导电屏蔽膜710不覆盖底表面269c。
依据一些实施例，导电屏蔽膜710电性连接至密封环结构ST。依据一些实施例，导电屏蔽膜710通过密封环结构ST和接地垫GP电性连接至接地凸块274。
依据一些实施例，导电屏蔽膜710直接接触密封环结构ST、介电结构D、模塑化合物层250、缓冲层130、底部填充层410和模塑化合物层350。依据一些实施例，导电屏蔽膜710顺应性地覆盖密封环结构ST、介电结构D、模塑化合物层250、缓冲层130、底部填充层410和模塑化合物层350。
图1O-1为依据一些实施例的图1O的区域R的放大剖面示意图。依据一些实施例，如图1O和图1O-1所示，密封环SR1、SR2和SR3、介电结构D以及模塑化合物层250的侧壁S1、S2、S3、S4和252大致彼此共平面。依据一些实施例，介电结构D不覆盖侧壁S1、S2、S3。依据一些实施例，导电屏蔽膜710顺应性地覆盖并直接接触侧壁S1、S2、S3、S4和252。
依据一些实施例，如图1N和图1O所示，当导电屏蔽材料层710a通过使用沉积工艺(例如物理气相沉积工艺)形成时，覆盖顶表面401的导电屏蔽膜710(或导电屏蔽材料层710a)的厚度T1大于覆盖侧壁402的导电屏蔽膜710的厚度T2。
图1O-2为依据一些实施例的图1O中的芯片封装结构800的底视图。依据一些实施例，如图1O和图1O-2所示，密封环结构ST(或密封环SR1、SR2或SR3)为连续的环状结构。依据一些实施例，导电屏蔽膜710、密封环结构ST和接地凸块274与重分布线262、264和266、导电凸块272以及芯片结构C电性绝缘。
依据一些实施例，如图1O和图1O-2所示，全部的接地凸块274与密封环结构ST(或全部的密封环SR1、SR2和SR3)投影重迭(或在密封环结构ST正下方)。因此，缩小了密封环结构ST与接地凸块274重迭的重布线结构260的尺寸(例如面积)。因此，也可缩小芯片封装结构800的尺寸。
图2A-图2B为依据一些实施例的形成芯片封装结构900的工艺的各种阶段的剖面示意图。依据一些实施例，在图1A-图1M的步骤之后，如图2A所示，芯片封装结构400设置于托盘600a上方。依据一些实施例，托盘600a相似于托盘600，除了托盘600a的支架结构620的宽度W620小于芯片封装结构400的宽度W400(或重布线结构260的宽度W260)。因此，依据一些实施例，底表面269c的周边部分在支架结构620的开口622之外。
依据一些实施例，如图2A所示，导电屏蔽材料层710a形成于芯片封装结构400和托盘600a上方。依据一些实施例，导电屏蔽材料层710a顺应性地覆盖芯片封装结构400和托盘600a。
依据一些实施例，导电屏蔽材料层710a顺应性地覆盖每一芯片封装结构400的顶表面401、侧壁402和底表面403。依据一些实施例，导电屏蔽材料层710a顺应性地覆盖每一芯片封装结构400的重布线结构260的底表面269c的周边部分。
依据一些实施例，支架结构620具有上部620a。依据一些实施例，上部620a直接接触重布线结构260。上部620a具有宽度W620a。在一些实施例中，宽度W620a小于芯片封装结构400(或封装体晶粒边缘)的接地凸块274与侧壁402之间的距离D1。
依据一些实施例，如图2B所示，移除托盘600a。依据一些实施例，在此步骤中，大致形成芯片封装结构900。为了简洁起见，图2B仅显示其中一个芯片封装结构900。
依据一些实施例，在移除托盘600a之后，余留在芯片封装结构400上方的导电屏蔽材料层710a形成导电屏蔽膜710。依据一些实施例，每一芯片封装结构900包含芯片封装结构400和导电屏蔽膜710。
依据一些实施例，如图2A和图2B所示，在导电屏蔽材料层710a的形成期间，由于重布线结构260的屏蔽，导电屏蔽膜710(或导电屏蔽材料层710a)在底表面403上方具有厚度T3小于导电屏蔽膜710在侧壁402上方的厚度T2。依据一些实施例，厚度T2的范围从约0.05μm到约50μm。
依据一些实施例，由于厚度T3非常小，因此容易将在底表面403上方的导电屏蔽材料层710a与在支架结构620上方的导电屏蔽材料层710a分离，且不损坏余留在底表面403上方的导电屏蔽材料层710a。
图2B-1为依据一些实施例的图2B中的芯片封装结构900的底视图。依据一些实施例，如图2B和图2B-1所示，导电屏蔽膜710覆盖重布线结构260的底表面269c的周边部分。
依据一些实施例，覆盖底表面269c的导电屏蔽膜710连续地围绕导电凸块272和接地凸块274。依据一些实施例，导电屏蔽膜710与导电凸块272和接地凸块274间隔开。
图3A-图3B为依据一些实施例的形成芯片封装结构1000的工艺的各种阶段的剖面示意图。依据一些实施例，在图1A-图1M的步骤之后，如图3A所示，芯片封装结构400设置于托盘600b上方。
依据一些实施例，托盘600b相似于托盘600a，除了托盘600b的支架结构620在导电凸块272与接地凸块274之间。依据一些实施例，支架结构620仅围绕导电凸块272，而接地凸块274在支架结构620的开口622之外。依据一些实施例，导电凸块272在由重布线结构260、支架结构620和基底610形成的封闭空间(即开口622)中。
依据一些实施例，支架结构620具有上部620a。依据一些实施例，上部620a直接接触重布线结构260。上部620a具有宽度W620a，宽度W620a小于接地凸块274与相邻于接地凸块274的导电凸块272之间的距离D2。依据一些实施例，宽度W620a的范围从约40μm到约500μm。
依据一些实施例，如图3A所示，导电屏蔽材料层710a形成于芯片封装结构400和托盘600b上方。依据一些实施例，导电屏蔽材料层710a顺应性地覆盖芯片封装结构400和托盘600b。
依据一些实施例，导电屏蔽材料层710a顺应性地覆盖每一芯片封装结构400的顶表面401、侧壁402、底表面403和接地凸块274。
支架结构620可具有各种剖面形状，例如L形(如图4所示)或U形(如图5所示)。依据一些实施例，如图4所示，支架结构620具有上部620a和下部620b。依据一些实施例，下部620b宽于上部620a。
依据一些实施例，如图5所示，支架结构620具有上部620a和620c以及下部620b。依据一些实施例，上部620a和620c在下部620b上方且彼此间隔开。依据一些实施例，上部620a在接地凸块274与相邻于接地凸块274的导电凸块272之间。依据一些实施例，上部620c在两相邻的导电凸块272之间。
依据一些实施例，上部620a和620c直接接触重布线结构260。依据一些实施例，上部620a具有宽度W620a，宽度W620a小于接地凸块274与相邻于接地凸块274的导电凸块272之间的距离D2。依据一些实施例，上部620c具有宽度W620c，宽度W620c小于两相邻的导电凸块272之间的距离D3。依据一些实施例，距离D2等于距离D3。依据一些实施例，下部620b具有大于或等于距离D2或D3的宽度W620b。
依据一些实施例，如图3B所示，移除托盘600b。依据一些实施例，在此步骤中，大致形成芯片封装结构1000。为了简洁起见，图3B仅显示其中一个芯片封装结构1000。
依据一些实施例，在移除托盘600b之后，余留在芯片封装结构400上方的导电屏蔽材料层710a形成导电屏蔽膜710。依据一些实施例，每一芯片封装结构1000包含芯片封装结构400和导电屏蔽膜710。依据一些实施例，导电屏蔽膜710直接接触并电性连接至接地凸块274。
依据一些实施例，如图3A和图3B所示，在导电屏蔽材料层710a的形成期间，由于重布线结构260的屏蔽，导电屏蔽膜710(或导电屏蔽材料层710a)在接地凸块274上方具有厚度T4小于导电屏蔽膜710在侧壁402上方的厚度T2。依据一些实施例，厚度T2小于导电屏蔽膜710在顶表面401上方的厚度T1。
图3B-1为依据一些实施例的图3B中的芯片封装结构1000的底视图。依据一些实施例，如图3B和图3B-1所示，底表面269c具有中央区域CR和围绕中央区域CR的周边区域PR。依据一些实施例，接地凸块274位于周边区域PR中。在一些实施例中，周边区域PR的范围取决于接地凸块274的分布范围。依据一些实施例，覆盖底表面269c的导电屏蔽膜710在周边区域PR中并连续地围绕整个中央区域CR。
依据一些实施例，在底表面269c上方的导电凸块272在中央区域CR中。依据一些实施例，接地凸块274围绕导电凸块272。依据一些实施例，导电凸块272电性连接至芯片结构C和芯片封装体300，并与导电屏蔽膜710和接地凸块274电性绝缘。
依据一些实施例，导电屏蔽膜710覆盖导电凸块272与接地凸块274之间的底表面269c。依据一些实施例，导电屏蔽膜710覆盖并电性连接至所有的接地凸块274。
依据一些实施例，由于导电屏蔽膜710覆盖接地凸块274以电性连接至接地凸块274，因此不须在重布线结构260中形成导电路径(例如密封环结构ST)来电性连接导电屏蔽膜710至接地凸块274。因此，缩小了重布线结构260(或芯片封装结构1000)的尺寸。
依据一些实施例，提供芯片封装结构及其形成方法。这些(用于形成芯片封装结构的)方法形成接地凸块与密封环结构投影重迭(或在密封环结构正下方)，以缩小具有接地凸块和密封环结构的芯片封装结构的尺寸。这些方法形成导电屏蔽膜，导电屏蔽膜覆盖芯片封装结构的芯片结构和接地凸块以电性连接至接地凸块并接地。
依据一些实施例，提供芯片封装结构，芯片封装结构包含芯片结构，芯片封装结构包含第一接地凸块位于芯片结构下方，芯片封装结构包含导电屏蔽膜设置于芯片结构上方并延伸至第一接地凸块上，导电屏蔽膜电性连接至第一接地凸块。
在一些其他实施例中，上述芯片封装结构还包含重布线结构具有侧壁、第一表面和与第一表面相对的第二表面，其中芯片结构在第一表面上方，第一接地凸块在第二表面上方，且导电屏蔽膜覆盖侧壁并延伸至第二表面上方以覆盖第一接地凸块。
在一些其他实施例中，其中第二表面定义中央区域和围绕中央区域的周边区域，第一接地凸块在周边区域中，覆盖第二表面的导电屏蔽膜在周边区域中并连续地围绕整个中央区域。
在一些其他实施例中，上述芯片封装结构还包含导电凸块在第二表面上方且在中央区域中，其中导电凸块电性连接至芯片结构并与导电屏蔽膜和第一接地凸块电性绝缘。
在一些其他实施例中，其中导电屏蔽膜覆盖导电凸块与第一接地凸块之间的第二表面。
在一些其他实施例中，上述芯片封装结构还包含多个第二接地凸块在第二表面上方且在周边区域中；以及多个导电凸块在第二表面上方且在中央区域中，其中第二接地凸块和第一接地凸块围绕导电凸块，且导电屏蔽膜覆盖并电性连接至所有的第二接地凸块。
在一些其他实施例中，其中导电屏蔽膜顺应性地覆盖第一接地凸块。
依据一些实施例，提供芯片封装结构，芯片封装结构包含重布线结构，重布线结构包含介电结构、重分布线和密封环结构，重分布线和密封环结构在介电结构中，密封环结构围绕重分布线，密封环结构包含第一密封环和在第一密封环上方并电性连接至第一密封环的第二密封环，且重布线结构具有第一侧壁、第一表面和与第一表面相对的第二表面。芯片封装结构包含芯片结构在第一表面上方。芯片封装结构包含接地凸块在第二表面上方，第一密封环在接地凸块与第二密封环之间，且接地凸块与第一密封环和第二密封环投影重迭。芯片封装结构包含导电屏蔽膜覆盖芯片结构和第一侧壁，导电屏蔽膜、密封环结构和接地凸块彼此电性连接。
在一些其他实施例中，其中导电屏蔽膜、密封环结构和接地凸块与重分布线和芯片结构电性绝缘。
在一些其他实施例中，其中第一密封环和第二密封环中至少一个为连续的环状结构。
在一些其他实施例中，其中密封环结构还包含导通孔结构在介电结构中并电性连接第一密封环至第二密封环，且接地凸块在导通孔结构正下方。
在一些其他实施例中，其中导电屏蔽膜更覆盖第二表面的一部分。
在一些其他实施例中，其中导电屏蔽膜更覆盖接地凸块。
在一些其他实施例中，其中第一密封环具有第二侧壁，第二密封环具有第三侧壁，且导电屏蔽膜直接接触第二侧壁和第三侧壁。
在一些其他实施例中，其中密封环结构的第二侧壁和介电结构的第三侧壁共平面。
依据一些实施例，提供芯片封装结构的形成方法，此方法包含提供芯片结构和重布线结构，重布线结构具有侧壁、第一表面和与第一表面相对的第二表面，芯片结构在第一表面上方。此方法包含形成接地凸块和导电凸块于第二表面上方。此方法包含形成导电屏蔽膜于芯片结构、重布线结构的侧壁和第二表面和接地凸块上方，导电屏蔽膜电性连接至接地凸块。
在一些其他实施例中，其中导电屏蔽膜的形成包含提供托盘包含基底和基底上方的支架结构，其中支架结构具有开口；设置重布线结构于支架结构上方，其中导电凸块在开口中，且接地凸块在开口之外；形成导电屏蔽膜于芯片结构、重布线结构、接地凸块和托盘上方；以及移除托盘。
在一些其他实施例中，其中在设置重布线结构于支架结构上方之后且在移除托盘之前，支架结构在接地凸块与导电凸块之间。
在一些其他实施例中，其中支架结构具有宽度小于接地凸块与导电凸块之间的距离。
在一些其他实施例中，其中在设置重布线结构于支架结构上方之后且在移除托盘之前，导电凸块在由重布线结构、支架结构和基底形成的封闭空间中，且导电屏蔽膜不形成于导电凸块上。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本发明实施例。本领域技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围之前提下，可对本发明进行各种改变、置换或修改。

Claims (1)

1.一种芯片封装结构，包括:
一芯片结构；
一第一接地凸块，位于该芯片结构下方；以及
一导电屏蔽膜，设置于该芯片结构上方并延伸至该第一接地凸块上，其中该导电屏蔽膜电性连接至该第一接地凸块。
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