CN108092661B - 鉴相器和锁相环电路 - Google Patents
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Abstract
本发明属于锁相技术领域，提供了一种鉴相器和锁相环电路。一种鉴相器，包括：相位差输出电路，所述相位差输出电路的第一输入端和第二输入端分别接入分频时钟信号和输入时钟信号连接，用于比较所述分频时钟信号和所述输入时钟信号的相位并输出相位差信号；延迟输出电路，用于对所述分频时钟信号进行延迟输出处理，并输出延迟信号；预充放电信号输出电路，预充放电信号的输入端接入所述输入时钟信号，并与所述延迟输出电路的输出端连接，预充放电信号的输入端接入所述输入时钟信号，用于输出预充放电信号。电路校准精度高，缩短了锁定时间，满足现代通讯***对锁相环频率快速切换的需求。
Description
技术领域
本发明属于锁相技术领域，尤其涉及一种鉴相器和锁相环电路。
背景技术
为了提高频谱利用效率，现代无线通信***大都采用了频分复用技术，无线收发机进行无线通信时所用信道，会根据信道实时占用情况、信道质量等进行实时切换。信道的实时切换，是通过改变锁相环的输出频率来实现的。锁相环给收发机中的上、下变频电路提供频率可编程的本地载波信号，是无线收发机中的一个核心关键模块，它的性能会极大地影响通信***的通信质量。
如图1所示，传统的锁相环的基本模块包括电压控制振荡器(Voltage ControlOscillator,VCO)、鉴相器(Phase Detector，PD)和环路滤波器(Loop Filter,LF)。锁相环是将由电压控制振荡器产生的输出信号与一个输入参考信号在相位和频率上实现同步的电路。如果电压控制振荡器的输出信号和输入参考信号之间的相位差发生变化，锁相环中内部存在一个负反馈控制机制来调节振荡器的输出，使得两者相位差减小，并最终达到锁定状态。鉴相器是锁相环中一个重要组成部分，它能在输入信号的频率或相位跳变的时候，判断输入参考信号和输出信号的相位差，从而促使输出信号快速的跟随输入信号的变化。鉴相器在对时钟信号进行鉴相后，锁相环***只针对该相位差调节振荡器的输出，锁相环***从启动到完全锁定经过很多次频率校准才能达到锁定状态，校准精度低、工作效率很低。
因此，传统的技术方案中存在校准精度低，工作效率很低的问题。
发明内容
本发明的目的在于提供一种鉴相器和锁相环电路，旨在解决传统的技术方案中存在的校准精度低，工作效率很低的问题。
一种鉴相器，所述鉴相器包括：
相位差输出电路，所述相位差输出电路的输入端分别与分频时钟信号和输入时钟信号连接，用于比较所述分频时钟信号和所述输入时钟信号的相位并输出相位差信号；
延迟输出电路，用于对所述分频时钟信号进行延迟输出处理，并输出延迟信号；
预充放电信号输出电路，分别与所述输入时钟信号和所述延迟输出电路的输出端连接，所述预充放电信号输出电路用于输出预充放电信号。
此外，还提供了一种锁相环电路，所述锁相环电路包括：
上述的鉴相器；
电荷泵，所述电荷泵根据所述相位差信号和所述延迟信号输出电流，对环路滤波器进行充放电和预充放电；
环路滤波器，与所述电荷泵和所述鉴相器连接，输出相位控制信号；
电压控制振荡器，与所述环路滤波器连接，根据所述相位控制信号控制并输出目标相位信号；
分频器，连接于所述电压控制振荡器和所述鉴相器之间，将所述目标相位信号反馈给所述鉴相器。
上述的鉴相器及锁相环电路，通过相位差输出电路比较所述分频时钟信号和所述输入时钟信号并输出所述分频时钟信号和所述输入时钟信号的相位差信号，通过延迟输出电路对所述分频时钟信号进行延迟输出处理并输出延迟信号，通过预充放电信号输出电路输出预充放电信号，根据相位差信号、延迟信号和预充放电信号控制所述电荷泵对环路滤波器的充放电，从而控制电压控制振荡器调节对输入时钟信号进行相位调节，并输出目标相位信号，实现分频时钟信号和输入时钟信号的快速同步，电路校准精度高，缩短了锁定时间，满足现代通讯***对锁相环频率快速切换的需求。
附图说明
图1为传统的锁相环的结构示意图；
图2为本发明较佳实施例提供的锁相环电路的结构示意图；
图3为图2所示的锁相环电路中鉴相器的示例电路原理图；
图4为图2所示的锁相环电路中电荷泵的示例电路原理图；
图5为图2所示的锁相环电路中环路滤波器的示例电路原理图；
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图2示出了本发明较佳实施例提供的锁相环电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
本发明实施例提供了一种锁相环电路，该锁相环包括：鉴相器10、电荷泵20、环路滤波器30、电压控制振荡器40和分频器50，对接收到的输入时钟信号FREF进行处理，使该信号与锁相环的输出的分频时钟信号FDIV相位同步。
其中，鉴相器10用于输入时钟信号FREF与分频时钟信号FDIV的相位差信号和相位调节控制信号，以控制电荷泵20对环路滤波器30的充放电.
如图3所示，鉴相器10包括相位差输出电路101、延迟输出电路102和预充放电信号输出电路103。
相位差输出电路101的第一输入端和第二输入端分别输入分频时钟信号FDIV和输入时钟信号FREF连接，比较并输出分频时钟信号FDIV和输入时钟信号FREF的相位差信号，相位差信号包括差分输出的第一相位差信号UP和第二相位差信号UPB，相位差输出电路101对应具有第一输出端和第二输出端，相位差输出电路101的第一输出端和相位差输出电路101的第二输出端分别用于输出第一相位差信号UP和第二相位差信号UPB。相位差输出电路101包括第一D触发器DFF1、第二D触发器DFF2、第一与门电路AND1和第一差分转换器S2D1；第一D触发器DFF1与输入时钟信号FREF连接，用于接收输入时钟信号FREF，第一差分转换器S2D1连接于第一D触发器DFF1的输出端，用于将第一D触发器DFF1输出的信号转换为差分信号并输出；第二D触发器DFF2与分频时钟信号FDIV连接，用于接收分频时钟信号FDIV，第一与门电路AND1的第一输入端与第一D触发器DFF1的输出端连接，第一与门电路AND1的第二输入端与第二D触发器DFF2的输出端连接，第一与门电路AND1的输出端分别与第一触发器的复位端和第二触发器的复位端连接，用于第一D触发器DFF1和第二D触发器DFF2的复位。其中，当第一D触发器DFF1和第二D触发器DFF2的输出都为“1”时，第一D触发器DFF1和第二D触发器DFF2同时复位，第一D触发器DFF1的输出端输出分频时钟信号FDIV和输入时钟信号FREF的相位差信号，差分转换器将该相位差信号转换为差分的第一相位差信号UP和第二相位差信号UPB。
延迟输出电路102，用于对分频时钟信号FDIV进行延迟输出处理，并输出延迟信号，延迟信号包括差分输出的第一延迟信号HOLDP和第二延迟信号HODLM延迟输出电路102具有第一输出端和第二输出端，延迟输出电路102的第一输出端和延迟输出电路102的第二输出端分别用于输出第一延迟信号HOLDP和第二延迟信号HODLM。延迟输出电路102包括第一延时器DU1、第二延时器DU2、第三D触发器DFF3和第二差分转换器S2D2；第一延时器DU1的输入端与分频时钟信号FDIV连接，接收分频时钟信号FDIV，第一延时器DU1的输出端分别与第二延时器DU2的输入端和第三D触发器DFF3连接，第二延时器DU2的输出端与第三D触发器DFF3的复位端连接，用于第三D触发器DFF3的复位，第二差分转换器S2D2连接于第三D触发器DFF3的输出端，用于将第三D触发器DFF3输出信号转换为差分信号并输出。其中，分频时钟信号FDIV经过第一延时器DU1延时后，经过第三D触发器DFF3，与同时经过第一延时器DU1和第二延时器DU2两次延时的分频时钟信号FDIV来复位第三D触发器DFF3，得到一个窄的延迟信号，第二差分转换器S2D2再将这个延迟信号由单端转换成差分的第一延迟信号HOLDP和第二延迟信号HODLM。
预充放电信号输出电路103，与延迟输出电路102的第二输出端连接，预充放电信号输出电路103用于输出预充放电控制信号。预充放电信号输出电路103包括第一反相器INV1、第二反相器INV2、第四D触发器DFF4、第五D触发器、第二与门电路AND2、第三反相器INV3和第四反相器INV4；第一反相器INV1的输入端输入输入时钟信号FREF，第二反相器INV2串联于第一反相器INV1的输出端和第四D触发器DFF4之间，第四D触发器DFF4的输出端连接于第二与门电路AND2的第二输入端，第五D触发器DFF5与延迟输出电路102的第二输出端连接，接入第二延迟信号HODLM，第五D触发器DFF5的输出端通过串联连接的第三反相器INV3和第四反相器INV4输出，第二与门电路AND2的输出端连接第五D触发器DFF5的复位端。其中，预充放电控制信号PRECHG是对环路滤波器30预充电信号，是在第二延迟信号HOLDM信号上升沿时为“1”，且当输入时钟信号FREF上升沿到来时被复位为“0”。
如图4所示，电荷泵20根据相位差信号和延迟信号输出电流，对环路滤波器30进行充放电和预充放电，电荷泵20包括：第一电流源I1、第二电流源I2、第一开关K1、第二开关K2、第三开关K3和MOS管Q1；
第一电流源I1的负极与第二电流源I2的负极连接，第一开关K1连接于第一电流源I1的正极MOS管Q1的源极之间，MOS管Q1的栅极与MOS管Q1的漏极连接，第二开关K2和第三开关K3依次串联与第二电流源I2的正极和MOS管Q1的漏极之间，第二开关K2和第三开关K3的公共连接端作为电荷泵20的输出端与环路滤波器30连接；其中，相位差信号控制第一开关K1和第二开关K2的闭合和断开，预充放电信号PRECHG控制第三开关K3的闭合和断开。具体的，第一相位差信号UP和第二相位差信号UPB分别用于控制控制第一开关K1和第二开关K2，在控制信号为“1”时，第一开关、第二开关和第三开关K3闭合，在控制信号为“0”时，第一开关K1、第二开关K2和第三开关K3断开，以此控制电荷泵20的电能输出。
如图5所示，环路滤波器30与电荷泵20和鉴相器10连接，输出相位控制信号；环路滤波器30包括第四开关K4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一电阻R1和第二电阻R2；第四开关K4、第一电阻R1和第二电阻R1串联于电荷泵20的输出端和电压控制振荡器40之间，第一电容C1连接于电荷泵20的输出端和地之间，第二电容C2连接于第四开关K4和第一电阻R1的公共连接端和地之间，第三电容C3连接于第一电阻R1和第二电阻的R2公共连接端和地之间，第四电容C4连接于电压控制振荡器40和地之间；其中，延迟信号控制第四开关K4的闭合和断开。具体的，第一延迟信号HOLDP和第二延迟信号HODLM同时差分的控制第四开关来对环路滤波器的第一电容C1进行充放电，并通过第二电容C2、第三电容C3、第四电容C4、第一电阻R1和第二电阻R2组成的RC滤波电路输出相位控制信号VCTRL，以控制电压控制振荡器40的输出。
电压控制振荡器40与环路滤波器30连接，根据相位控制信号VCTRL控制并输出目标相位信号；分频器50连接于电压控制振荡器40和鉴相器10之间，将目标相位信号反馈给鉴相器10。
上述的锁相环电路，通过相位差输出电路比较分频时钟信号和输入时钟信号并输出分频时钟信号和输入时钟信号的相位差信号，通过延迟输出电路对分频时钟信号进行延迟输出处理并输出延迟信号，通过预充放电信号输出电路输出预充放电信号，根据相位差信号、延迟信号和预充放电信号控制电荷泵对环路滤波器的充放电，从而控制电压控制振荡器调节对输入时钟信号进行相位调节，并输出目标相位信号，实现分频时钟信号和输入时钟信号的快速同步，电路校准精度高，缩短了锁定时间，满足现代通讯***对锁相环频率快速切换的需求。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种鉴相器，其特征在于，所述鉴相器包括：
相位差输出电路，所述相位差输出电路的第一输入端和第二输入端分别接入分频时钟信号和输入时钟信号连接，用于比较所述分频时钟信号和所述输入时钟信号的相位并输出相位差信号；
延迟输出电路，用于对所述分频时钟信号进行延迟输出处理，并输出延迟信号；
预充放电信号输出电路，预充放电信号的输入端接入所述输入时钟信号，并与所述延迟输出电路的输出端连接，预充放电信号的输入端接入所述输入时钟信号，用于输出预充放电信号；
所述预充放电信号输出电路包括第一反相器、第二反相器、第四D触发器、第五D触发器、第二与门电路、第三反相器和第四反相器；
所述第一反相器的输入端与所述输入时钟信号连接，所述第二反相器串联于所述第一反相器的输出端和所述第四D触发器之间，所述第四D触发器的输出端连接于所述第二与门电路的第二输入端，所述第五D触发器与所述延迟输出电路的输出端连接，所述第五D触发器的输出端通过串联连接的所述第三反相器和所述第四反相器输出，所述第二与门电路的输出端连接所述第五D触发器的复位端；
其中，预充放电控制信号用于对环路滤波器预充电信号，当第二延迟信号上升沿时为“1”，且当输入时钟信号上升沿到来时，所述，预充放电控制信号被复位为“0”。
2.如权利要求1所述的鉴相器，其特征在于，所述相位差输出电路具有第一输出端和第二输出端，所述相位差信号包括差分输出的第一相位差信号和第二相位差信号，所述相位差输出电路的第一输出端和所述相位差输出电路的第二输出端分别用于输出所述第一相位差信号和所述第二相位差信号。
3.如权利要求1所述的鉴相器，其特征在于，所述延迟输出电路具有第一输出端和第二输出端，所述延迟信号包括差分输出的第一延迟信号和第二延迟信号，所述延迟输出电路的第一输出端和所述延迟输出电路的第二输出端分别用于输出所述第一延迟信号和所述第二延迟信号。
4.如权利要求3所述的鉴相器，其特征在于，所述预充放电信号输出电路的触发端与所述延迟输出电路的第二输出端连接。
5.如权利要求1所述的鉴相器，其特征在于，所述相位差输出电路包括第一D触发器、第二D触发器、第一与门电路和第一差分转换器；
所述第一D触发器与所述输入时钟信号连接，用于接收所述输入时钟信号，所述第一差分转换器连接于所述第一D触发器的输出端，用于将所述第一D触发器输出的信号转换为差分信号并输出；
所述第二D触发器与所述分频时钟信号连接，用于接收所述分频时钟信号，所述第一与门电路的第一输入端与所述第一D触发器的输出端连接，所述第一与门电路的第二输入端与所述第二D触发器的输出端连接，所述第一与门电路的输出端分别与所述第一D触发器的复位端和所述第二D触发器的复位端连接，用于所述第一D触发器和所述第二D触发器的复位。
6.如权利要求1所述的鉴相器，其特征在于，所述延迟输出电路包括第一延时器、第二延时器、第三D触发器和第二差分转换器；
所述第一延时器的输入端与所述分频时钟信号连接，接收所述分频时钟信号，所述第一延时器的输出端分别与所述第二延时器的输入端和所述第三D触发器连接，所述第二延时器的输出端与所述第三D触发器的复位端连接，用于所述第三D触发器的复位，所述第二差分转换器连接于所述第三D触发器的输出端，用于将所述第三D触发器输出信号转换为差分信号并输出。
7.一种锁相环电路，其特征在于，所述锁相环电路包括：
如权利要求1至4中任意一项所述的鉴相器；
电荷泵，所述电荷泵根据所述相位差信号和所述延迟信号输出电流，对环路滤波器进行充放电和预充放电；
环路滤波器，与所述电荷泵和所述鉴相器连接，输出相位控制信号；
电压控制振荡器，与所述环路滤波器连接，根据所述相位控制信号控制并输出目标相位信号；
分频器，连接于所述电压控制振荡器和所述鉴相器之间，将所述目标相位信号反馈给所述鉴相器。
8.如权利要求7所述的锁相环电路，其特征在于，所述电荷泵包括：第一电流源、第二电流源、第一开关、第二开关、第三开关和MOS管；
所述第一电流源的负极与所述第二电流源的负极连接，所述第一开关连接于所述第一电流源的正极所述MOS管的源极之间，所述MOS管的栅极与所述MOS管的漏极连接，所述第二开关和所述第三开关依次串联与所述第二电流源的正极和所述MOS管的漏极之间，所述第二开关和所述第三开关的公共连接端作为所述电荷泵的输出端与所述环路滤波器连接；
其中，所述相位差信号控制所述第一开关和所述第二开关的闭合和断开，所述预充放电信号控制所述第三开关的闭合和断开。
9.如权利要求7所述的锁相环电路，其特征在于，所述环路滤波器包括第四开关、第一电容、第二电容、第三电容、第四电容、第一电阻和第二电阻；
所述第四开关、第一电阻和第二电阻串联于所述电荷泵的输出端和电压控制振荡器之间，所述第一电容连接于所述电荷泵的输出端和地之间，所述第二电容连接于所述第四开关和所述第一电阻的公共连接端和地之间，所述第三电容连接于所述第一电阻和所述第二电阻的公共连接端和地之间，所述第四电容连接于所述电压控制振荡器和地之间；
其中，所述延迟信号用于所述第四开关的闭合和断开。
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