CN108074603B - 非易失性存储器装置及其操作方法以及控制逻辑 - Google Patents

非易失性存储器装置及其操作方法以及控制逻辑 Download PDF

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Abstract

提供了非易失性存储器装置及其操作方法以及控制逻辑。所述非易失性存储器装置包括结合到包含串的存储器单元阵列的控制逻辑。控制逻辑被配置为在用于从被选择的串感测数据的感测操作的设置间隔期间控制被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到同一条位线。第一弱导通电压和第二弱导通电压分别小于未选择的串中的串选择晶体管和地选择晶体管的阈值电压。

Description

非易失性存储器装置及其操作方法以及控制逻辑
本申请要求于2016年11月14日在韩国知识产权局提交的第10-2016-0151307号韩国专利申请和2017年3月2日在美国专利商标局提交的第15/447,357号美国专利申请的权益，该韩国专利申请和美国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及存储器装置，更具体地，涉及非易失性存储器装置和/或读取该非易失性存储器装置的方法。
背景技术
存储器装置用于存储数据并且被分为易失性存储器装置和非易失性存储器装置。作为非易失性存储器装置的示例，闪存装置可以用于移动电话、数字照相机、便携式数字助理(PDA)、便携式计算机装置、固定计算机装置和其它装置。
发明内容
发明构思涉及一种能够抑制读取干扰的非易失性存储器装置和/或读取该非易失性存储器装置的方法。
根据发明构思的一些示例实施例，提供一种读取非易失性存储器装置的方法，在该非易失性存储器装置中，多个单元串连接到单条位线，其中，多个单元串中的每个包括选择晶体管和多个存储器单元。所述方法包括：将导通电压施加到与包括在多个单元串的被选择的单元串中的选择晶体管相连接的被选择的选择线；将具有比选择晶体管的阈值电压的电压电平低的电压电平的弱导通电压施加到与包括在多个单元串的未选择的单元串中的选择晶体管相连接的未选择的选择线；将通过电压和读取电压施加到与多个单元串的多个存储器单元相连接的字线。
根据发明构思的一些示例实施例，非易失性存储器装置包括结合到存储器单元阵列的控制逻辑。存储器单元阵列包括连接到位线、字线、串选择线和地选择线的串。每个串包括在串选择晶体管与地选择晶体管之间串联连接的存储器单元。控制逻辑被配置为在用于从串中的被选择的串感测数据的感测操作的设置间隔期间，控制被施加到串选择线中的未选择的串选择线的第一弱导通电压和被施加到地选择线中的未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到串中的同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到位线中的同一条位线。第一弱导通电压的电平小于未选择串中的串选择晶体管的阈值电压并大于地电压。第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压。
根据发明构思的一些示例实施例，非易失性存储器装置包括：存储器单元阵列，包括连接到位线的串；行解码器，连接到串；电压发生器，连接到行解码器；控制逻辑，结合到行解码器和电压发生器。每个串包括在串选择晶体管与地选择晶体管之间串联连接的存储器单元。行解码器通过字线、串选择线和地选择线连接到串。控制逻辑被配置为在用于从串中的被选择的串感测数据的感测操作的设置间隔期间，控制电压发生器和行解码器将第一弱导通电压施加到串选择线中的未选择的串选择线并将第二弱导通电压施加到地选择线中的未选择的地选择线。未选择的串选择线和未选择的地选择线分别连接到串中的同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到位线中的同一条位线。第一弱导通电压的电平小于未选择的串中的串选择晶体管的阈值电压并大于地电压。第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压。
根据发明构思的一些示例实施例，提供一种操作非易失性存储器装置的方法。非易失性存储器装置包括结合到存储器单元阵列的控制逻辑。所述方法包括：在用于从被选择的串感测数据的感测操作的设置间隔期间将第一弱导通电压施加到未选择的串选择线并将第二弱导通电压施加到未选择的地选择线，并且在感测操作的于设置间隔之后发生的感测间隔期间从被选择的串感测数据。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到存储器单元阵列中的一条位线。第一弱导通电压的电平小于未选择的串中的串选择晶体管的阈值电压并大于地电压。第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压。
根据发明构思的一些示例实施例，控制逻辑包括电压控制器，电压控制器被配置为基于从外部主机接收的命令、地址和控制信号分别向结合到存储器单元阵列的行解码器和页缓冲器提供行地址和列地址。电压控制器被配置为产生用于控制结合到行解码器的电压发生器的电压控制信号，使得电压发生器和行解码器被控制为在用于从存储器单元阵列的被选择的串的感测数据的感测操作的设置间隔期间，将第一弱导通电压施加到未选择的串选择线并将第二弱导通电压施加到未选择的地选择线。未选择的串选择线和未选择的地选择线连接到同一个未选择的串。被选择的串和未选择的串连接到同一条位线。第一弱导通电压的电平小于未选择的串的串选择晶体管的阈值电压并大于地电压。第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压。
附图说明
通过下面结合附图的详细描述，发明构思的示例实施例将会更加清楚地理解，在附图中：
图1是示意性地示出了根据发明构思的一些示例实施例的存储器***的框图；
图2是详细示出了包括在图1中的存储器装置的框图；
图3是示出了图2的存储器块的等效电路的电路图；
图4是示出了图2的存储器块的等效电路的电路图；
图5A和图5B是示出了图2的存储器块BLKa的电路的修改的电路图；
图6是示出了根据发明构思的一些示例实施例的操作存储器装置的方法的流程图；
图7是示出连接到共享单条位线的多个单元串的字线和选择线的图；
图8是根据操作图6的存储器装置的方法的时序图；
图9是根据操作存储器装置的方法的对比示例的时序图；
图10是示出图3的存储器块的透视图；
图11是示出地选择晶体管和串选择晶体管的阈值电压分布的图；
图12A和图12B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图；
图13是示出图3的存储器块的单个单元串的沟道孔的图；
图14A和图14B是示出根据发明构思的示例实施例的施加到未选择的选择线的电压的波形图的时序图；
图15是示出根据发明构思的一些示例实施例的操作存储器装置的方法的流程图；
图16A和图16B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图；
图17是示出根据发明构思的一些示例实施例的操作存储器装置的方法的流程图；
图18A至图19B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图；
图20是示出根据发明构思的一些示例实施例的操作存储器装置的方法的流程图；
图21是示出根据发明构思的一些示例实施例的当根据读取存储器装置的方法施加读取偏置电压时未选择的单元串的沟道的升压电位的示例的图；
图22是示意性地示出根据发明构思的一些示例实施例的存储器***的框图；
图23是示出根据发明构思的一些示例实施例操作存储器控制器和存储器装置的流程图；
图24是示出根据发明构思的一些示例实施例的存储器装置应用于固态驱动器(SSD)***的示例的框图。
具体实施方式
如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和全部组合。当诸如“……中的至少一个(种/者)”的表述位于一列元件之后时，修饰整列元件，而不修饰该列的单个的元件。
在下文中，将参照附图描述发明构思的一些示例实施例。
图1是示意性地示出了根据发明构思的一些示例实施例的存储器***10的框图。
参照图1，存储器***10可以包括存储器装置100和存储器控制器200，存储器装置100可以包括存储器单元阵列110和控制逻辑120。存储器装置100可以是非易失性存储器装置。
存储器单元阵列110可以包括多个存储器单元，多个存储器单元可以是例如闪存单元。在下文中，将描述多个存储器单元是NAND闪存单元的情况作为示例。然而，发明构思不限于此，多个存储器单元可以是各种类型的非易失性存储器单元。在一些示例实施例中，多个存储器单元可以是诸如电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和磁性随机存取存储器(MRAM)的电阻式存储器单元。
在图1中，存储器单元阵列110可以包括共享位线的多个单元串。多个单元串中的每个可以包括连接到至少一条地选择线的地选择晶体管、连接到字线的存储器单元和连接到至少一条串选择线的至少一个串选择晶体管。存储器单元阵列110可以是二维(2D)存储器阵列。可选择地，存储器单元阵列110可以是三维(3D)存储器阵列。
3D存储器阵列可以包括两个或更多个存储器单元的物理级，所述存储器单元的物理级具有设置在基底上方的有源区域和与这些存储器单元的操作相关联的电路，无论这种相关联的电路是在这种基底上方还是在这种基底内。阵列的每个级的层可以直接沉积在阵列的每个底级的层上。
3D存储器阵列可以包括在竖直方向上设置的单元串使得至少一个存储器单元位于另一存储器单元上。至少一个存储器单元可以包括电荷俘获层。通过引用全部包含于此的下面的专利文献描述了用于三维存储器阵列的合适的配置，在下面的专利文献中，三维存储器阵列被配置为多个级，并且具有在多个级之间共享的字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利以及第2011/0233648号美国专利公开。另外，第2014/0334232号美国专利公开和第8,488,381号美国专利作为参考应用于本说明书。
控制逻辑120可以在感测间隔的至少一部分中，将施加到与未被选择的单元串中包括的选择晶体管相连接的未被选择的选择线的电压，控制为比对应的选择晶体管的阈值电压低，在所述感测间隔中，对存储器单元阵列110中包括的存储器单元的被选择的存储器单元执行感测操作(例如，根据来自存储器控制器200的读取命令的读取操作，或者在编程操作之后执行验证操作时的读取操作)。以这种方式，比对应的选择晶体管的阈值电压低的电压可以被称为弱导通电压(weak-on voltage)。在这种情况下，选择晶体管可以包括地选择晶体管和/或串选择晶体管，未选择的选择线可以包括未选择的地选择线和/或未选择的串选择线。因此，施加到未选择的地选择线的地选择电压比地选择晶体管的阈值电压低，施加到未选择的串选择线的串选择电压比串选择晶体管的阈值电压低。
弱导通电压是大于选择晶体管的地电压并小于选择晶体管的阈值电压的电压。弱导通电压不完全导通包括在未选择的单元串中的选择晶体管。弱导通电压微弱地导通选择晶体管使得漏电流流入选择晶体管中。当对被选择的存储器单元执行读取操作时，控制逻辑120可以调整弱导通电压的电平和/或将弱导通电压提供给选择线的时间，使得被选择的单元串的沟道升压电位和共享位线的未选择的单元串的沟道升压电位在沟道的整个截面中是均匀的。
存储器控制器200可以响应于来自主机HOST的读取/写入请求而控制存储器装置100以读取存储在存储器装置100中的数据或者将数据写入存储器装置100。具体地，存储器控制器200可以通过向存储器装置100提供地址ADDR、命令CMD和控制信号CTRL来控制针对存储器装置100的编程(或写入)操作、读取操作和擦除操作。此外，可以在存储器控制器200与存储器装置100之间交换用于编程操作的数据DATA和读取的数据DATA。
尽管未示出，但是存储器控制器200可以包括RAM、处理单元(例如，处理电路)、主机接口和存储器接口。RAM可以用作处理单元的工作存储器，处理单元可以控制存储器控制器200的操作。主机接口可以包括用于在主机HOST与存储器控制器200之间执行数据交换的协议。例如，存储器控制器200可以被形成为通过诸如通用串行总线(USB)、多媒体卡(MMC)、***组件互连高速(PCI-E)、高级技术附件(ATA)、串行ATA，并行ATA、小型计算机***接口(SCSI)、增强型小盘接口(ESDI)、集成驱动电子设备(IDE)等的各种接口协议中的至少一种来与外部HOST通信。
图2是详细示出了包括在图1中的存储器装置100的框图。
参照图2，存储器装置100可以包括存储器单元阵列110、结合到存储器单元阵列110的控制逻辑120、电压发生器130、行解码器140和页缓冲器150。尽管未示出，但是存储器装置100还可以包括数据输入和输出电路或者输入和输出接口。
存储器单元阵列110可以包括多个存储器单元，并可以连接到字线WL、串选择线SSL、地选择线GSL和位线BL。具体地，存储器单元阵列110可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器140，并可以通过位线BL连接到页缓冲器150。电压发生器130可以连接到行解码器140。控制逻辑120可以结合到行解码器140和电压发生器130。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有2D结构或3D结构(或垂直结构)。存储器块BLK1至BLKz可以由行解码器140选择。例如，行解码器140可以从存储器块BLK1至BLKz中选择与块地址对应的存储器块。存储器块BLK1至BLKz中的至少一个可以包括共享位线的多个单元串。
存储器单元阵列110可以包括包含单级单元的单级单元块、包含多级单元的多级单元块和包含三级单元的三级单元块中的至少一个。换句话说，包括在存储器单元阵列110中的多个存储器块中的一些存储器块可以是单级单元块，而多个存储器块中的其它存储器块可以是多级单元块或三级单元块。
控制逻辑120可以基于从存储器控制器200接收的命令CMD、地址ADDR和控制信号CTRL输出用于将数据写入存储器单元阵列110或用于从存储器单元阵列110读取数据的各种类型的控制信号。因此，控制逻辑120可以大体上控制存储器装置100中的各种类型的操作。
可以将从控制逻辑120输出的各种类型的控制信号提供给电压发生器130、行解码器140和页缓冲器150。具体地，控制逻辑120可以向电压发生器130提供电压控制信号CTRL_vol，可以向行解码器140提供行地址X-ADDR，并可以向页缓冲器150提供列地址Y-ADDR。然而，发明构思不限于此，控制逻辑120还可以向电压发生器130、行解码器140和页缓冲器150提供其它控制信号。
控制逻辑120可以包括电压控制器121。电压控制器121可以产生电压控制信号CTRL_vol，所述电压控制信号CTRL_vol用于产生驱动字线WL的字线电压、驱动串选择线SSL的串选择线电压和驱动地选择线GSL的地选择线电压。电压发生器130可以根据电压控制信号CTRL_vol在电压控制器121的控制下产生诸如串选择线电压、地选择线电压和字线电压的电压VWL。电压发生器130可以向行解码器140提供电压VWL，行解码器140可以向存储器单元阵列110提供电压VWL。
在一些示例实施例中，当执行读取操作时，电压控制器121可以控制电压发生器130，使得在读取间隔的至少一部分中向未选择的选择线施加比选择晶体管的阈值电压低的弱导通电压。此外，电压控制器121可以控制电压发生器130，使得在读取间隔的设置间隔(setup interval)(下文中被称为读取设置间隔)期间将弱导通电压施加到未选择的选择线。在这种情况下，读取设置间隔可以指当向未选择的字线施加通过电压时，所述未选择的字线的电压达到所述通过电压的时间间隔。在将发明构思应用于编程验证操作的情况下，设置间隔可以被称为验证设置间隔。
在一些示例实施例中，电压控制器121可以基于选择晶体管的阈值电压、选择晶体管的尺寸、温度、地址ADDR和编程模式中的至少一个来调整弱导通电压的电平和/或弱导通电压的施加时间。
电压发生器130可以基于电压控制信号CTRL_vol产生用于执行针对存储器单元阵列110的编程操作、读取操作和擦除操作的各种类型的电压。具体地，电压发生器130可以产生字线电压，例如，编程电压(或写入电压)、读取电压、编程禁止电压、读取禁止电压、擦除验证电压或编程验证电压等。此外，电压发生器130可以基于电压控制信号CTRL_vol产生串选择线电压和地选择线电压。电压发生器130可以产生导通电压作为提供给被选择的单元串的串选择线电压和地选择线电压，并可以产生弱导通电压作为提供给未选择的单元串的串选择线电压和地选择线电压。
行解码器140可以响应于从控制逻辑120接收的行地址X-ADDR从字线WL中选择一些字线。具体地，当执行读取操作时，行解码器140可以向被选择的字线施加读取电压，并可以向未选择的字线施加读取通过电压。此外，当执行编程操作时，行解码器140可以向被选择的字线施加编程电压，并可以向未选择的字线施加编程通过电压。此外，行解码器140可以响应于从控制逻辑120接收的行地址X-ADDR从串选择线SSL选择一些串选择线或从地选择线GSL选择一些地选择线。
行解码器140可以在读取间隔的至少一部分中将弱导通电压施加到未选择的串选择线和/或未选择的地选择线。连接到未选择的串选择线的串选择晶体管和/或连接到未选择的地选择线的地选择晶体管可以通过施加的弱导通电压而微弱地导通。可以通过弱导通串选择晶体管和地选择晶体管将未选择的单元串的沟道中的升压电荷缓慢地放电到位线或共源极线。因此，可以限制和/或防止未选择的单元串的沟道中的升压电位过度增大，并且沟道中的升压电位可以是均匀的。
页缓冲器150可以通过位线BL连接到存储器单元阵列110，并且可以响应于从控制逻辑120接收的列地址Y-ADDR从位线BL选择一些位线。具体地，当执行读取操作时，页缓冲器150可以作为感测放大器来操作以检测存储在存储器单元阵列110中的数据DATA。同时，当执行编程操作时，页缓冲器150可以作为写入驱动器来操作以输入将存储在存储器单元阵列110中的数据DATA。
如上所述，在根据发明构思的一些示例实施例的存储器装置100及其读取方法中，由于在读取间隔的至少一部分中(例如，在读取设置间隔中)将弱导通电压施加到与未选择的单元串相连接的未选择的选择线(例如，未选择的地选择线和/或串选择线)，可以限制和/或防止未选择的单元串的沟道中的升压电位过度增大，并且沟道中的升压电位可以是均匀的。因此，可以限制和/或防止由于过度沟道升压或沟道中的升压电位差而引起的热载流子注入(HCI)和福勒-诺德海姆(FN)隧穿，并且可以抑制读取干扰。
图3是示出了图2的存储器块BLKa的等效电路的电路图。
参照图3，存储器块BLKa可以是具有垂直结构的NAND闪存，并且图2中示出的存储器块BLK1至BLKz中的至少一个可以如图3中所示地实现。存储器块BLKa可以包括连接到多条字线WL1至WL8的多个NAND单元串NS11至NS33、多条位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3以及共源极线CSL。这里，在一些示例实施例中，可以不同地改变单元串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量。
NAND单元串NS11、NS21和NS31设置在第一位线BL1与共源极线CSL之间，NAND单元串NS12、NS22和NS32设置在第二位线BL2与共源极线CSL之间，NAND单元串NS13、NS23和NS33设置在第三位线BL3与共源极线CSL之间。每个NAND单元串(例如，NS11)可包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。在一些示例实施例中，虚设单元可以设置在串选择晶体管SST与多个存储器单元MC1至MC8之间以及地选择晶体管GST与多个存储器单元MC1至MC8之间。在下文中，为了便于描述，将NAND单元串称为单元串。
共同连接到单个位线的单元串构成单个列。例如，共同连接到第一位线BL1的单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的单元串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的单元串NS13、NS23和NS33可以对应于第三列。包括在单个列中的单元串可以共享单条位线和字线。例如，单元串NS11、NS21和NS31可以共享第一位线BL1和字线WL1至WL8。
串选择线SSL1至SSL3彼此分开，串选择晶体管SST连接到对应的串选择线SSL1至SSL3。连接到单个串选择线的串构成单个行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22、NS23可以对应于第二行，连接到第三串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。
地选择线GSL1至GSL3也彼此分开，地选择晶体管GST连接到对应的地选择线GSL1至GSL3。串选择晶体管SST连接到对应的位线BL1至BL3，地选择晶体管GST连接到共源极线CSL。
多个存储器单元MC1至MC8分别连接到对应的字线WL1至WL8。位于距基底(或地选择晶体管GST)同一高度处的存储器单元可以共同连接到单条字线，位于不同高度处的存储器单元可以分别连接到不同的字线WL1至WL8。例如，第一存储器单元MC1可以共同连接到第一字线WL1，第二存储器单元MC2可以共同连接到第二字线WL2。
包括在单个列中的单元串可以共享单条位线和字线。例如，单元串NS11、NS21和NS31可以共享第一位线BL1和字线WL1至WL8。此外，包括在单个行中的单元串可以共享串选择线、地选择线和字线。例如，单元串NS11、NS12和NS13可以共享第一串选择线SSL1、第一地选择线GSL1和字线WL1至WL8。因此，当从连接到第一字线WL1并包括在单元串NS11、NS12和NS13中的存储器单元读取数据时，可以选择第一字线WL1、第一串选择线SSL1和第一地选择线GSL1。
图4是示出了图2的存储器块的等效电路的电路图。
参照图4，存储器块BLKb可以是具有水平结构的NAND闪存，并且图2中示出的存储器块BLK1至BLKz中的至少一个可以如图4中所示地实现。存储器块BLKb可以包括多个单元串NS11至NS23、多条字线WL1至WL8、多条位线BL1至BLn、多条地选择线GSL1和GSL2、多条串选择线SSL1和SSL2以及共源极线CSL。这里，在一些示例实施例中，可以不同地改变单元串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。
多个单元串NS11至NS23中的每个的构造及其连接关系与图3中所示的单元串NS11至NS33的构造相似。因此，将省略其详细描述。
多个单元串可以共享字线WL1至WL8，并且至少两个单元串可以共享单条位线。共享单条位线的单元串可以各自连接到不同的串选择线和不同的地选择线。例如，单元串NS11和NS21可以共享第一位线BL1，单元串NS11的串选择晶体管SST和地选择晶体管GST可以分别连接到第一串选择线SSL1和第一地选择线GSL1，单元串NS21的串选择晶体管SST和地选择晶体管GST可以分别连接到第二串选择线SSL2和第二地选择线GSL2。因此，当从连接到第一字线WL1并包括在单元串NS11、NS12至NS1n中的存储器单元读取数据时，可以选择第一字线WL1、第一串选择线SSL1和第一地选择线GSL1。
已经参照图3和图4描述了存储器块的等效电路。然而，发明构思不限于此，可以对具有包括共享位线的多个单元串的各种结构的存储器块进行各种修改。
例如，图5A和图5B是示出图3至图4的存储器块BLKa和BLKb的电路的修改的电路图。在发明构思的一些示例实施例中，图2中的存储器块BLK1至BLKz中的至少一个可以实现为图5A中的存储器块BLKj和图5B中的存储器块BLKk。除了NAND单元串(例如，NSL11至NSL33)均包括第一地选择晶体管GST1和第二地选择晶体管GST2，而不是单个地选择晶体管GST之外，图5A中的存储器块BLKj和图5B中的存储器块BLKk与图3至图4中的存储器块BLKa和BLKb相同。
参照图5A，第一地选择晶体管GST1可以位于存储器单元MC1至MC8与第二地选择晶体管GST2之间。第一地选择晶体管GST1可以连接到第一至第三地选择线GSL1b、GSL2b和GSL3b。第二地选择晶体管GST2可以连接到第一至第三地选择线GSL1a、GSL2a和GSL3a。尽管图5A示出了每个单元串包括八个存储器单元MC1至MC8，但是本领域普通技术人员将理解的是，单元串NS11至NS33中的每个中的存储器单元的数量可以根据设计依据而各种改变。
参照图5B，第一地选择晶体管GST1可以位于存储器单元MC1至MC8与第二地选择晶体管GST2之间。第一地选择晶体管GST1可以连接到第一至第三地选择线GSL1、GSL2和GSL3。第二地选择晶体管GST2可以连接到共地选择线CGSL。根据第一至第三地选择线GSL1、GSL2和GSL3中的对应的地选择线单独操作第一地选择晶体管GST1，并且可以共同操作第二地选择晶体管GST2。
参照图2至图5B，控制逻辑120可以被配置为在从串中的被选择的串感测数据的感测操作的设置间隔期间，控制施加到串选择线之中的未选择的串选择线的第一弱导通电压和施加到地选择线之中的未选择的地选择线的第二弱导通电压。被选择的串和未选择的串可以共同连接到同一位线。例如，均连接到位线BL1的串NS11和NS21可以是被选择的串和未选择的串。未选择的串选择线和未选择的地选择线可以分别连接到同一未选择串的串选择晶体管和地选择晶体管。
图6是示出了根据发明构思的一些示例实施例的操作存储器装置的方法的流程图。具体地，图6示出了读取存储器装置的方法，并可以包括以时间序列或并行地对图2的存储器装置100执行的操作。
参照图2和图6，在S110中，控制逻辑120可以控制电压发生器130和行解码器140向与被选择的单元串中包括的选择晶体管相连接的被选择的选择线施加导通电压。选择晶体管包括地选择晶体管和串选择晶体管，选择线包括分别连接到地选择晶体管和串选择晶体管的地选择线和串选择线。导通电压可以是使地选择晶体管和串选择晶体管完全导通的电压，并且可以大于或等于地选择晶体管和串选择晶体管的阈值电压。施加到被选择的地选择线的导通电压的电平可以与施加到被选择的串选择线的导通电压的电平相同或不同。
在S120中，控制逻辑120可以控制电压发生器130和行解码器140向与包括在未选择的单元串中的选择晶体管相连接的未选择的选择线施加弱导通电压。可以在从被选择的串感测数据的感测操作的设置间隔期间施加弱导通电压。弱导通电压低于未选择的串的选择晶体管的阈值电压。在一些示例实施例中，控制逻辑120可以控制电压发生器130和行解码器140向未选择的串选择线施加第一弱导通电压，并且向未选择的地选择线施加第二弱导通电压。第一弱导通电压的电平可以与第二弱导通电压的电平相同或不同。施加第一弱导通电压的时间(例如，脉冲宽度)可以与施加第二弱导通电压的时间(例如，脉冲宽度)相同或不同。
在S130中，控制逻辑120可以控制电压发生器130和行解码器140向被选择的字线施加读取电压，并且向未选择的字线施加通过电压。
在S140中，控制逻辑120可以控制电压发生器130和行解码器140向未选择的选择线施加截止电压。截止电压是使地选择晶体管和串选择晶体管完全截止的电压。例如，截止电压可以是地电压。通过在S120中将弱导通电压施加到未选择的选择线以使包括在未选择的单元串中的选择晶体管被弱导通，然后期望的(和/或可选地预定的)时间过去之后，可以在S140中通过向未选择的选择线施加截止电压而使选择晶体管截止。可以在对连接到被选择的字线的存储器单元执行感测操作之前，将截止电压施加到未选择的选择线。
同时，控制逻辑120可以在整个读取间隔期间控制电压发生器130和行解码器140将导通电压施加到被选择的选择线，并且可以在整个读取间隔期间将读取电压或通过电压施加到字线。可以在读取间隔的一部分中(例如，在读取设置间隔中或读取设置间隔以及感测间隔的一部分中)将弱导通电压施加到未选择的选择线。因此，可以同时执行或者可以并行执行操作S110、S120和S130。
在下文中，将参照图7和图8更详细描述图6的存储器装置的操作方法。
图7是示出了连接到共享单条位线的多个单元串的字线和选择线的图。图8是根据操作图6的存储器装置的方法的时序图。
图7示出了与图3的存储器块BLKa的单元串NS11、NS21和NS31相连接的字线WL1至WL8、串选择线SSL1、SSL2和SSL3以及地选择线GSL1、GSL2和GSL3。单元串NS11、NS21和NS31连接到第一位线BL1。在图3中，将假设对连接到第五字线WL5并且包括在构成第一行的单元串NS11、NS12和NS13中的存储器单元执行读取操作的情况进行描述。
参照图7，第一串选择线SSL1是被选择的串选择线SSL_SEL，第二串选择线SSL2和第三串选择线SSL3是未选择的串选择线SSL_UN。第一地选择线GSL1是被选择的地选择线GSL_SEL，第二地选择线GSL2和第三地选择线GSL3是未选择的地选择线GSL_UN。第五字线WL5是被选择的字线WL_SEL，第一至第四字线WL1至WL4和第六至第八字线WL6至WL8是未选择的字线WL_UN。
参照图2、图7和图8，可以在时间点t1处分别向字线和选择线施加对应的电压。控制逻辑120可以控制电压发生器130和行解码器140向被选择的串选择线SSL_SEL和被选择的地选择线GSL_SEL施加导通电压Von。控制逻辑120可以控制电压发生器130和行解码器140在读取设置间隔TPsetup期间向未选择的串选择线SSL_UN施加第一弱导通电压Vwo1并向未选择的地选择线GSL_UN施加第二弱导通电压Vwo2。控制逻辑120可以控制电压发生器130和行解码器140向被选择的字线WL_SEL施加读取电压(例如第一读取电压Vread1)并向未选择的字线WL_UN施加通过电压Vpass。在一些示例实施例中，导通电压Von可以与通过电压Vpass相同。
同时，第一弱导通电压Vwo1大于地电压并且低于串选择晶体管SST(参见图3)的阈值电压Vth_sst(在下文中被称为第一阈值电压)。第二弱导通电压Vwo2大于地电压并且低于地选择晶体管GST(参见图3)的阈值电压Vth_gst(在下文中被称为第二阈值电压)。例如，第一弱导通电压Vwo1可以比第一阈值电压Vth_sst低大约1V(伏特)。第二弱导通电压Vwo2可以比第二阈值电压Vth_gst低大约1V(伏特)。然而，发明构思不限于此，可以不同地设置弱导通电压Vwo1与阈值电压Vth_sst之间的差和弱导通电压Vwo2与阈值电压Vth_gst之间的差。
第一弱导通电压Vwo1和第二弱导通电压Vwo2可以根据第一阈值电压Vth_sst的电平和第二阈值电压Vth_gst的电平而相同或不同。此外，第一弱导通电压Vwo1和第二弱导通电压Vwo2可以预设，并且可以根据温度、地址、编程模式等而变化。控制逻辑120可以被配置为在设置间隔TPsetup期间控制第一弱导通电压Vwo1和第二弱导通电压Vwo2具有相同的电平，但是发明构思不限于此。
在时间点t2处，被选择的串选择线SSL_SEL的电压电平和被选择的地选择线GSL_SEL的电压电平可以达到导通电压Von。此外，未选择的字线WL_UN的电压Vwl_un的电平可以达到通过电压Vpass。从时间点t1到时间点t2的时间间隔是读取设置间隔TPsetup。在读取设置间隔TPsetup中，被选择的单元串的选择线和字线的电压可以被设置为期望的电平。在时间点t2处或在时间点t2之后，可以将截止电压Voff施加到未选择的串选择线SSL_UN和未选择的地选择线GSL_UN。例如，截止电压Voff可以是地电压。在感测间隔TPsense期间，可以同时(例如，t2)开始向未选择的串选择线SSL_UN和未选择的地选择线GSL_UN施加截止电压Voff。可选择地，尽管在图8中未示出，但是可以在不同的时刻开始将截止电压Voff施加到未选择的串选择线SSL_UN和未选择的地选择线GSL_UN(例如，参见图14B，在t2处向SSL_UN施加Voff，在t3处向GSL_UN施加Voff)。从时间点t2到时间点t3的时间间隔是感测间隔TPsense。在感测间隔TPsense中，可以感测被选择的存储器单元，并且可以基于施加到被选择的字线WL_SEL的读取电压(例如，第一读取电压Vread1和第二读取电压Vread2)来读取数据。同时，在图8中，第一读取电压Vread1和第二读取电压Vread2被示出为顺序地施加到被选择的字线WL_SEL，但是发明构思不限于此。例如，当与被选择的字线WL_SEL连接的存储器单元是单级单元时，可以施加单个读取电压，即，第一读取电压Vread1。当与被选择的字线WL_SEL连接的存储器单元是多级单元或三级单元时，可以如图8中所示顺序地施加用于识别与数据对应的电阻分布的多个读取电压，并且可以感测存储器单元相对于每个读取电压的电阻。
以这种方式，根据发明构思的一些示例实施例，可以在读取设置间隔TPsetup期间或在读取设置间隔TPsetup和感测间隔TPsense的部分期间将第一弱导通电压Vwo1和第二弱导通电压Vwo2分别施加到未选择的串选择线SSL_UN和未选择的地选择线GSL_UN。换句话说，具有比第一阈值电压Vth_sst和第二阈值电压Vth_gst的电平低的电平的预脉冲可以被施加到未选择的串选择线SSL_UN和未选择的地选择线GSL_UN。
未选择的单元串的沟道的电压可以被施加到未选择的字线WL_UN的通过电压Vpass升压。根据发明构思的一些示例实施例，可以在期望的(和/或可选地预定的)间隔期间(例如，在读取设置间隔TPsetup期间)微弱导通单元串的串选择晶体管SST和地选择晶体管GST，漏电流流过单元串的串选择晶体管SST和地选择晶体管GST，因此可以缓慢升高未选择的单元串的沟道电位。如图8中所示，在读取设置间隔TPsetup期间，上沟道电位Vch_up和下沟道电位Vch_low缓慢增大。在这种情况下，上沟道电位Vch_up指沟道的更接近(例如，邻近)串选择晶体管SST的区域中的升压电位，下沟道电位Vch_low指沟道的更接近(例如，邻近)地选择晶体管GST的区域中的升压电位。参照图7，上沟道电位Vch_up指的是沟道的与第六至第八字线WL6至WL8对应的区域中的升压电位，而下沟道电位Vch_low指的是沟道的与第一至第四字线WL1至WL4对应的区域中的升压电位。上沟道电位Vch_up和下沟道电位Vch_low可以增加到第一沟道升压电平Vchup和第二沟道升压电平Vchlow，并且第一沟道升压电平Vchup和第二沟道升压电平Vchlow可以相同或相近。
在发明构思的一些示例实施例中，除了与被选择的串的第一地选择晶体管GST1和第二地选择晶体管GST2相连接的地选择线可以对应于被选择的地选择线GSL_SEL以及与未选择的串(多个)的第一地选择晶体管GST1和第二地选择晶体管GST2相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图7至图8的图中的电压可以应用于本申请的图5A中的电路图。
换句话说，参照图5A和图8，在读取设置间隔TPsetup期间，控制逻辑120可以控制电压发生器130和行解码器140，使得施加到被选择的地选择线GSL_SEL(例如，图5A的第一地选择线GSL1a和GSL1b)的电压增大到导通电压Von，并且向未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)施加第二弱导通电压Vwo2。在感测间隔TPsense期间，控制逻辑120可以控制电压发生器130和行解码器140将导通电压Von施加到被选择的地选择线GSL_SEL(例如，第一地选择线GSL1a和GSL1b)以及将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)。
可选择地，在一些示例实施例中，参照图5A和图8，连接到未选择串的第二地选择晶体管GST2的地选择线(例如，图5A的GSL2a和GSL3a)可以在读取操作的读取设置间隔TPsetup期间接收与第二弱导通电压Vwo2不同的电压，诸如截止电压Voff。
在发明构思的一些示例实施例中，除了与被选择的第一单元串NS11的第一地选择晶体管GST1相连接的第一地选择线GSL1可以对应于被选择的地选择线GSL_SEL以及与未选择的第二单元串NS21和第三单元串NS31的第一地选择晶体管GST1相连接的第二地选择线GSL2和第三地选择线GSL3可以对应于未选择的地选择线GSL_UN之外，图7至图8的图中的电压可以应用于本申请的图5B中的电路图。连接到第一至第三单元串NS11、NS21和NS31的第二地选择晶体管GST2的共地选择线CGSL可以对应于被选择的地选择线GSL_SEL。
换句话说，参照图5B和图8，在读取设置间隔TPsetup期间，控制逻辑120可以控制电压发生器130和行解码器140，使得施加到被选择的地选择线GSL_SEL(例如，图5B的第一地选择线GSL1和共地选择线CGSL)的电压增大到导通电压Von，并向未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)施加第二弱导通电压Vwo2。在感测间隔TPsense期间，控制逻辑120可以控制电压发生器130和行解码器140将导通电压Von施加到被选择的地选择线GSL_SEL(例如，第一地选择线GSL1和共地选择线CGSL)，并且将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)。
因此，在读取设置间隔TPsetup和感测间隔TPsense期间，导通电压Von可以被施加到第一至第三单元串NS11、NS21和NS23的第二地选择晶体管GST2，并且导通电压Von可以被施加到被选择的第一单元串NS11的第一地选择晶体管GST1。第二弱导通电压Vwo2可以被施加到未选择的第二单元串NS12和第三单元串NS13的第一地选择晶体管GST1。第二弱导通电压Vwo2可以与第一弱导通电压Vwo1相等或不同。
图9是根据操作存储器装置的方法的对比示例的时序图。
参照图9，可以在读取设置间隔TPsetup的部分期间将具有比阈值电压Vth_sst和Vth_gst的电平高的电平的预脉冲施加到未选择的串选择线和未选择的地选择线。因此，未选择的单元串的串选择晶体管SST可以从第二时间点t2'到第五时间点t5'导通，并可以在第五时间点t5'之后截止。地选择晶体管GST可以从第三时间点t3'到第四时间点t4'导通，并可以在第四时间点t4'之后截止。当未选择的单元串的串选择晶体管SST和地选择晶体管GST被导通时，会使未选择的单元串的沟道的升压电荷快速放电，因此，会快速减小沟道的升压电位。当未选择的单元串的串选择晶体管SST和地选择晶体管GST被截止时，未选择的单元串的沟道的升压电位会快速增大。以这种方式，沟道的升压电位的快速变化会引起HCI。此外，串选择晶体管SST和地选择晶体管GST的阈值电压的电平、被选择的字线WL_SEL的位置、编程模式等会引起上沟道电位Vch_up与下沟道电位Vch_low之间的差。换句话说，沟道中的升压电位会变得不均匀。
然而，如上面参照图8所述，根据发明构思的一些示例实施例，当执行读取操作时，由于将比选择晶体管的阈值电压低的弱导通电压施加到未选择的选择线，换句话说，施加使选择晶体管微弱导通的预脉冲以期望的(和/或可选择地预定的)时间，因此可以使未选择的单元串的沟道电位缓慢地升高到适当的水平，不会发生HCI，并且沟道中的升压电位可以变得均匀。
图10是示出图3的存储器块的透视图。
参照图10，存储器块BLKa形成在垂直于基底SUB的方向上。在图10中，尽管存储器块BLKa被示为包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3，但是存储器块BLKa实际上可以包括比示出的组件更多或更少的组件。
基底SUB具有第一导电类型(例如，P型)，在第一方向(例如，Y方向)上延伸的共源极线CSL掺杂有具有第二导电类型(例如，N型)的杂质并且设置在基底SUB上。沿第一方向延伸的多个绝缘层IL在第三方向(例如，Z方向)上顺序地设置在基底SUB的两条相邻的共源极线CSL之间的区域上，并且多个绝缘层IL在第三方向上彼此间隔开期望的(和/或可选地预定的)距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
顺序地设置在第一方向上并在第三方向上穿过多个绝缘层IL的多个柱P设置在基底SUB的位于两条相邻的共源极线CSL之间的区域上。例如，多个柱P可以穿过多个绝缘层IL以与基底SUB接触。具体地，每个柱P的表面层S可以包括具有第一导电类型的硅材料并用作沟道区。同时，每个柱P的内层I可以包括诸如氧化硅的绝缘材料或气隙。
在两个相邻的共源极线CSL之间的区域中，沿着绝缘层IL、柱P和基底SUB的暴露的表面设置有电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(其可以称为“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两条相邻的共源极线CSL之间的区域中，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE设置在电荷存储层CS的暴露的表面上。
漏极或漏极接触件DR分别设置在多个柱P上。例如，漏极或漏极接触件DR可以包括掺杂有具有第二导电类型的杂质的硅材料。位线BL1至BL3设置在漏极接触件DR上，位线BL1至BL3沿第二方向(例如，X方向)延伸并且在第一方向上彼此间隔开期望的(和/或可选地预定的)距离。
同时，包括在图10中所示的存储器块BLKa中的地选择晶体管GST和串选择晶体管SST的阈值电压可以彼此不同，如图11中所示。
图11是示出地选择晶体管GST和串选择晶体管SST的阈值电压分布的图。参照图11，串选择晶体管SST的阈值电压分布dVsst可以小于地选择晶体管GST的阈值电压分布dVgst。
串选择晶体管SST的阈值电压分布dVsst和地选择晶体管GST的阈值电压分布dVgst之间的差可以由连接到串选择线SSL的串选择晶体管SST与连接到地选择线GSL的地选择晶体管GST之间的结构性差异而引起。参照图10，地选择晶体管GST与基底SUB接触，因此地选择晶体管GST可以具有与更接近(例如，邻近)位线BL的串选择晶体管SST的阈值电压分布不同的阈值电压分布。此外，通过位线BL的选择/未选择的电平而选择性地对串选择晶体管SST进行编程，阈值电压分布dVsst可以形成为小，由于地选择晶体管GST共同连接到共源极线CSL，并且地选择晶体管GST的阈值电压分布由一次性(one-shot)编程形成而不是由选择性编程形成，所以阈值电压分布dVgst可以形成为大。
因此，如图11中所示，地选择晶体管GST的阈值电压分布dVgst可以相对宽，串选择晶体管SST的阈值电压分布dVsst可以相对窄。此外，地选择晶体管GST的阈值电压的中心电平Vgst可以高于串选择晶体管SST的阈值电压的中心电平Vsst。
因此，由于程序性和结构性的原因，使得串选择晶体管SST的阈值电压(即，第一阈值电压Vth_sst)可以与地选择晶体管GST的阈值电压(即，第二阈值电压Vth_gst)不同。参照图5A和图5B，在存储器块BLKj和存储器块BLKk中，因为第二地选择晶体管GST2共同连接到共源极线CSL，所以第二地选择晶体管GST2可以具有与图11中的阈值电压分布dVgst相似的阈值电压分布。存储器块BLKj和存储器块BLKk中的第一地选择晶体管GST1由位线BL的选择/未选择的电平选择性地编程，第一地选择晶体管GST1的阈值电压分布可以形成为比图11中的阈值电压分布dVgst小。例如，存储器块BLKj和存储器块BLKk中的第一地选择晶体管GST1可以具有与图11中的阈值电压分布dVsst相近的阈值电压分布。
图12A和图12B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图。
如上面参照图10和图11所描述的，串选择晶体管SST的阈值电压的电平(即，第一阈值电压Vth_sst的电平)可以与地选择晶体管GST的阈值电压的电平(即，第二阈值电压Vth_gst的电平)不同。为了补偿阈值电压之间的差异，如图12A中所示，可以将第一弱导通电压Vwo1的电平设置为不同于第二弱导通电压Vwo2的电平。换句话说，根据阈值电压的电平，施加到未选择的串选择线SSL_UN的预脉冲的电平可以不同于施加到未选择的地选择线GSL_UN的预脉冲的电平。
参照图12A，可以在第一间隔TP1中，将弱导通电压Vwo1和Vwo2施加到未选择的选择线，即，未选择的串选择线SSL_UN和未选择的地选择线GSL_UN。第一间隔TP1可以与读取设置间隔TPsetup相同或者比读取设置间隔TPsetup大。可以在第二间隔TP2中，将截止电压Voff施加到未选择的选择线。
在图12A中，第一阈值电压Vth_sst低于第二阈值电压Vth_gst。控制逻辑120可以控制电压发生器130和行解码器140，使得可以根据对应的阈值电压的电平来设置或调整弱导通电压Vwo1和Vwo2的电平。因此，第一弱导通电压Vwo1的电平可低于第二弱导通电压Vwo2的电平。可选择地，尽管图12A中未示出，但是如果第一阈值电压Vth_sst高于第二阈值电压Vth_gst，则控制逻辑120可以控制电压发生器130和行解码器140，使得第一弱导通电压Vwo1的电平被设置为高于第二弱导通电压Vwo2的电平。
此外，如图12B中所示，为了补偿阈值电压之间的差异，控制逻辑120可以控制电压发生器130和行解码器140，使得施加第一弱导通电压Vwo1的时间可以设置为与施加第二弱导通电压Vwo2的时间不同。换句话说，根据阈值电压的电平，施加到未选择的串选择线SSL_UN的预脉冲的宽度可以与施加到未选择的地选择线GSL_UN的预脉冲的宽度不同。
在图12B中，可以在第一间隔TP1期间将第一弱导通电压Vwo1施加到未选择的串选择线SSL_UN，可以在与第一间隔TP1不同的第三间隔TP3期间将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN。如图12B中所示，在第二阈值电压Vth_gst大于第一阈值电压Vth_sst的情况下，控制逻辑120可以控制电压发生器130和行解码器140，使得第三间隔TP3的长度大于第一间隔TP1的长度。在这种情况下，第一弱导通电压Vwo1的电平可以与第二弱导通电压Vwo2的电平相同。然而，发明构思不限于此，第一弱导通电压Vwo1的电平和施加时间可以与第二弱导通电压Vwo2的电平和施加时间不同。可选择地，如果第一阈值电压Vth_sst高于第二阈值电压Vth_gst，则控制逻辑120可以控制电压发生器130和行解码器140，使得图12B中的第一间隔TP1的长度大于图12B中的第三间隔TP3的长度。
在发明构思的一些示例实施例中，除了与被选择的串的第一地选择晶体管GST1和第二地选择晶体管GST2相连接的地选择线可以对应于被选择的地选择线GSL_SEL以及与未选择的串的第一地选择晶体管GST1和第二地选择晶体管GST2相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图12A和图12B的图中的电压可以应用于本申请的图5A中的电路图。
换句话说，参照图5A和图12A，在读取设置间隔TPsetup期间，控制逻辑120可以控制电压发生器130和行解码器140，使得施加到被选择的地选择线GSL_SEL的电压(例如，图5A的第一地选择线GSL1a和GSL1b)增大到导通电压Von，并且将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)。在感测间隔TPsense期间，控制逻辑120可以控制电压发生器130和行解码器140以向被选择的地选择线GSL_SEL(例如，第一地选择线GSL1a和GSL1b)施加导通电压Von，并且将截止电压Voff施加到未选择的地选择线(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a和GSL3b)。可选择地，在一些示例实施例中，参照图5A和图12A，连接到未选择的串(例如，图5A的GSL2a和GSL3a)的第二地选择晶体管GST2的地选择线可以在读取操作的读取设置间隔TPsetup期间接收不同于第二弱导通电压Vwo2的电压，诸如截止电压Voff。
参照图5A和图12B，控制逻辑120可以控制电压发生器130和行解码器140，使得在从t1至t3的第三间隔TP3期间将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)，并且在t3之后将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)。可选择地，在一些示例实施例中，参照图5A和图12B，连接到未选择的串的第二地选择晶体管GST2的地选择线(例如，图5A的GSL2a和GSL3a)可以在读取操作的第三间隔TP3期间接收不同于第二弱导通电压Vwo2的电压，诸如截止电压Voff。
在发明构思的一些示例实施例中，除了与被选择的单元串的第一地选择晶体管GST1相连接的地选择线和共同连接到第二地选择晶体管GST2的共地选择线可以对应于被选择的地选择线GSL_SEL以及与未选择的单元串的第一地选择晶体管GST1相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图12A和图12B的图中的电压可以应用于本申请的图5B中的电路图。
换句话说，参照图5B和图12A，在读取设置间隔TPsetup期间，控制逻辑120可以控制电压发生器130和行解码器140，使得施加到被选择的地选择线GSL_SEL(例如，图5B的第一地选择线GSL1)的电压增大到导通电压Von，并将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3以及共地选择线CGSL)。在感测间隔TPsense期间，控制逻辑120可以控制电压发生器130和行解码器140以向被选择的地选择线GSL_SEL(例如，图5B的第一地选择线GSL1)施加导通电压Von，并将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)。
参照图5B和图12B，控制逻辑120可以控制电压发生器130和行解码器140，使得在从t1至t3的第三间隔TP3期间将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)，并且在t3之后将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)。在一些示例实施例中，参照图5B、图12A和图12B，第一弱导通电压Vwo1的电平可以与第二弱导通电压Vwo2的电平相似。此外，第一间隔TP1的长度可以与第三间隔TP3的长度相似。如上所述，在图5A的存储器块BLKj的电路图中，第一地选择晶体管GST1的阈值电压分布可以与串选择晶体管SST的阈值电压分布相似。因此，由于第一阈值电压Vth_sst可以与第二阈值电压Vth_gst相近，所以第一弱导通电压Vwo1的电平与第二弱导通电压Vwo2的电平相近。第一间隔TP1的长度可以与第三间隔TP3的长度相近。
图13是示出了图3的存储器块的单元串的沟道孔的图。
柱P(见图10)可以形成在沟道孔CH中，通过蚀刻由选择线GSL2和SSL2以及字线WL1至WL8的堆叠而形成的模块来形成沟道孔CH。
参照图13，随着沟道孔CH接近于基底SUB，沟道孔CH的直径可以减小。因此，串选择晶体管SST的沟道孔CH的尺寸D2可以大于沟道孔CH在地选择晶体管GST附近的尺寸D1。这是因为沟道孔CH通过在基底SUB的方向上从模块的上部蚀刻沟道孔CH而形成。由于沟道孔CH在与串选择晶体管SST对应的位置处的尺寸D2大于沟道孔CH在与地选晶体管GST对应的位置处的尺寸D1，因此串选择晶体管SST的沟道宽度可以大于地选择晶体管GST的沟道宽度。换句话说，串选择晶体管SST的尺寸可以大于地选择晶体管GST的尺寸。因此，当串选择晶体管SST和地选择晶体管GST被弱导通时，串选择晶体管SST的电阻可以小于地选择晶体管GST的电阻。换句话说，流过串选择晶体管SST的电流量可以大于流过地选择晶体管GST的电流量。
图14A和图14B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图。
为了通过补偿串选择晶体管SST的电阻与地选择晶体管GST的电阻之间的差异来使未选择的单元串的沟道升压电位均匀，如图14A和图14B中所示，可以将第一弱导通电压Vwo1的电平设置为不同于第二弱导通电压Vwo2的电平。当假设第一阈值电压Vth_sst与第二阈值电压Vth_gst相同时，控制逻辑120可以控制电压发生器130和行解码器140，使得第一弱导通电压Vwo1的电平低于第二弱导通电压Vwo2的电平。
为了补偿串选择晶体管SST的电阻与地选择晶体管GST的电阻之间的差异，如图14B中所示，可以将施加第一弱导通电压Vwo1的时间设置为不同于施加第二弱导通电压Vwo2的时间。例如，控制逻辑120可以控制电压发生器130和行解码器140，使得在第一间隔TP1期间将第一弱导通电压Vwo1施加到未选择的串选择线SSL_UN，并且在第三间隔TP3期间将第二弱导通电压Vwo2施加到未选择的地选择线GSL_UN。第三间隔TP3的长度可以大于第一间隔TP1的长度。
在发明构思的一些示例实施例中，图14A和图14B中的电压可以以与上面参照图12A和图12B所讨论的方式相同的方式应用于本申请的图5A和图5B中的电路图。
图15是示出根据发明构思的一些示例实施例的操作存储器装置100(参见图1)的方法的流程图。具体地，图15示出了读取存储器装置100的方法并可以包括在时间序列上对图2的存储器装置100执行的操作。参照图1至图14B的上述内容可以应用于图15。
参照图15，在S210中，存储器装置100可以基于选择晶体管的阈值电压来设置将要被施加到未选择的选择线的弱导通电压的电平和施加时间。例如，可以在电压控制器121(参见图2)中执行操作S210。
可以在存储器装置100(参见图1)的测试操作中检测选择晶体管的阈值电压的电平，并可以将选择晶体管的阈值电压的电平存储在存储器装置100中。例如，阈值电压的电平可以被存储在嵌入在存储器装置100中的寄存器等中。可选择地，阈值电压的电平可以被存储在存储器控制器200(参见图1)中。
在一些示例实施例中，阈值电压的电平可以存储在存储器块的单位中。例如，可以检测针对多个存储器块BLK1至BLKz(参见图2)中的每个的选择晶体管的阈值电压，并可以存储检测到的阈值电压。然而，发明构思不限于此，阈值电压的电平可以存储在比存储器块大或小的单位中。
存储器装置100可以基于串选择晶体管的阈值电压来设置将施加到未选择的串选择线的第一弱导通电压的电平和施加时间。可以基于地选择晶体管的阈值电压来设置将被施加到未选择的地选择线的第二弱导通电压的电平和施加时间。如上所述，第一弱导通电压被设置为低于串选择晶体管的阈值电压，第二弱导通电压被设置为低于地选择晶体管的阈值电压。
在一些示例实施例中，当地选择晶体管的阈值电压高于串选择晶体管的阈值电压时，第二弱导通电压的电平可以被设置为高于第一弱导通电压的电平。可选择地，施加第二弱导通电压的时间可以被设置为比施加第一弱导通电压的时间长。
在一些示例实施例中，当多个存储器块BLK1至BLKz(参见图2)的第一存储器块BLK1包括单级单元，多个存储器块BLK1至BLKz的第二存储器块BLK2包括多级单元时，第二存储器块BLK2中包括的选择晶体管的阈值电压可以高于第一存储器块BLK1中包括的选择晶体管的阈值电压。提供给第二存储器块BLK2的弱导通电压的电平可以设置为比提供给第一存储器块BLK1的弱导通电压的电平高。可选择地，施加提供给第二存储器块BLK2的弱导通电压的时间可以设置为比施加提供给第一存储器块BLK1的弱导通电压的时间长。
在S220中，存储器装置100接收读取命令和地址，在S230中，存储器装置100将读取偏置电压施加到存储器单元阵列110的与地址对应的区域中的选择线和字线。例如，存储器装置100可以将读取偏置电压施加到多个存储器块BLK1至BLKz(参见图2)的与地址对应的存储器块或该存储器块中的子块的选择线和字线。在这种情况下，读取偏置电压通常是指施加到未选择的选择线、被选择的选择线、被选择的字线和未选择的字线从而正常读取数据的电压。在这种情况下，可以在设置的施加时间期间将在S210中设置的弱导通电压施加到未选择的选择线。
在S240中，存储器装置100从与地址对应的存储器单元读取数据。存储器装置100可以在读取设置间隔之后通过感测存储器单元来读取数据。
图16A和16B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图。图16A和图16B示出了根据温度设置的弱导通电压的电平和施加时间。
参照图16A和图16B，高温下的串选择晶体管SST的阈值电压Vth_ssta可以比低温下的串选择晶体管SST的阈值电压Vth_sstb低。高温下的地选择晶体管GST的阈值电压Vth_gsta可以比低温下的地选晶体管GST的阈值电压Vth_gstb低。因此，如图16A中所示，控制逻辑120可以控制电压发生器130和行解码器140，使得高温下的第一弱导通电压Vwo1a的电平可以被设置为低于低温下的第一弱导通电压Vwo1b的电平，和/或高温下的第二弱导通电压Vwo2a的电平可以被设置为低于低温下的第二弱导通电压Vwo2b的电平。换句话说，可以根据温度来调整施加到未选择的串选择线SSL_UN和/或地选择线GSL_UN的预脉冲的电平。预脉冲的电平可以随着温度升高而设定为低。预脉冲的电平可以随着温度降低而设定为高。
可选择地，如图16B中所示，控制逻辑120可以控制电压发生器130和行解码器140，使得在高温下施加第一弱导通电压Vwo1(和/或第二弱导通电压Vwo2)的第一间隔TP1可以比在低温下施加第一弱导通电压Vwo1(和/或第二弱导通电压Vwo2)的第三间隔TP3短。换句话说，由于可以根据温度来调整施加到未选择的串选择线SSL_UN(和/或未选择的地选择线GSL_UN)的预脉冲的宽度，因此可以将预脉冲的宽度设置为随着温度升高而变小，并且可以将预脉冲的宽度设置为随着温度降低而变大。
同时，第一间隔TP1等于或大于读取设置间隔TPsetup(参见图8)。在图16B中，高温下的第一弱导通电压Vwo1的电平可以与低温下的第一弱导通电压Vwo1的电平相同，高温下的第二弱导通电压Vwo2的电平可以与低温下的第二弱导通电压Vwo2的电平相同。然而，发明构思不限于此，并且可以根据温度不同地设置第一弱导通电压Vwo1和/或第二弱导通电压Vwo2的电平和施加时间。
在发明构思的一些示例实施例中，除了连接到未选择的串的第一地选择晶体管GST1和第二地选择晶体管GST2的地选择线可以对应于未选择的地选择线GSL_UN之外，图16A和图16B的图中的电压可以应用于本申请的图5A中的电路图。
换句话说，参照图5A和图16A，在第一间隔TP1期间，控制逻辑120可以基于温度来控制电压发生器130和行解码器140调整施加到未选择的地选择线GSL_UN(例如，第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)的第二弱导通电压的电平。高温下的第二弱导通电压Vwo2a的电平可以被设置为低于低温下的第二弱导通电压Vwo2b的电平。在第二间隔TP2期间，控制逻辑120可以控制电压发生器130和行解码器140将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)。
参照图5A和图16B，控制逻辑120可以基于温度来控制电压发生器130和行解码器140调整施加到未选择的地选择线GSL_UN(例如，第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)的第二弱导通电压Vwo2的持续时间。例如，在高温下施加第二弱导通电压Vwo2的第一间隔TP1可以小于在低温下施加第二弱导通电压Vwo2的第三间隔TP3。
可选择地，在一些示例实施例中，连接到未选择的串的第二地选择晶体管GST2的地选择线(例如，图5A的GSL2a和GSL3a)可以在读取操作的第一间隔TP1或第三间隔TP3期间接收不同于第二弱导通电压的电压，诸如截止电压Voff。
在发明构思的一些示例实施例中，除了与未选择的单元串的第一地选择晶体管GST1相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图16A和图16B中的电压可以应用于本申请的图5B中的电路图。
换句话说，参照图5B和图16A，在第一间隔TP1期间，控制逻辑120可以基于温度来控制电压发生器130和行解码器140调整施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)的第二弱导通电压的电平。高温下的第二弱导通电压Vwo2a的电平可以被设置为低于低温下的第二弱导通电压Vwo2b的电平。在第二间隔TP2期间，控制逻辑120可以控制电压发生器130和行解码器140将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)。
参考图5B和图16B，控制逻辑120可以基于温度来控制电压发生器130和行解码器140以调整施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)的第二弱导通电压Vwo2的持续时间。例如，在高温下施加第二弱导通电压Vwo2的第一间隔TP1可以小于在低温下施加第二弱导通电压Vwo2的第三间隔TP3。
图17是示出根据发明构思的一些示例实施例的操作存储器装置100(参见图1)的方法的流程图。具体地，图17示出了读取存储器装置100的方法并可以包括在时间序列上的对图2的存储器装置100执行的操作。参照图1至图16B的上述内容可以应用于图17中描述的方法。
参照图17，在S310中，存储器装置100基于选择晶体管的阈值电压来设置将要被施加到未选择的选择线的弱导通电压的电平和施加时间。由于操作S310与图15的操作S210相同，因此将省略与图15的操作S210的描述相同的描述。
在S320中，存储器装置100接收读取命令和地址，在S330中，存储器装置100获得温度信息。在一些示例实施例中，设置在存储器装置100(参见图1)内部的温度检测器可以提供温度信息。在其它示例实施例中，存储器控制器200(参见图1)可以提供温度信息。
在S340中，存储器装置100基于温度信息调整弱导通电压的电平或施加时间。例如，在S310中，存储器装置100可以基于设置的参考温度来设置弱导通电压的默认电平或它的默认时间(或默认施加时间)，在S340中，存储器装置100可以在默认电平或默认时间以及温度信息的基础上，根据温度变化来设置弱导通电压的电平或施加时间。例如，在接收读取命令时的温度高于参考温度的情况下，存储器装置100可以将弱导通电压的电平调整为低于默认电平，或者将施加弱导通电压的施加时间调整为短于默认时间。在这种情况下，存储器装置100可以通过将与温度的变化量对应的预设抵消电平施加到默认电平或默认时间来根据温度设置弱导通电压的电平或施加时间。
在S350中，存储器装置100将读取偏置电压施加到选择线和字线，在S360中，存储器装置100从与地址对应的存储器单元读取数据。由于操作S350和S360与图15的操作S230和S240相同，因此将省略与图15的操作S230和S240的描述相同的描述。
图18A至图19B是示出根据发明构思的一些示例实施例的施加到未选择的选择线的电压的波形的时序图。图18A和图18B示出了根据被选择的字线的位置设置的弱导通电压的电平，图19A和图19B示出了根据被选择的字线的位置设置的施加弱导通电压的时间。假设串选择晶体管SST的阈值电压Vth_sst与地选择晶体管GST的阈值电压Vth_gst基本相同。
参照图18A和图18B，控制逻辑120可以控制电压发生器130和行解码器140，使得施加到未选择的串选择线SSL_UN的第一弱导通电压Vwo1的电平可以根据被选择的字线的位置而被设置为不同于施加到未选择的地选择线GSL_UN的第二弱导通电压Vwo2的电平。换句话说，根据被选择的字线的位置，施加到未选择的串选择线SSL_UN的预脉冲的电平可以不同于施加到未选择的地选择线GSL_UN的预脉冲的电平。
当被选择的字线WL_SEL与接近串选择线SSL相比更接近(例如，邻近)地选择线GSL时，如图18A中所示，施加到未选择的串选择线SSL_UN的第一弱导通电压Vwo1的电平可以被设置为高于施加到未选择的地选择线GSL_UN的第二弱导通电压Vwo2的电平。
当被选择的字线WL_SEL与接近串选择线SSL相比更接近(例如，邻近)地选择线GSL时，将要从未选择的单元串的沟道的上部区域(例如，串选择线与被选择的字线之间的区域)去除的升压电荷可以大于将要从未选择的单元串的沟道的下部区域(例如，地选择线与被选择的字线之间的区域)去除的升压电荷。因此，由于第一弱导通电压Vwo1的电平被设置为高于第二弱导通电压Vwo2的电平并且串选择晶体管SST的漏电流的量相对增大，因此可以使相对大量的升压电荷从沟道的上部区域放电到位线BL。因此，可以限制和/或防止沟道的区域中的升压电位的不平衡。
当被选择的字线WL_SEL与接近地选择线GSL相比更接近(例如，邻近)串选择线SSL时，如图18B中所示，第二弱导通电压Vwo2的电平可以被设置为高于第一弱导通电压Vwo1的电平。
当被选择的字线WL_SEL与接近地选择线GSL相比更接近(例如，邻近)串选择线SSL时，将要从未选择的单元串的沟道的下部区域去除的升压电荷的量可以大于将要从未选择的单元串的沟道的上部区域去除的升压电荷的量。因此，由于第二弱导通电压Vwo2的电平被设置为高于第一弱导通电压Vwo1的电平并且地选择晶体管GST的漏电流的量相对增大，因此可以使相对大量的升压电荷从沟道的下部区域放电到共源极线CSL。
参照图19A和图19B，施加第一弱导通电压Vwo1的时间的长度可以根据被选择的字线的位置而被设置为与施加第二弱导通电压Vwo2的时间的长度不同。换句话说，根据被选择的字线的位置，施加到未选择的串选择线SSL_UN的预脉冲的宽度可以不同于施加到未选择的地选择线GSL_UN的预脉冲的宽度。
当被选择的字线WL_SEL与接近串选择线SSL相比更接近(例如，邻近)地选择线GSL时，如图19A中所示，控制逻辑120可以控制电压发生器130和行解码器140，使得施加第一弱导通电压Vwo1的第一间隔TP1可以被设置为大于施加第二弱导通电压Vwo2的第三间隔TP3。此外，当被选择的字线WL_SEL与接近地选择线GSL相比更接近(例如，邻近)串选择线SSL时，如图19B中所示，控制逻辑120可以控制电压发生器130和行解码器140，使得施加第一弱导通电压Vwo1的第一间隔TP1可以被设置为小于施加第二弱导通电压Vwo2的第三间隔TP3。因此，可以限制和/或防止发生会根据被选择的字线在沟道区域中的位置而产生的升压电位的不平衡。
同时，当在编程操作之后执行验证操作时执行读取操作的情况下，根据被选择的字线WL_SEL的位置来确定编程模式。因此，当根据被选择的字线WL_SEL的位置来确定弱导通电压的电平或者施加时间时，可以对编程模式加以考虑。
当执行验证操作时，位于比被选择的字线WL_SEL的水平高的水平处的存储器单元可以处于擦除状态，并且位于比被选择的字线WL_SEL的水平低的水平处的存储器单元可以处于编程状态。因此，沟道的上部区域中的沟道升压电位可以高于沟道的下部区域中的沟道升压电位。因此，考虑到编程模式，在当执行验证操作时被选择的字线WL_SEL更接近(例如，邻近)地选择线GSL的情况下，第二弱导通电压Vwo2的电平可以被设置为高于图18A中所示的第二弱导通电压Vwo2的电平，第一弱导通电压Vwo1的电平可以被设置为低于图18A中所示的第一弱导通电压Vwo1的电平。相反，在当执行验证操作时被选择的字线WL_SEL更接近(例如，邻近)串选择线SSL的情况下，第二弱导通电压Vwo2的电平可以被设置为低于图18B中所示的第二弱导通电压Vwo2的电平，第一弱导通电压Vwo1的电平可以被设置为高于图18B中所示的第一弱导通电压Vwo1的电平。
此外，在当执行验证操作时被选择的字线WL_SEL更接近(例如，邻近)地选择线GSL的情况下，施加第一弱导通电压Vwo1的第一间隔TP1可以被设置为小于图19A中所示的第一间隔TP1，施加第二弱导通电压Vwo2的第三间隔T3可以被设置为大于图19A中所示的第三间隔TP3。当被选择的字线WL_SEL更接近(例如，邻近)串选择线SSL时，施加第一弱导通电压Vwo1的第一间隔TP1可以被设置为大于图19B中所示的第一间隔TP1，施加第二弱导通电压Vwo2的第三间隔TP3可以被设置为小于图19B中所示的第三间隔TP3。
在发明构思的一些示例实施例中，除了与未选择的串的第一地选择晶体管GST1和第二地选择晶体管GST2相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图18A、图18B、图19A和图19B的图中的电压可以应用于本申请的图5A中的电路图。当被选择的字线WL_SEL与接近串选择线SSL相比更接近(例如，邻近)地选择线GSL时，如图19A中所示，第一弱导通电压Vwo1被施加到未选择的串选择线SSL_UN的第一间隔TP1可以被设置为大于第二弱导通电压Vwo2被施加到未选择的地选择线GSL_UN(例如，图5A的第二选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)的第三间隔TP3。相反，如图19B中所示，当被选择的字线WL_SEL与接近地选择线GSL相比更接近(例如，邻近)串选择线SSL时，第一弱导通电压Vwo1被施加到未选择的串选择线SSL_UN的第一间隔TP1可以被设置为小于第二弱导通电压Vwo2被施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a和GSL3b)的第三间隔TP3。
参照图19A和/或图19B，控制逻辑120可以控制电压发生器130和行解码器140在第三间隔TP3在图19A中的时间t2处结束或者在图19B中的时间t3处结束时将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5A的第二地选择线GSL2a、GSL2b和第三地选择线GSL3a、GSL3b)。可选择地，在一些示例实施例中，在读取操作的第三间隔TP3之后，连接到未选择的串的第二地选择晶体管GST2的地选择线(例如，图5A的GSL2a和GSL3a)可以接收不同于第二弱导通电压的电压，诸如截止电压Voff。
在发明构思的一些示例实施例中，除了与未选择的串的第一地选择晶体管GST1相连接的地选择线可以对应于未选择的地选择线GSL_UN之外，图18A、图18B、图19A和图19B的图中的电压可以应用于本申请的图5B的电路图。当被选择的字线WL_SEL与接近串选择线SSL相比更接近(例如，邻近)地选择线GSL时，如图19A所示，第一弱导通电压Vwo1被施加到未选择的串选择线SSL_UN的第一间隔TP1可以被设置为大于第二弱导通电压Vwo2被施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)的第三间隔TP3。相反，如图19B所示，当被选择的字线WL_SEL与接近地选择线GSL相比更接近(例如，邻近)串选择线SSL时，第一弱导通电压Vwo1被施加到未选择的串选择线SSL_UN的第一间隔TP1可以被设置为小于第二弱导通电压Vwo2被施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)的第三间隔TP3。
参照图19A和/或图19B，当第三间隔TP3在图19A中的时间t2处或在图19B中的时间t3处结束时，控制逻辑120可以控制电压发生器130和行解码器140将截止电压Voff施加到未选择的地选择线GSL_UN(例如，图5B的第二地选择线GSL2和第三地选择线GSL3)。
图20是示出根据发明构思的一些示例实施例的操作存储器装置100(参见图1)的方法的流程图。具体地，图20示出了读取存储器装置的方法并可以包括在时间序列上对图2的存储器装置100执行的操作。参照图1至图19B的上述内容可以应用于图20中的方法。
参照图20，在S410中，存储器装置100基于选择晶体管的阈值电压来设置将被施加到未选择的选择线的弱导通电压的电平和施加时间。由于操作S410与图15的操作S210相同，因此将省略与图15的操作S210的描述相同的描述。
在S420中，存储器装置100接收读取命令和地址。
在S430中，存储器装置100基于被选择的字线的位置来调整弱导通电压的电平或施加时间。
如参照图18A至图19B所描述的，可以基于被选择的字线的位置来设置弱导通电压的电平或施加时间。
在一些示例实施例中，存储器装置100可以在S410中基于被选择的字线的参考位置来设置弱导通电压的电平或者弱导通电压的施加时间的默认电平，存储器装置100可以基于该默认电平和在S430中选择的字线的位置，根据字线的位置来设置弱导通电压的电平或施加时间。例如，存储器装置100可以根据被选择的字线的位置是否比参考位置更接近于串选择线或地选择线而基于被选择的字线的位置来调整弱导通电压的电平或施加时间。存储器装置100可以通过将与被选择的字线的位置对应的预设抵消电平施加到默认电平来根据被选择的字线而调整弱导通电压的电平或施加时间。
在S440中，存储器装置100可以将读取偏置电压施加到选择线和字线，并且在S450中，存储器装置100从与该地址对应的存储器单元读取数据。由于操作S440和S450与图15的操作S230和S240相同，因此将省略与图15中的操作S230和S240相同的描述。
同时，存储器装置100可以在执行验证操作时执行读取操作，并且在这种情况下，可以省略操作S420。在S430中，当存储器装置100基于被选择的字线的位置而调整弱导通电压的电平或施加时间时，可以如上所述应用根据被选择的字线的位置的编程模式。
图21是示出根据发明构思的一些示例实施例的当根据读取存储器装置的方法施加读取偏置电压时未选择的单元串的沟道的升压电位的示例的图。
在图21的曲线中，横轴表示沟道的电位，纵轴表示沟道的高度(或者与选择线和字线对应的沟道区域的位置)。在图21的曲线中，示出为实线的第一线L1表示当根据依据参照图1至图20所描述的发明构思的一些示例实施例的存储器装置的读取方法将弱导通电压施加到未选择的选择线时未选择的单元串的沟道升压电位，而示出为虚线的第二线L2表示根据作为比较示例的存储器装置的另一种读取方法的未选择的单元串的沟道升压电位。参照第二线L2，基于被选择的字线WL_SEL，沟道区域的上部处的升压电位高于沟道区域的下部处的升压电位，因此会发生沟道中的升压电位之间不平衡。因此，根据HCI在第一位置P1和第二位置P2处执行不想要的编程，因此会发生读取干扰。然而，根据发明构思的一些示例实施例，当弱导通电压被施加到未选择的选择线时，由于未选择的单元串的串选择晶体管和地选择晶体管可以被弱导通，漏电流流动，并且可以根据弱导通电压的电平或施加时间来调整漏电流的量，所以可以将沟道的升压电位增加到适当水平，并且沟道中的升压电位可以是均匀的。因此，减少了读取干扰，并且可以改善读取操作的可靠性。
图22是示意性地示出根据发明构思的一些示例实施例的存储器***的框图。
参照图22，存储器***20可以包括存储器装置100a和存储器控制器200a，存储器装置100a可以包括存储器单元阵列110和控制逻辑120。存储器装置100a可以与图1的存储器装置100相同或基本相似。因此，上述参照图1至图20的内容可以应用于图22，并且将省略与图1至图20的描述相同的描述。
存储器控制器200a可以包括电压控制器210，电压控制器210可以产生电压控制信号，该电压控制信号用于产生施加到存储器单元阵列110的偏置电压，例如，用于驱动字线WL的字线电压、用于驱动串选择线SSL的串选择线电压和用于驱动地选择线GSL的地选择线电压。
电压控制器210可以产生控制串选择线电压和地选择线电压的电压控制信号，使得在对存储器单元阵列110执行读取操作的读取间隔的至少一部分中将具有比选择晶体管的阈值电压的电平低的电平的弱导通电压施加到未选择的选择线。存储器控制器200a可以通过命令CMD、地址ADDR、数据DATA或控制信号CTRL将电压控制信号发送到存储器装置100a。
在一些示例实施例中，电压控制器210可以产生电压控制信号，该电压控制信号基于选择晶体管的阈值电压的电平、选择晶体管的尺寸、温度、其上执行读取操作的字线的位置(或地址ADDR)以及编程模式中的至少一个来改变弱导通电压的电平或施加时间。
图23是示出根据发明构思的一些示例实施例的存储器控制器200a和存储器装置100a的操作的流程图。
参照图23，在S510中，存储器控制器200a可以产生读取命令。在S520中，存储器控制器200a产生电压控制信号。具体地，存储器控制器200a可以产生电压控制信号，该电压控制信号控制串选择线电压和地选择线电压使得在读取间隔的至少一部分中将具有比选择晶体管的阈值电压的电平低的电平的弱导通电压施加到未选择的选择线。
在S530中，存储器控制器200a向存储器装置100a发送命令、地址、数据或控制信号。可以通过命令、地址、数据或控制信号将电压控制信号发送到存储器装置100a。
在S540中，存储器装置100a根据接收到的控制信号来产生读取偏置电压。读取偏置电压可以是字线电压、串选择线电压和地选择线电压。在这种情况下，存储器装置100a可以根据控制信号产生提供给未选择的选择线的弱导通电压。存储器装置100a可以根据控制信号调整弱导通电压的电平或施加弱导通电压的时间。
在S550中，存储器装置100a使用产生的读取偏置电压对存储器单元阵列110执行读取操作。
图24是示出根据发明构思的一些示例实施例的存储器装置被应用于固态驱动器(SSD)***1000的示例的框图。
参照图24，SSD***3000可以包括主机1100和SSD 1200。SSD 1200通过信号连接器与主机1100交换信号，并且通过电源连接器接收电力。SSD 1200可以包括SSD控制器1210、辅助电源1220和多个存储器装置1230、1240和1250。在这种情况下，可以使用上述图1至图23中描述的示例实施例中的任意一个来实现SSD 1200。
例如，图2的存储器装置100可以应用于闪存装置1230至1250中的至少一个。因此，当执行读取操作时，闪存装置1230至1250中的至少一个可以在读取间隔的至少一部分中(例如，在读取设置间隔中)将低于选择晶体管的阈值电压的弱导通电压施加到未选择的选择线。此外，可以基于选择晶体管的阈值电压、选择晶体管的尺寸、温度、被选择的字线的位置和编程模式中的至少一个因素来调整弱导通电压的电平和施加弱导通电压的时间。因此可以限制和/或防止未选择的单元串的沟道的升压电位过度增加，沟道中的升压电位可以是均匀的，因此可以限制和/或防止发生读取干扰。因此，可以改善SSD 1200的读取可靠性。
除了SSD 1200之外，根据发明构思的一些示例实施例的存储器装置还可以被安装在或应用于存储卡***、计算机***、通用闪存(UFS)等。此外，操作根据发明构思的一些示例实施例的存储器装置的另一种方法可以应用于其上安装有非易失性存储器装置的各种类型的电子***。
如上所述，已经在上面参照附图描述了发明构思的各种示例实施例。同时，尽管上面已经描述了具体实施例，但是在不脱离发明构思的精神和范围的情况下，可以以若干不同的形式修改发明构思。因此，发明构思的范围不由上述实施例限定，而是由所附权利要求限定，并且包含落入权利要求的范围内的等同物。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
存储器单元阵列，包括连接到位线、字线、串选择线和地选择线的串，每个串包括在串选择晶体管与地选择晶体管之间串联连接的存储器单元；以及
控制逻辑，结合到存储器单元阵列，控制逻辑被配置为在用于从串中的被选择的串感测数据的感测操作的设置间隔期间控制被施加到串选择线中的未选择的串选择线的第一弱导通电压和被施加到地选择线中的未选择的地选择线的第二弱导通电压，未选择的串选择线和未选择的地选择线分别连接到串中的同一个未选择的串的串选择晶体管和地选择晶体管，被选择的串和未选择的串共同连接到位线中的同一条位线，第一弱导通电压的电平小于未选择的串中的串选择晶体管的阈值电压并且大于地电压，第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并且大于地电压。
2.根据权利要求1所述的非易失性存储器装置，其中，
感测操作是读取操作,
设置间隔是读取设置间隔。
3.根据权利要求1所述的非易失性存储器装置，其中，
感测操作是编程验证操作，
设置间隔是验证设置间隔。
4.根据权利要求1所述的非易失性存储器装置，其中，第一弱导通电压的电平与第二弱导通电压的电平不同。
5.根据权利要求1所述的非易失性存储器装置，其中，
第一弱导通电压的电平等于第二弱导通电压的电平。
6.根据权利要求1所述的非易失性存储器装置，其中，
控制逻辑被配置为在设置间隔期间将被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压控制为具有相同的电平。
7.根据权利要求6所述的非易失性存储器装置，其中，
感测操作包括在设置间隔之后的感测间隔，
控制逻辑被配置为在感测间隔期间控制被施加到未选择的串选择线和未选择的地选择线的截止电压。
8.根据权利要求7所述的非易失性存储器装置，其中，
控制逻辑被配置为将被施加到未选择的串选择线和未选择的地选择线的截止电压控制为在感测间隔期间的同一时刻处开始。
9.根据权利要求7所述的非易失性存储器装置，其中，
控制逻辑被配置为将在感测间隔期间被施加到未选择的串选择线和未选择的地选择线的截止电压控制为在感测间隔期间的不同时刻处开始。
10.根据权利要求1所述的非易失性存储器装置，其中，
第一弱导通电压的脉冲宽度等于第二弱导通电压的脉冲宽度。
11.根据权利要求1所述的非易失性存储器装置，其中，
控制逻辑被配置为在设置间隔期间将被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压控制为具有相同的脉冲宽度。
12.根据权利要求1所述的非易失性存储器装置，其中，
第一弱导通电压的电平小于第二弱导通电压的电平。
13.根据权利要求1所述的非易失性存储器装置，其中，
每个串中的地选择晶体管是第一地选择晶体管，
每个串还包括第二地选择晶体管，第二地选择晶体管被布置为使第一地选择晶体管位于存储器单元与第二地选择晶体管之间，
控制逻辑被配置为在感测操作的设置间隔期间控制被施加到与同一个未选择的串的第一地选择晶体管相连接的未选择的地选择线的第二弱导通电压。
14.一种非易失性存储器装置，所述非易失性存储器装置包括：
存储器单元阵列，包括连接到位线的串，每个串包括在串选择晶体管与地选择晶体管之间串联连接的存储器单元；
行解码器，通过字线、串选择线和地选择线连接到串；
电压发生器，连接到行解码器；以及
控制逻辑，结合到行解码器和电压发生器，控制逻辑被配置为在用于从串中的被选择的串感测数据的感测操作的设置间隔期间，控制电压发生器和行解码器将第一弱导通电压施加到串选择线中的未选择的串选择线并将第二弱导通电压施加到地选择线中的未选择的地选择线，未选择的串选择线和未选择的地选择线分别连接到串中的同一个未选择的串的串选择晶体管和地选择晶体管，被选择的串和未选择的串共同连接到位线中的同一条位线，第一弱导通电压的电平小于未选择的串中的串选择晶体管的阈值电压并且大于地电压，第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并且大于地电压。
15.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括结合到存储器单元阵列的控制逻辑，所述方法包括：
在用于从被选择的串感测数据的感测操作的设置间隔期间，将第一弱导通电压施加到未选择的串选择线并且将第二弱导通电压施加到未选择的地选择线，未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管，被选择的串和未选择的串共同连接到存储器单元阵列中的一条位线，第一弱导通电压的电平小于未选择的串中的串选择晶体管的阈值电压并大于地电压，第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压；以及
在感测操作的发生在设置间隔之后的感测间隔期间，从被选择的串感测数据。
16.根据权利要求15所述的方法，其中，
感测操作是读取操作，
设置间隔是读取设置间隔。
17.根据权利要求15所述的方法，其中，
感测操作是编程验证操作，
设置间隔是验证设置间隔。
18.根据权利要求15所述的方法，其中，第一弱导通电压的电平与第二弱导通电压的电平不同。
19.根据权利要求15所述的方法，其中，
第一弱导通电压的电平等于第二弱导通电压的电平。
20.一种控制逻辑电路，所述控制逻辑电路包括：
电压控制器，被配置为基于从外部主机接收的命令、地址和控制信号分别向结合到存储器单元阵列的行解码器和页缓冲器提供行地址和列地址，电压控制器被配置为产生用于控制结合到行解码器的电压发生器的电压控制信号，使得电压发生器和行解码器被控制为在用于从存储器单元阵列的被选择的串感测数据的感测操作的设置间隔期间，将第一弱导通电压施加到未选择的串选择线并将第二弱导通电压施加到未选择的地选择线，未选择的串选择线和未选择的地选择线连接到同一个未选择的串，被选择的串和未选择的串连接到同一条位线，第一弱导通电压的电平小于未选择的串的串选择晶体管的阈值电压并大于地电压，第二弱导通电压的电平小于未选择的串的地选择晶体管的阈值电压并大于地电压。
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