CN108063135A - 瞬态电压抑制器及其制作方法 - Google Patents
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- 230000001052 transient effect Effects 0.000 title claims abstract description 44
- 238000002360 preparation method Methods 0.000 title description 3
- 238000000407 epitaxy Methods 0.000 claims abstract description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000003292 glue Substances 0.000 claims 1
- 238000001259 photo etching Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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Abstract
一种瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的第一N型掺杂层、形成于所述第一N型掺杂层上的P型外延层、形成于所述P型外延层上的N型外延层、形成于所述N型外延层上的第二N型掺杂层、贯穿所述第二N型掺杂层、所述N型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽侧壁的氧化硅层、及形成于所述第一、第二沟槽中、所述第二N型掺杂层上的金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
Description
【技术领域】
本发明涉及半导体器件制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容的瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽瞬态电压抑制器的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积,即更强的放电能力。沟槽瞬态电压抑制器的小封装尺寸对于保护高端芯片非常关键。
目前常用的瞬态电压抑制器(如沟槽瞬态电压抑制器)一般只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，但是这样会增大了器件面积和制造成本。
【发明内容】
针对现有方法的不足，本发明提出了一种瞬态电压抑制器及其制作方法。
一种瞬态电压抑制器，其包括P型衬底、形成于所述P型衬底上的第一N型掺杂层、形成于所述第一N型掺杂层上的P型外延层、形成于所述P型外延层上的N型外延层、形成于所述N型外延层上的第二N型掺杂层、贯穿所述第二N型掺杂层、所述N型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽侧壁的氧化硅层、及形成于所述第一、第二沟槽中、所述第二N型掺杂层上的金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
在一种实施方式中，所述第一部分、第二部分及第三部分分别用于作为接线端连接外部装置。
在一种实施方式中，所述第一及第二部分作为两个输出端，所述第三部分作为输入端。
在一种实施方式中，所述第一N型掺杂层为N型高掺杂层。
在一种实施方式中，所述第二N型掺杂层为N型高掺杂层。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供P型衬底，在所述P型衬底上形成第一N型外延层；
进行N型扩散，提高所述第一N型外延层的掺杂浓度从而形成第一N型掺杂层；
在所述第一N型掺杂层上形成P型外延层；
在所述P型外延层上形成第二N型外延层；
进行N型扩散，提高所述第二N型外延层的掺杂浓度从而形成第二N型掺杂层；
在所述第二N型掺杂层上形成氧化硅层，在所述氧化硅层上形成光刻胶，刻蚀所述光刻胶形成两个第一刻蚀窗口；
利用所述两个刻蚀窗口对所述氧化硅层进行刻蚀从而在所述氧化硅层中形成两个第二刻蚀窗口；
去除所述光刻胶，使用所述氧化硅层作为掩膜进行刻蚀形成贯穿所述第二N型掺杂层、所述P型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽；
在所述第一、第二沟槽表面形成氧化硅；
去除所述第一、第二沟槽底部的第一N型掺杂层上方的部分氧化硅；及
在所述第一、第二沟槽中及所述第二N型外延层上形成金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
在一种实施方式中，所述第一部分、第二部分及第三部分分别用于作为接线端连接外部装置。
在一种实施方式中，所述第一及第二部分作为两个输出端，所述第三部分作为输入端。
在一种实施方式中，所述第一N型掺杂层为N型高掺杂层。
在一种实施方式中，所述第二N型掺杂层为N型高掺杂层。
本发明的瞬态电压抑制器及所述制作方法获得的瞬态电压抑制器，其结构相当于将4支二极管集成到一起，不仅器件面积小，工艺难度低，还没有器件制造成本。此外，本发明瞬态电压抑制器还能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电影抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图13是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；二极管101、102、103、104；步骤S1-S11
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括P型衬底、形成于所述P型衬底上的第一N型掺杂层、形成于所述第一N型掺杂层上的P型外延层、形成于所述P型外延层上的N型外延层、形成于所述N型外延层上的第二N型掺杂层、贯穿所述第二N型掺杂层、所述N型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽侧壁的氧化硅层、及形成于所述第一、第二沟槽中、所述第二N型掺杂层上的金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
具体地，所述第一部分、第二部分及第三部分分别用于作为接线端连接外部装置。其中，所述第一及第二部分作为两个输出端，所述第三部分作为输入端。
进一步地，本实施方式中，所述第一N型掺杂层为N型高掺杂层。所述第二N型掺杂层为N型高掺杂层。
请参阅图2，图2是图1所述瞬态电压抑制器100的等效电路示意图。具体地，邻近所述第一沟槽的第一N型掺杂层与所述P型外延层构成第一二极管101，邻近所述第二沟槽的第一N型掺杂层与所述P型外延层构成第二二极管102，邻近所述第一沟槽的第一P型外延层与所述N型外延层及所述第二N型掺杂层构成第三二极管103，邻近所述第二沟槽的第一P型外延层与所述N型外延层及所述第二N型掺杂层构成第四二极管104。
请参阅图3-图13，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图13是图3所示制作方法的各步骤的结构示意图。
所述瞬态电压抑制器100的制作方法包括如下步骤S1-S11。
步骤S1，请参阅图4，提供P型衬底，在所述P型衬底上形成第一N型外延层。
步骤S2，请参阅图5，进行N型扩散，提高所述第一N型外延层的掺杂浓度从而形成第一N型掺杂层。
步骤S3，请参阅图6，在所述第一N型掺杂层上形成P型外延层。
步骤S4，请参阅图7，在所述P型外延层上形成第二N型外延层。
步骤S5，请参阅图8，进行N型扩散，提高所述第二N型外延层的掺杂浓度从而形成第二N型掺杂层。
步骤S6，请参阅图9，在所述第二N型掺杂层上形成氧化硅层，在所述氧化硅层上形成光刻胶，刻蚀所述光刻胶形成两个第一刻蚀窗口。所述第一刻蚀可以为干法刻蚀。
步骤S7，请参阅图10，利用所述两个第一刻蚀窗口对所述氧化硅层进行刻蚀从而在所述氧化硅层中形成两个第二刻蚀窗口。所述第二刻蚀可以为干法刻蚀。
步骤S8,请参阅图11，去除所述光刻胶，使用所述氧化硅层作为掩膜进行刻蚀形成贯穿所述第二N型掺杂层、所述P型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽。
步骤S9，请参阅图12，在所述第一、第二沟槽表面形成氧化硅。
步骤S10，请参阅图13，去除所述第一、第二沟槽底部的第一N型掺杂层上方的部分氧化硅。
步骤S11，请参阅图1，在所述第一、第二沟槽中及所述第二N型外延层上形成金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
本发明的瞬态电压抑制器100及所述制作方法获得的瞬态电压抑制器，其结构相当于将4支二极管101、102、103及104集成到一起，不仅器件面积小，工艺难度低，还没有器件制造成本。此外，本发明瞬态电压抑制器还能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的第一N型掺杂层、形成于所述第一N型掺杂层上的P型外延层、形成于所述P型外延层上的N型外延层、形成于所述N型外延层上的第二N型掺杂层、贯穿所述第二N型掺杂层、所述N型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽侧壁的氧化硅层、及形成于所述第一、第二沟槽中、所述第二N型掺杂层上的金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一部分、第二部分及第三部分分别用于作为接线端连接外部装置。
3.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一及第二部分作为两个输出端，所述第三部分作为输入端。
4.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一N型掺杂层为N型高掺杂层。
5.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第二N型掺杂层为N型高掺杂层。
6.一种瞬态电压抑制器的制作方法，其特征在于，所述方法包括如下步骤：
提供P型衬底，在所述P型衬底上形成第一N型外延层；
进行N型扩散，提高所述第一N型外延层的掺杂浓度从而形成第一N型掺杂层；
在所述第一N型掺杂层上形成P型外延层；
在所述P型外延层上形成第二N型外延层；
进行N型扩散，提高所述第二N型外延层的掺杂浓度从而形成第二N型掺杂层；
在所述第二N型掺杂层上形成氧化硅层，在所述氧化硅层上形成光刻胶，刻蚀所述光刻胶形成两个第一刻蚀窗口；
利用所述两个第一刻蚀窗口对所述氧化硅层进行刻蚀从而在所述氧化硅层中形成两个第二刻蚀窗口；
去除所述光刻胶，使用所述氧化硅层作为掩膜进行刻蚀形成贯穿所述第二N型掺杂层、所述P型外延层、所述P型外延层并延伸至所述第一N型掺杂层中的第一沟槽与第二沟槽；
在所述第一、第二沟槽表面形成氧化硅；
去除所述第一、第二沟槽底部的第一N型掺杂层上方的部分氧化硅；及
在所述第一、第二沟槽中及所述第二N型外延层上形成金属层，所述金属层包括形成于所述第一沟槽中且与所述第一N型掺杂层连接的第一部分、形成于所述第二沟槽中且与所述第一N型掺杂层连接的第二部分、及与所述第一及第二沟槽之间的第二N型掺杂层相邻的第三部分。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述第一部分、第二部分及第三部分分别用于作为接线端连接外部装置。
8.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述第一及第二部分作为两个输出端，所述第三部分作为输入端。
9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述第一N型掺杂层为N型高掺杂层。
10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述第二N型掺杂层为N型高掺杂层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711299148.XA CN108063135A (zh) | 2017-12-08 | 2017-12-08 | 瞬态电压抑制器及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711299148.XA CN108063135A (zh) | 2017-12-08 | 2017-12-08 | 瞬态电压抑制器及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108063135A true CN108063135A (zh) | 2018-05-22 |
Family
ID=62136275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711299148.XA Withdrawn CN108063135A (zh) | 2017-12-08 | 2017-12-08 | 瞬态电压抑制器及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20180522 |