TWI477018B - 暫態電壓抑制器電路與用於其中之二極體元件及其製造方法 - Google Patents

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暫態電壓抑制器電路與用於其中之二極體元件及其製造方法
本發明係有關一種暫態電壓抑制器(transient voltage suppressor,TVS)電路與用於其中之二極體元件及其製造方法，特別是指一種可承受較高順向電流之TVS電路與用於其中之二極體元件及其製造方法。
第1A圖顯示典型的暫態電壓抑制器(transient voltage suppressor,TVS)電路1，用以與至少一受保護電路2耦接，進而限制來自輸入輸出墊3的暫態電壓之振幅，以保護受保護電路2免於被具有高電壓的暫態訊號(如靜電)損害。一般而言，TVS電路1包含抑制元件S1，用以箝位上述暫態訊號的電壓振幅，並吸收其電流。由於此抑制元件S1需要在非常短的時間內消耗高電流，因此具有大面積的PN接面，也因此使其具有非常高的寄生電容；如此一來，當受保護電路2正常操作時，受到此高寄生電容的影響，使其操作速度變慢，而限制了元件的應用範圍。
一種改善前述受保護電路2操作速度變慢的方法，如第1A圖所示，是於受保護電路2與抑制元件S1之間，***至少一寄生電容較小的二極體元件D1。二極體元件D1與抑制元件S1中的PN接面反向對接，以使電流順向流經二極體元件D1，並由抑制元件S1吸收高電流；此種方法利用低電容串聯高電容的方式，以降低電容值，提高受保護電路2的操作速度。這種作法雖然可改善抑制元件S1電容值太高的問題，但二極體元件D1仍須順向承受來自輸入輸出墊3的暫態訊號高 電流，因此，若要保持其較低的電容值，TVS電路1可承受的暫態訊號電流值就會下降，如此也會限制TVS電路1的應用範圍。
第3A圖顯示先前技術用於TVS電路中之二極體元件100的剖視示意圖；而第3B圖顯示先前技術TVS電路的靜電耐壓與寄生電容相對於二極體接面面積的特性圖。如第3A圖所示，先前技術二極體元件100包含基板11、場氧化區12、N型井區13、P型漂移擴散區14、P型陽極15與N型陰極16。第3B圖顯示先前技術TVS電路之靜電耐壓與寄生電容相對於二極體PN接面面積的特性圖，其靜電耐壓以及寄生電容與應用本發明的TVS電路相比，將於後詳述。
有鑑於此，本發明即針對上述先前技術之不足，提出一種TVS電路與用於其中之二極體元件及其製造方法，以提高TVS電路可承受的靜電壓，並增加電路的保護與應用範圍。
本發明目的在提供一種暫態電壓抑制器電路與用於其中之二極體元件及其製造方法。
為達上述之目的，就其中一個觀點言，本發明提供了一種暫態電壓抑制器電路，用以耦接至一受保護電路，進而限制一輸入該受保護電路的暫態電壓之振幅，該暫態電壓抑制器電路包含：一抑制元件，具有一PN接面，用以限制該暫態電壓之振幅；以及至少一二極體元件，耦接於該受保護電路與該抑制元件之間，且與該PN接面反向對接；其中，該二極體元件包括：一第一導電型基板，具有一上表面；一第一導電型或第二導電型井區，形成於該上表面下之該基板中； 一分隔區，形成於該基板中，由上視圖視之，該分隔區位於該井區中；一第一導電型陽極，形成於該分隔區一側之該上表面下方；一第二導電型陰極，形成於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開；以及複數漂移擴散區，形成並連接於該陽極或陰極下方，其具有與該陽極或陰極相同的導電型。
就另一觀點，本發明也提供了一種用於暫態電壓抑制器電路中之二極體元件，用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該用於暫態電壓抑制器電路中之二極體元件包含：一第一導電型基板中，具有一上表面；一第一導電型或第二導電型井區，形成於該上表面下之該基板中；一分隔區，形成於該基板中，由上視圖視之，該分隔區位於該井區中；一第一導電型陽極，形成於該分隔區一側之該上表面下方；一第二導電型陰極，形成於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開；以及複數漂移擴散區，形成並連接於該陽極或陰極下方，其具有與該陽極或陰極相同的導電型。
就再另一個觀點言，本發明也提供了一種用於暫態電壓抑制器電路中之二極體元件製造方法，該二極體元件用以與該暫態電壓抑制器電路中所包含之一具有PN接面之抑制元件反向對接，該製造方法包含：提供一第一導電型基板，該基板具有一上表面；形成一第一導電型或第二導電型井區於該上表面下之該基板中；形成一分隔區於該基板中，由上視圖視之，該分隔區位於該井區中；形成一第一導電型陽極於該分隔區一側之該上表面下方；形成一第二導電型陰極於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開； 以及形成複數漂移擴散區連接於該陽極或陰極下方，其具有與該陽極或陰極相同的導電型。
上述暫態電壓抑制器電路中，該抑制元件可包括一變阻器元件、一齊納二極體、二串聯對接的齊納二極體、或一無閘極金屬氧化物半導體(metal oxide semiconductor,MOS)元件。
其中一種較佳的實施例中，該分隔區包括一場氧化區或一純質半導體區
其中一種較佳的實施例中，該二極體元件為複數，且安排於該抑制元件兩側。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第4A與4B圖，顯示本發明的第一個實施例，第4A圖顯示用於暫態電壓抑制器(transient voltage suppressor,TVS)電路中之二極體元件200的剖視示意圖。如第4A圖所示，二極體元件200包含基板21，其具有上表面21a。接著形成例如但不限於N型井區23於上表面21a下之基板21中。然後形成分隔區22於基板21中，由上視圖(未示出)視之，分隔區22位於井區23中；其中，分隔區22例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。接著，分別形成P 型陽極25於分隔區22一側之上表面21a下方，與N型陰極26於分隔區22另一側之上表面21a下方，且陽極25與陰極26由分隔區22隔開。接著形成複數漂移擴散區24於陽極25下方並與陽極25連接，且漂移擴散區24具有與陽極25相同的P型導電型。
接下來請參閱第4B圖，顯示應用第一個實施例之二極體元件200的TVS電路的靜電耐壓與寄生電容相對於二極體接面面積的特性圖，與先前技術第3B比較，可以看出在二極體接面面積相等的情形下，其電容也大致相等，但應用本發明的TVS電路，其靜電耐壓維持在可測得的極限Max.，表示應用本發明的TVS電路，其靜電耐壓在極限Max.以上，而先前技術的TVS電路，其靜電耐壓則低於極限Max.。比較先前技術第3A圖與本實施例第4A圖，可以看出本實施例相對於第3A所示之先前技術，在本實施例中，複數的P型漂移擴散區24與N型井區23接觸面積增加，靜電的耐壓增加。此種安排方式的優點包括：在元件規格上，由於多了複數個雜質濃度低於陽極25的漂移擴散區24，可提高TVS電路中，二極體元件所能承受的暫態順向電流，增加TVS電路的應用範圍；在製程上，漂移擴散區24，可以利用在同一基板21中，其他高壓元件(未示出)中漂移擴散區相同的製程步驟，因此幾乎不會增加製造成本。
第5A與5B圖顯示本發明的第二個實施例，為應用本發明之TVS電路中之二極體元件300的剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，二極體元件300包含基板31、分隔區32、P型井區33、複數P型漂移擴散區34、N型陰極35、與P型陽極36。本實施例旨在說明， 在本發明之二極體中，井區可以同為N型(如第一個實施例)或P型(如第二個實施例)，只需要注意其導電型相同，且漂移擴散區可以位於P型陽極下方，亦可以位於N型陰極下方。且漂移擴散區的雜質濃度，例如但不限於低於與其連接的陽極或陰極的雜質濃度。
第5B圖顯示應用第二個實施例之二極體元件300的TVS電路的靜電耐壓與寄生電容相對於二極體接面面積的特性圖，與先前技術第3B比較，可以看出在二極體接面面積相等的情形下，其電容也大致相等，但應用本發明的TVS電路，其靜電耐壓維持在可測得的極限Max.，表示應用本發明的TVS電路，其靜電耐壓在極限Max.以上
第6圖顯示本發明第的第三個實施例，為應用本發明之TVS電路中之二極體元件400的剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，二極體元件400包含基板41、純質半導體區42、N型井區43、複數P型漂移擴散區44、P型陽極45、與N型陰極46。本實施例旨在說明，在本發明之二極體中，不僅可利用場氧化區作為分隔區，隔開陽極與陰極，亦可以利用純質半導體區作為分隔區，隔開陽極與陰極。所謂純質半導體區係指基本上接近純質(intrinsic)半導體的區間，也就是未摻雜或低摻雜雜質之半導體區域。
請參閱第1B-1D圖以及第2圖，顯示應用本發明之TVS電路中，抑制元件的數種實施例。如第1B-1D圖以及第2圖所示，抑制元件例如但不限於為如第1B圖所示之變阻器元件V1、如第1C圖所示之齊納二極體D2、如第1D圖所示之二串聯對接的齊納二極體D2、或如第2圖所示之無閘極金屬 氧化物半導體(metal oxide semiconductor,MOS)元件Q1。
請繼續參閱第2圖，顯示應用本發明之TVS電路中，一種較佳的安排方式，為：二極體元件Dp與Dn為複數，且安排於抑制元件，在此處為MOS元件Q1兩側，其中，二極體元件Dp例如但不限於包含N型之井區，且二極體元件Dn例如但不限於包含P型之井區。
請參閱第7圖，顯示第一個實施例二極體元件200的上視示意圖。如圖所示，應用本發明之TVS電路中，二極體元件200的複數漂移擴散區24由上視圖第7圖視之，可以安排如圖所示，為如陣列的排列方式，並且可以由其他高壓元件(未示出)中漂移擴散區相同的製程步驟形成，如此一來，可以幾乎不增加製造的成本，增強TVS電路承受暫態訊號的能力。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，上述關於二極體元件的實施例中，製造二極體元件的方法步驟可以改變，井區與漂移擴散區可以形成於分隔區之前，亦可形成於分隔區之後。本發明的範圍應涵蓋上述及其他所有等效變化。
1‧‧‧TVS電路
2‧‧‧受保護電路
3‧‧‧輸入輸出墊
11,21,31,41‧‧‧基板
12,22,32‧‧‧分隔區
13,23,33,43‧‧‧井區
24,34,44‧‧‧漂移擴散區
15,25,36,45‧‧‧陽極
16,26,35,46‧‧‧陰極
42‧‧‧純質半導體區
100,200,300,400‧‧‧二極體元件
D1,Dn,Dp‧‧‧二極體元件
D2‧‧‧齊納二極體
Q1‧‧‧MOS元件
第1A圖顯示典型的暫態電壓抑制器(transient voltage suppressor,TVS)電路1。
第1B-1D圖顯示應用本發明之TVS電路中，抑制元件的數種 實施例。
第2圖顯示應用本發明之TVS電路中，二極體的一種較佳的安排方式。
第3A-3B圖顯示先前技術用於TVS電路中之二極體元件100的剖視示意圖與先前技術TVS電路的靜電耐壓與寄生電容相對於二極體接面面積的特性圖。
第4A與4B圖顯示本發明的第一個實施例。
第5A與5B圖顯示本發明的第二個實施例。
第6圖顯示本發明第的第三個實施例。
第7圖顯示第一個實施例二極體元件200的上視示意圖。
21‧‧‧基板
21a‧‧‧上表面
22‧‧‧分隔區
23‧‧‧井區
24‧‧‧漂移擴散區
25‧‧‧陽極
26‧‧‧陰極
200‧‧‧二極體元件

Claims (10)

  1. 一種暫態電壓抑制器電路，用以耦接至一受保護電路，進而限制一輸入該受保護電路的暫態電壓之振幅，該暫態電壓抑制器電路包含：一抑制元件，具有一第一PN接面，用以限制該暫態電壓之振幅；以及至少一二極體元件，耦接於該受保護電路與該抑制元件之間，且該二極體元件具有一第二PN接面，與該第一PN接面反向對接；其中，該二極體元件包括：一P型基板，具有一上表面；一P型或N型井區，形成於該上表面下之該基板中；一分隔區，形成於該基板中，由上視圖視之，該分隔區位於該井區中；一P型陽極，形成於該分隔區一側之該上表面下方；一N型陰極，形成於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開，且該陽極或該陰極與該井區形成該第二PN接面；以及複數漂移擴散區，形成並連接於該陽極或陰極下方該井區中，其具有與對應連接之該陽極或陰極相同的導電型，且該漂移擴散區的雜質濃度，低於對應連接之該陽極或陰極的雜質濃度。
  2. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該分隔區包括一場氧化區或一純質半導體區。
  3. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該抑制元件包括一變阻器元件、一齊納二極體、二串聯對接 的齊納二極體、或一無閘極金屬氧化物半導體元件。
  4. 如申請專利範圍第1項所述之暫態電壓抑制器電路，其中該二極體元件為複數，且安排於該抑制元件兩側。
  5. 一種用於暫態電壓抑制器電路中之二極體元件，與該暫態電壓抑制器電路中所包含之一具有一第一PN接面之抑制元件連接，該用於暫態電壓抑制器電路中之二極體元件包含：一P型基板，具有一上表面；一P型或N型井區，形成於該上表面下之該基板中；一分隔區，形成於該基板中，由上視圖視之，該分隔區位於該井區中；一P型陽極，形成於該分隔區一側之該上表面下方；一N型陰極，形成於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開，且該陽極或該陰極與該井區形成一第二PN接面，該第二PN接面與該第一PN接面反向對接；以及複數漂移擴散區，形成並連接於該陽極或陰極下方該井區中，其具有與對應連接之該陽極或陰極相同的導電型，且該漂移擴散區的雜質濃度，低於對應連接之該陽極或陰極的雜質濃度。
  6. 如申請專利範圍第5項所述之用於暫態電壓抑制器電路中之二極體元件，其中該分隔區包括一場氧化區或一純質半導體區。
  7. 如申請專利範圍第5項所述之用於暫態電壓抑制器電路中之二極體元件，其中該抑制元件包括一變阻器元件、一齊納二極體、二串聯對接的齊納二極體、或一無閘極金屬氧化物半導體元件。
  8. 一種用於暫態電壓抑制器電路中之二極體元件製造方法，該二極體元件與該暫態電壓抑制器電路中所包含之一具有一第一PN接面之抑制元件連接，該製造方法包含：提供一P型基板，該基板具有一上表面；形成一P型或N型井區於該上表面下之該基板中；形成一分隔區於該基板中，由上視圖視之，該分隔區位於該井區中；形成一P型陽極於該分隔區一側之該上表面下方；形成一N型陰極於該分隔區另一側之該上表面下方，且該陽極與該陰極由該分隔區隔開，且該陽極或該陰極與該井區形成一第二PN接面，該第二PN接面與該第一PN接面反向對接；以及形成複數漂移擴散區連接於該陽極或陰極下方該井區中，其具有與對應連接之該陽極或陰極相同的導電型，且該漂移擴散區的雜質濃度，低於對應連接之該陽極或陰極的雜質濃度。
  9. 如申請專利範圍第8項所述之用於暫態電壓抑制器電路中之二極體元件製造方法，其中該分隔區包括一場氧化區或一純質半導體區。
  10. 如申請專利範圍第8項所述之用於暫態電壓抑制器電路中之二極體元件製造方法，其中該二極體元件為複數，且安排於該抑制元件兩側。
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