CN107979717A - 摄像装置 - Google Patents

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Abstract

本发明提供了一种摄像装置，其具有：像素阵列，其在行方向和列方向上配置有生成基于入射光的电荷的多个像素，并具有对穿过摄影光学***的光束进行光瞳分割而接收光的多个成对的第1像素和第2像素；第1加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出和所述第2像素的输出进行加法运算；第2加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出进行加法运算而生成第1输出，并且对配置在所述光瞳分割的方向上的多个所述第2像素的输出进行加法运算而生成第2输出；第1A/D转换电路，其将所述第1加法电路的输出转换为数字信号；以及第2A/D转换电路，其将所述第2加法电路的输出转换为数字信号。

Description

摄像装置
技术领域
本发明涉及摄像装置。
背景技术
近年来，提出了如下的摄像装置：通过将摄像元件的一部分像素作为基于相位差检测方式的焦点检测用的测距像素，能够进行相位差AF，而不使用追加的测距传感器。作为测距像素的结构，公知有对像素的受光区域的一部分进行遮蔽的结构。这种结构的测距像素的输出电平低于非测距像素的输出电平。因此，为了使用测距像素作为显示像素，需要进行测距像素的像素信号的校正处理。并且，在将摄像元件的一部分像素作为测距像素的情况下，为了确保测距性能，需要较密地配置测距像素。另一方面，当测距像素的密度增大时，可能无法正确进行像素信号的校正处理。
并且，关于显示像素，为了得到适合于显示的帧率，多数情况下进行像素相加或间疏处理。但是，很难使测距像素的配置和像素相加的周期一致。因此，当在实时取景中也要进行使用测距像素的测距时，需要单独读出像素相加数据和测距数据。
作为用于使得能够在实时取景中使用测距像素进行测距的测距像素的结构，公知有对应于一个微透镜而设置一对像素的结构。例如，日本特开2015-046761号公报中提出的摄像装置读出来自一对像素中的一方(例如左像素)的像素信号、以及对一对像素双方的像素信号进行加法运算而得到的信号。而且，日本特开2015-046761号公报中提出的摄像装置根据相加信号与左像素信号的差分，取得一对像素中的另一方(例如右像素)的像素信号。由此，在日本特开2015-046761号公报中，抑制了在实时取景中使用测距像素进行测距的情况下的帧率的降低以及数据速率的增大。
这里，在日本特开2015-046761号公报的技术中，对像素信号的读出方式进行了限制。因此，例如很难进行与摄像装置的动作模式对应的最佳的读出。并且，在日本特开2015-046761号公报的技术中，兼用测距用像素信号和显示用像素信号，所以，很难对测距用像素信号和显示用像素信号双方进行最佳的曝光设定。
发明内容
本发明是鉴于所述情况而完成的，其目的在于，提供能够抑制在实时取景中使用测距像素进行测距的情况下的帧率的降低以及数据速率的增大、并且能够对显示用像素信号和测距用像素信号双方进行最佳的曝光设定的摄像装置。
本发明的一个方式的摄像装置具有：像素阵列，其在行方向和列方向上配置有生成基于入射光的电荷的多个像素，并具有对穿过摄影光学***的光束进行光瞳分割而接收光的多个成对的第1像素和第2像素；第1加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出和所述第2像素的输出进行加法运算；第2加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出进行加法运算而生成第1输出，并且对配置在所述光瞳分割的方向上的多个所述第2像素的输出进行加法运算而生成第2输出；第1A/D转换电路，其将所述第1加法电路的输出转换为数字信号；以及第2A/D转换电路，其将所述第2加法电路的输出转换为数字信号。
附图说明
图1是示出本发明的一个实施方式的摄像装置的一例的结构的框图。
图2是示出摄像元件的结构的图。
图3是像素区域的放大图。
图4是示出像素阵列与S/H电路的连接结构的第1例的图。
图5是示出像素阵列与S/H电路的连接结构的第2例的图。
图6是示出S/H电路与水平加法电路的连接结构的例子的图。
图7是示出水平加法电路的内部结构的图。
图8是示出并列执行实时取景显示和测距时的水平加法电路303a的设定的图。
图9是示出并列执行实时取景显示和测距时的水平加法电路303b的设定的图。
图10是示出针对测距用像素信号的模拟增益的设定与ADC/增益电路的输出之间的关系的图。
图11是示出变形例1的水平加法电路303b的设定的图。
图12是示出变形例2的水平加法电路303b的设定的图。
图13是示出变形例3的水平加法电路303a的设定的图。
图14是示出变形例3的水平加法电路303b的设定的图。
图15是示出变形例3的水平加法电路303b的另一个设定的图。
图16是示出变形例4的水平加法电路303b的设定的图。
图17是变形例5的像素区域的放大图。
图18是示出在一个像素区域内配置有4个像素时的像素阵列与垂直信号线组的连接结构的第1例的图。
图19是示出在一个像素区域内配置有4个像素时的像素阵列与垂直信号线组的连接结构的第2例的图。
图20是示出在一个像素区域内配置有4个像素时的像素阵列与垂直信号线组的连接结构的第3例的图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。图1是示出本发明的一个实施方式的摄像装置的一例的结构的框图。除了数字照相机和智能手机这样的设备以外，摄像装置还包含具有对焦透镜的各种摄像装置。
如图1所示，摄像装置具有镜头1、镜头驱动部2、摄像元件3、摄像元件驱动部4、摄像元件移位部5、CPU6、测距运算部7、图像生成部8、测距像素曝光运算部9、显示像素曝光运算部10、存储部11、显示部12、记录部13、操作部14、总线15。这里，摄像装置的各块例如由硬件构成。但是，不需要必须全部由硬件构成，一部分也可以由软件构成。并且，摄像装置的各块也可以不由单一的硬件或软件构成，也可以由多个硬件或软件构成。
镜头1是用于将来自未图示的被摄体的光束引导至摄像元件3的受光面的摄影光学***。镜头1具有对焦透镜。对焦透镜是用于使镜头1的焦点位置变化的透镜。镜头1也可以构成为变焦镜头。并且，镜头1也可以构成为相对于摄像装置拆装自如。
镜头驱动部2例如是用于驱动对焦透镜的马达。镜头驱动部2接受来自CPU6的控制信号，对对焦透镜进行驱动。另外，在镜头1构成为变焦镜头时，镜头驱动部2还进行变焦驱动。进而，镜头驱动部2还进行镜头1中包含的光圈的驱动。
摄像元件3具有根据入射光来蓄积电荷的多个像素。该摄像元件3将各像素中蓄积的电荷作为数字电信号(以下称为像素信号)进行输出。摄像元件3的结构在后面详细说明。
摄像元件驱动部4接受来自CPU6的控制信号，对摄像元件3进行驱动。通过摄像元件驱动部4对摄像元件3中的各像素中的电荷的蓄积量进行调节。
摄像元件移位部5构成为保持摄像元件3，并且在与摄像元件3的受光面平行的方向上移动自如。该摄像元件移位部5接受来自CPU6的控制信号，使摄像元件3在与摄像元件3的受光面平行的面内移动。摄像元件移位部5用于手抖校正处理和超清处理。
CPU6是用于对摄像装置的动作进行控制的控制电路。例如，CPU6对对焦透镜的焦点调节动作进行控制。CPU6不是必须构成为CPU。即，与CPU6相同的功能也可以通过ASIC、FPGA等来实现。并且，与CPU6相同的功能也可以通过软件来实现。
测距运算部7根据从摄像元件3的像素输出的图像信号，计算散焦量，该散焦量作为基于相位差检测的焦点检测用的信息。在后面详细说明，但是，摄像元件3的像素被分成作为第1像素组发挥功能的像素、以及作为第2像素组发挥功能的像素，所述第1像素组接收从镜头1的成对的光瞳中的一方射出的光束，所述第2像素组接收从另一方射出的光束。根据从作为第1像素组的像素输出的像素信号与从作为第2像素组的像素输出的像素信号的相位差，计算散焦量。CPU6根据由测距运算部7计算出的散焦量对镜头驱动部2进行控制，由此进行镜头1的焦点调节。
图像生成部8对从摄像元件3的像素输出的像素信号实施图像处理，生成显示或记录用的图像数据。作为该图像处理，包含白平衡校正处理、颜色校正处理、伽马(γ)校正处理等。并且，图像生成部8例如对测距像素进行测距所需要的各种处理。
测距像素曝光运算部9例如根据被摄体亮度运算测距用像素信号的曝光量。该测距用像素信号的曝光量是使用摄像元件3的像素信号作为基于相位差检测方式的焦点检测用的像素信号时的曝光量。显示像素曝光运算部10例如根据被摄体亮度运算显示用像素信号的曝光量。该显示用像素信号的曝光量是使用像素信号作为显示或记录用的像素信号时的曝光量。CPU6根据测距用像素信号的曝光量和显示用像素信号的曝光量设定摄像元件3的显示用和测距用的各个模拟增益，由此对摄像元件3的各像素的曝光量进行控制。
存储部11例如是RAM。在存储部11中暂时存储有由图像生成部8生成的图像数据、由测距运算部7计算出的散焦量、由测距像素曝光运算部9计算出的测距用曝光量、由显示像素曝光运算部10计算出的显示用曝光量这样的各种数据。
显示部12例如是液晶显示器(LCD)。显示部12显示基于显示用图像数据的图像等各种图像。
记录部13例如是快闪ROM。在记录部13中记录有摄像装置的动作所需要的程序和参数。进而，在记录部13中记录有CPU6根据记录用图像数据生成的图像文件。
操作部14是由用户操作的各种操作部件。作为操作部14，例如包含释放按钮、动态图像按钮、模式按钮、选择键、电源按钮等。释放按钮是用于进行静态图像拍摄的指示的操作部件。动态图像按钮是用于进行动态图像拍摄的指示的操作部件。模式按钮是用于选择摄像装置的拍摄设定的操作部件。选择键例如是用于进行菜单画面上的项目的选择和确定的操作部件。电源按钮是用于接通或断开摄像装置的电源的操作部件。
总线15与CPU6、测距运算部7、图像生成部8、测距像素曝光运算部9、显示像素曝光运算部10、存储部11、显示部12、记录部13、操作部14分别连接，作为用于在摄像装置的内部传输各种数据的传输路径发挥功能。
接着，进一步对摄像元件3进行说明。图2是示出摄像元件3的结构的图。如图2所示，摄像元件3具有像素阵列301、取样/保持(S/H)电路302、水平加法电路303a、303b、ADC/增益电路304a、304b、基准电源(VREF)305a、305b、数字存储器306a、306b、输出电路307a、307b、读出控制电路308。
像素阵列301具有在行方向和列方向上排列的多个像素区域，在各个像素区域内生成与经由镜头1入射的光束对应的电荷。图3是像素区域的放大图。像素区域对应于滤色器的排列而设置。例如，图3是滤色器的排列为拜耳排列时的像素区域的放大图。此时，针对R滤镜3011r、Gr滤镜3011gr、Gb滤镜3011gb、B滤镜3011b分别各设置一个像素区域。滤色器的排列不是必须为拜耳排列。
在各个像素区域中形成有微透镜3012、以及配置在光瞳分割的方向(例如水平方向)上的成对的2个像素3013a、3013b。微透镜3012是为了使穿过镜头1的光束会聚在对应的像素上而形成的。像素3013a、3013b包含光电二极管(PD)，生成与穿过镜头1并由微透镜3012会聚的光束对应的电荷。形成第1像素组的像素3013a是在像素区域的左侧形成的像素(以下称为左像素)，生成与穿过镜头1的右侧的光瞳的光束对应的电荷。形成第2像素组的像素3013b是在像素区域的右侧形成的像素(以下称为右像素)，生成与穿过镜头1的左侧的光瞳的光束对应的电荷。
通过在像素区域的左侧设置左像素3013a、在像素区域的右侧设置右像素3013b，能够在测距运算部7中检测沿着画面内的水平方向的相位差。另一方面，也可以在像素区域的上侧设置上像素、在下侧设置下像素。该情况下，能够在测距运算部7中检测沿着画面内的垂直方向的相位差。并且，可以在像素区域的倾斜方向上设置2个像素。该情况下，能够在测距运算部7中检测沿着画面内的倾斜方向的相位差。
S/H电路302暂时保持像素阵列301的各个像素中生成的电荷作为电压信号即像素信号。图4是示出像素阵列301与S/H电路302的连接结构的第1例的图。在图4的例子中，像素阵列301由12列的像素区域A1-A12构成。当然，像素阵列301中设置的像素区域的列数不限于12列。例如，如果滤色器的排列为拜耳排列，则像素区域的列数可以是任意偶数。这里，为了进行以下说明，将各个像素区域中设置的左像素记为Pna(n＝1、2、…、12)，将右像素记为Pnb(n＝1、2、…、12)。
像素阵列301和S/H电路302经由与1行的像素区域的数量相同数量的垂直信号线组VLn(n＝1、2、3、…、12)进行连接。各个垂直信号线组配置成在与水平方向上相邻的垂直信号线组之间夹着像素区域。另外，虽然图中没有示出，但是，在左端的像素区域A1的更靠左侧也设置有垂直信号线组。并且，各个垂直信号线组VLn由2条垂直信号线VLna、VLnb(n＝1、2、3、…、12)构成。垂直信号线VLna与对应的左像素Pna连接，垂直信号线VLnb与对应的右像素Pnb连接。
在图4所示的结构中，构成为与R滤镜3011r对应的像素区域、与Gr滤镜3011gr对应的像素区域、与Gb滤镜3011gb对应的像素区域、与B滤镜3011b对应的像素区域中的相互对角配置的像素区域的各个像素与属于相同垂直信号线组的共通垂直信号线连接。即，与R滤镜3011r和B滤镜3011b对应的像素区域的各个像素与第奇数个垂直信号线组VL1、VL3、…、VL11的对应垂直信号线连接。并且，与Gr滤镜3011gr和Gb滤镜3011gb对应的像素区域的各个像素与第偶数个垂直信号线组VL2、VL4、…、VL12的对应垂直信号线连接。
图5是示出像素阵列301与S/H电路302的连接结构的第2例的图。在第1例中，构成为相互对角配置的像素区域的左像素和右像素分别与属于相同垂直信号线组的共通垂直信号线连接。另一方面，在第2例中，构成为相互对角配置的像素区域的左像素和右像素分别与属于相同垂直信号线组的不同垂直信号线连接。即，在第2例中，各个垂直信号线组VLn由4条垂直信号线VLn1a、VLn1b、VLn2a、VLn2b(n＝1、2、3、…、12)构成。垂直信号线VLn1a与相互对角配置的像素区域中的左侧的像素区域的左像素Pna连接，垂直信号线VLn1b与相互对角配置的像素区域中的左侧的像素区域的右像素Pnb连接。并且，垂直信号线VLn2a与相互对角配置的像素区域中的右侧的像素区域的左像素Pna连接，垂直信号线VLn2b与相互对角配置的像素区域中的右侧的像素区域的右像素Pnb连接。即，在第2例中，按照每个像素区域单独设置第1例中在多个像素区域中共用的垂直信号线。
图6是示出S/H电路302与水平加法电路303a、303b的连接结构的例子的图。如图6所示，S/H电路302具有与1行的像素的数量相同数量的S/H部。该S/H部中的一半是左像素用的S/H部SHna(n＝1、2、…、12)，另一半是右像素用的S/H部SHnb(n＝1、2、…、12)。S/H部SHna暂时保持从对应的左像素Pna输出的像素信号作为电压信号。S/H部SHnb暂时保持从对应的右像素Pnb输出的像素信号作为电压信号。
并且，S/H部SHna和SHnb分别经由开关电路SC1而与水平加法电路303a连接，并且经由开关电路SC2而与水平加法电路303b连接。开关电路SC1具有与S/H部SHna分别对应的开关Sna和与S/H部SHnb分别对应的开关Snb、以及在各个开关与水平加法电路303a之间并联连接的电容C。开关电路SC1的开关Sna和Snb通过来自读出控制电路308的使能信号H1_EN一起接通或断开。在通过来自读出控制电路308的使能信号H1_EN断开开关Sna和Snb的期间内，从对应的S/H部SHna和SHnb输出的像素信号保持在电容C中。另一方面，在通过来自读出控制电路308的使能信号H1_EN接通开关Sna和Snb时，从对应的S/H部SHna和SHnb输出并保持在电容C中的像素信号被输出到水平加法电路303a。并且，开关电路SC2具有与开关电路SC1相同的结构。但是，开关电路SC2的开关Sna和Snb通过来自读出控制电路308的使能信号H2_EN一起接通或断开。
作为第1加法电路的水平加法电路303a和作为第2加法电路的水平加法电路303b对所输入的多个像素信号进行选择性相加并输出。图7是示出水平加法电路的内部结构的图。这里，水平加法电路303a和水平加法电路303b的内部结构相同。因此，这里，通过对水平加法电路303a的结构进行说明，省略水平加法电路303b的说明。
水平加法电路303a具有与S/H电路302所具有的S/H部的数量相同数量、即与1行的像素的数量相同数量的输出端。在各个输出端连接有构成ADC/增益电路304a的ADC/增益部。下面，为了进行说明，将与S/H部SHna对应的ADC/增益部记为ADCna，将与S/H部SHnb对应的ADC/增益部记为ADCnb。
在水平加法电路303a的各个输出端设置有输出开关sna和snb(n＝1、2、…、12)。这些输出开关sna和snb的接通/断开通过读出控制电路308来控制。在输出开关sna和snb中的任意一方接通时，对对应的ADC/增益部输入像素信号。这里，虽然图中省略，但是，在输出开关sna和snb的输入端连接有用于保持水平加法电路303a的输出的电容。在对应的输出开关sna和snb中的对应的输出开关断开的期间内，像素信号保持在电容中。
属于相同像素区域的左像素用的水平加法电路303a的输入端和右像素用的水平加法电路303a的输入端经由加法开关s1-1～s1-12进行连接。例如，用于从S/H部SH1a输入像素信号的输入端和用于从S/H部SH1b输入像素信号的输入端经由加法开关s1-1进行连接。并且，用于从S/H部SH2a输入像素信号的输入端和用于从S/H部SH2b输入像素信号的输入端经由加法开关s1-2进行连接。其他也同样。加法开关s1-1～s1-12的接通/断开通过读出控制电路308来控制。在加法开关s1-1～s1-12中的任意一方接通时，对属于对应的像素区域的左像素的像素信号和右像素的像素信号进行加法运算(混合)。例如，在加法开关s1-1接通时，对像素区域A1的左像素P1a和右像素P1b的像素信号进行加法运算。
第奇数个像素区域的左像素用的水平加法电路303a的输入端和下一个第奇数个像素区域的左像素用的水平加法电路303a的输入端经由加法开关s2-1a～s2-6a进行连接。例如，用于从S/H部SH1a输入像素信号的输入端和用于从S/H部SH3a输入像素信号的输入端经由加法开关s2-1a进行连接。并且，用于从S/H部SH3a输入像素信号的输入端和用于从S/H部SH5a输入像素信号的输入端经由加法开关s2-2a进行连接。其他也同样。加法开关s2-1a～s2-6a的接通/断开通过读出控制电路308来控制。在加法开关s2-1a～s2-6a中的任意一方接通时，对属于对应的第奇数个像素区域的左像素的像素信号进行加法运算(混合)。例如，在加法开关s2-1a接通时，对像素区域A1的左像素P1a和像素区域A3的左像素P3a的像素信号进行加法运算。
第奇数个像素区域的右像素用的水平加法电路303a的输入端和下一个第奇数个像素区域的右像素用的水平加法电路303a的输入端经由加法开关s2-1b～s2-6b进行连接。例如，用于从S/H部SH1b输入像素信号的输入端和用于从S/H部SH3b输入像素信号的输入端经由加法开关s2-1b进行连接。并且，用于从S/H部SH3b输入像素信号的输入端和用于从S/H部SH5b输入像素信号的输入端经由加法开关s2-2b进行连接。其他也同样。加法开关s2-1b～s2-6b的接通/断开通过读出控制电路308来控制。在加法开关s2-1b～s2-6b中的任意一方接通时，对属于对应的第奇数个像素区域的右像素的像素信号进行加法运算(混合)。例如，在加法开关s2-1b接通时，对像素区域A1的右像素P1b和像素区域A3的右像素P3b的像素信号进行加法运算。
第偶数个像素区域的左像素用的水平加法电路303a的输入端和下一个第偶数个像素区域的左像素用的水平加法电路303a的输入端经由加法开关s3-1a～s3-6a进行连接。例如，用于从S/H部SH2a输入像素信号的输入端和用于从S/H部SH4a输入像素信号的输入端经由加法开关s3-1a进行连接。并且，用于从S/H部SH4a输入像素信号的输入端和用于从S/H部SH6a输入像素信号的输入端经由加法开关s3-2a进行连接。其他也同样。加法开关s3-1a～s3-6a的接通/断开通过读出控制电路308来控制。在加法开关s3-1a～s3-6a中的任意一方接通时，对属于对应的第偶数个像素区域的左像素的像素信号进行加法运算(混合)。例如，在加法开关s3-1a接通时，对像素区域A2的左像素P2a和像素区域A4的左像素P4a的像素信号进行加法运算。
第偶数个像素区域的右像素用的水平加法电路303a的输入端和下一个第偶数个像素区域的右像素用的水平加法电路303a的输入端经由加法开关s3-1b～s3-6b进行连接。例如，用于从S/H部SH2b输入像素信号的输入端和用于从S/H部SH4b输入像素信号的输入端经由加法开关s3-1b进行连接。并且，用于从S/H部SH4b输入像素信号的输入端和用于从S/H部SH6b输入像素信号的输入端经由加法开关s3-2b进行连接。其他也同样。加法开关s3-1b～s3-6b的接通/断开通过读出控制电路308来控制。在加法开关s3-1b～s3-6b中的任意一方接通时，对属于对应的第偶数个像素区域的右像素的像素信号进行加法运算(混合)。例如，在加法开关s3-1b接通时，对像素区域A2的右像素P2b和像素区域A4的右像素P4b的像素信号进行加法运算。
作为第1A/D转换电路的ADC/增益电路304a具有与水平加法电路303a的输出端分别连接的ADC/增益部ADCna(n＝1、2、3、…、12)，按照CPU6对读出控制电路308设定的显示用模拟增益(第1模拟增益)，对像素信号进行放大并将其转换为数字信号。作为第2A/D转换电路的ADC/增益电路304b具有与水平加法电路303b的输出端分别连接的ADC/增益部ADCnb(n＝1、2、3、…、12)，按照CPU6对读出控制电路308设定的测距用模拟增益(第2模拟增益)，对像素信号进行放大并将其转换为数字信号。VREF305a是ADC/增益电路304a中的A/D转换用的电源。VREF305b是ADC/增益电路304b中的A/D转换用的电源。根据由VREF305a和VREF305b生成的电压的大小等，确定ADC/增益电路304a和ADC/增益电路304b的动态范围。
数字存储器306a根据来自读出控制电路308的控制信号，暂时存储由ADC/增益电路304a生成的数字像素信号。数字存储器306b根据来自读出控制电路308的控制信号，暂时存储由ADC/增益电路304b生成的数字像素信号。
输出电路307a根据来自读出控制电路308的控制信号，读出数字存储器306a中存储的数字像素信号并将其输出到摄像元件3的外部。输出电路307b根据来自读出控制电路308的控制信号，读出数字存储器306b中存储的数字像素信号并将其输出到摄像元件3的外部。
读出控制电路308生成用于进行所述摄像元件3的各部的控制的控制信号。根据由读出控制电路308生成的控制信号，进行像素阵列301中的电荷的蓄积、水平加法电路303a和303b中的像素相加的设定、ADC/增益电路304a和304b中的模拟增益的设定等。
下面，对本实施方式的摄像装置的动作进行说明。在实时取景显示中也能够进行本实施方式中的测距。图8是示出并列执行实时取景显示和测距时的水平加法电路303a的设定的图。图9是示出并列执行实时取景显示和测距时的水平加法电路303b的设定的图。在并列执行实时取景显示和测距时，水平加法电路303a和水平加法电路303b中的一方用作生成显示用像素信号的电路，另一方用作生成测距用像素信号的电路。下面，对水平加法电路303a用作生成显示用像素信号的电路、水平加法电路303b用作生成测距用像素信号的电路的例子进行说明。
通过对相同像素区域内的左像素和右像素的像素信号进行加法运算，得到显示用像素信号。因此，读出控制电路308接通加法开关s1-1、s1-2、s1-3、s1-4、s1-5、s1-6、s1-7、s1-8、s1-9、s1-10、s1-11、s1-12。通过接通这些加法开关，如图8所示，从水平加法电路303a输出各个像素区域的左像素和右像素的像素信号的相加信号。
这里，在实时取景显示时，为了抑制帧率的降低等，对相邻的相同颜色的像素信号进行加法运算并读出。在本实施方式中，也能够进行这种相加读出。在进行相加读出时，读出控制电路308例如接通加法开关s2-1a、s2-3a和s2-5a并断开加法开关s2-2a、s2-4a和s2-6a，并且，接通加法开关s3-1a、s3-3a和s3-5a并断开加法开关s3-2a、s3-4a和s3-6a。由此，水平加法电路303a的状态成为第1状态，对水平方向上相邻的2个第奇数个像素区域的像素信号进行加法运算，并且对水平方向上相邻的2个第偶数个像素区域的像素信号进行加法运算。即，对水平方向上相邻的2个相同颜色的像素信号进行加法运算。
例如，通过接通加法开关s1-1、s1-3、s2-1a并断开加法开关s2-2a，像素P1a、P1b、P3a、P3b的像素信号在像素P1a用的信号线中相加(混合)。同样，通过接通加法开关s1-5、s1-7、s2-3a并断开加法开关s2-4a、s2-1b、s2-2b，像素P5a、P5b、P7a、P7b的像素信号在像素P5a用的信号线中相加，通过接通加法开关s1-9、s1-11、s2-5a并断开加法开关s2-6a、s2-3b、s2-4b，像素P9a、P9b、P11a、P11b的像素信号在像素P9a用的信号线中相加。
并且，通过接通加法开关s1-2、s1-4、s3-1a并断开加法开关s3-2a、s3-1b、s3-2b，像素P2a、P2b、P4a、P4b的像素信号在像素P2a用的信号线中相加。同样，通过接通加法开关s1-6、s1-8、s3-3a并断开加法开关s3-4a、s3-3b、s3-4b，像素P6a、P6b、P8a、P8b的像素信号在像素P6a用的信号线中相加，通过接通加法开关s1-10、s1-12、s3-5a并断开加法开关s3-6a、s3-5b、s3-6b，像素P10a、P10b、P12a、P12b的像素信号在像素P10a用的信号线中相加。
通过这种相加而生成6个相加信号。这些相加信号是对全部来自水平方向上相邻的相同颜色的像素区域的像素信号进行加法运算而得到的信号。为了将这些相加信号输出到对应的ADC/增益部，读出控制电路308接通输出开关s1a、s2a、s5a、s6a、s9a、s10a。通过接通这些输出开关，相加信号被输出到对应的ADC/增益部。
通过单独输出各个像素区域中设置的像素的像素信号，得到测距用像素信号。因此，读出控制电路308断开加法开关s1-1、s1-2、s1-3、s1-4、s1-5、s1-6、s1-7、s1-8、s1-9、s1-10、s1-11、s1-12。通过断开这些加法开关，如图9所示，从水平加法电路303b单独输出各个像素区域的左像素和右像素的像素信号。
这里，针对测距用像素信号，也能够进行与显示用像素信号相同的相加读出。在进行相加读出时，读出控制电路308例如接通加法开关s3-1a、s3-1b、s3-3a、s3-3b、s3-5a和s3-5b，断开s3-2a、s3-2b、s3-4a、s3-4b、s3-6a和s3-6b、s1-2、s1-4、s1-6、s1-8、s1-10、s1-12。由此，水平加法电路303b的状态成为第2状态，对水平方向上相邻的像素区域的相同位置的像素信号进行加法运算。
例如，通过接通加法开关s3-1a和s3-1b并断开S3-2a和s3-2b、s1-2、s1-4，像素P2a和像素P4a在像素P2a用的信号线中相加(混合)，并且像素P2b和像素P4b在像素P2b用的信号线中相加。同样，通过接通加法开关s3-3a和s3-3b并断开S3-4a和s3-4b、s1-6、s1-8，像素P6a和像素P8a在像素P6a用的信号线中相加(混合)，并且像素P6b和像素P8b在像素P6b用的信号线中相加，通过接通加法开关s3-5a和s3-5b并断开S3-6a和s3-6b、s1-10、s1-12，像素P10a和像素P12a在像素P10a用的信号线中相加(混合)，并且像素P10b和像素P12b在像素P10b用的信号线中相加。
通过这种相加而生成6个相加信号(左像素的相加信号为3个、右像素的相加信号为3个)。这些相加信号是对水平方向上相邻的相同颜色的像素区域的左像素的像素信号和水平方向上相邻的相同颜色的像素区域的右像素的像素信号进行加法运算而得到的信号。另外，在图9的例子中，像素P2a和像素P4a的相加信号以及像素P2b和像素P4b的相加信号成为一对右像素的像素信号和左像素的像素信号。同样，像素P6a和像素P8a的相加信号以及像素P6b和像素P8b的相加信号成为一对右像素的像素信号和左像素的像素信号，像素P10a和像素P12a的相加信号以及像素P10b和像素P12b的相加信号成为一对右像素的像素信号和左像素的像素信号。为了将这些相加信号输出到对应的ADC/增益部，读出控制电路308接通输出开关s2a、s2b、s6a、s6b、s10a、s10b。通过接通这些输出开关，相加信号被输出到对应的ADC/增益部。
按照像素阵列301的每行反复进行以上一连串的像素信号的读出，由此，能够同时读出实时取景显示用像素信号和测距用像素信号。
在以上这种像素信号的读出后，ADC/增益电路304a和ADC/增益电路304b各自的ADC/增益部以所设定的模拟增益分别对所输入的像素信号进行放大，并将其转换为数字信号。这里，针对未输入像素信号的ADC/增益部(在图8的例子中为ADC/增益部ADC1a、ADC2a、ADC5a、ADC6a、ADC9a、ADC10a以外的ADC/增益部；在图9的例子中为ADC/增益部ADC2a、ADC2b、ADC6a、ADC6b、ADC10a、ADC10b以外的ADC/增益部)，也可以断开电源。通过断开不必要的ADC/增益部的电源，能够实现节电化。
图10是示出针对测距用像素信号的模拟增益的设定与ADC/增益电路304b的输出之间的关系的图。这里，图10的横轴表示像素中的电荷蓄积时间。图10示出ADC/增益部的输出。
一般情况下，构成像素的光电二极管(PD)生成与光的入射时间大致成比例的电荷。即，像素信号的大小与电荷的蓄积时间成比例。这里，显示用像素信号是对左像素和右像素的像素信号进行加法运算而得到的，与此相对，测距用像素信号是左像素和右像素中的任意一方的像素信号。因此，即使电荷的蓄积时间相同，测距用像素信号的大小也成为显示用像素信号的大小的一半左右。因此，为了进行高精度的测距运算，优选以适当的模拟增益对测距用像素信号进行放大。
但是，例如，在低亮度光源下存在高亮度被摄体的情况下等，当进行12dB这样的高增益的设定时，即使是测距用像素信号，也可能超过ADC的能够进行A/D转换的范围(AD全范围)而饱和。超过AD全范围的像素信号成分如图10所示那样被丢弃。增益越大，则被丢弃的像素信号成分越大。
在本实施方式中，对ADC/增益电路304a输入实时取景显示用像素信号，对ADC/增益电路304b输入测距用像素信号。因此，通过利用ADC/增益电路304a和ADC/增益电路304b分别单独进行模拟增益的设定，能够分别对实时取景显示用像素信号和测距用像素信号进行最佳的曝光设定。例如，在图10的情况下，通过不对测距用像素信号进行放大、或者减小模拟增益的设定，能够减小像素信号的饱和量，从而最大限度地利用像素信号。
如以上说明的那样，根据本实施方式，通过单独具有对像素信号进行加法运算的加法电路以用于实时取景显示和测距，能够同时进行实时取景显示用像素信号和测距用像素信号的读出。由此，能够抑制进行测距的情况下的帧率的降低以及数据速率的增大。
并且，在本实施方式中，通过具有与实时取景显示用加法电路和测距用加法电路分别对应的ADC/增益电路，能够分别对实时取景显示用像素信号和测距用像素信号进行最佳的曝光设定。
并且，在图8和图9所示的例子中，在实时取景显示用的ADC/增益电路304a中，6个ADC/增益部进行工作，在测距用的ADC/增益电路304b中，也是6个ADC/增益部进行工作。由此，能够使摄像元件3的后级的像素信号的取入处理共通化。对应于该像素信号的取入处理电路的共通化，能够实现电路规模的削减。
这里，在所述例子中，设实时取景显示用的水平加法电路为水平加法电路303a，测距用的水平加法电路为水平加法电路303b。但是，水平加法电路303a和水平加法电路303b具有相同结构，仅切换加法开关和输出开关的设定，就能够进行用于将水平加法电路303a用作实时取景显示用的水平加法电路、将水平加法电路303b用作测距用的水平加法电路的设定。因此，根据加法开关和输出开关的设定的切换方式，也可以使用水平加法电路303b作为实时取景显示用的水平加法电路，使用水平加法电路303a作为测距用的水平加法电路。
[变形例1]
下面，对本实施方式的变形例进行说明。在所述水平加法电路303a和303b中，通过切换内部的开关的设定，能够进行各种相加处理。例如，图11是示出变形例1的水平加法电路303b的设定的图。
例如，通过接通加法开关s3-1a、s3-3a、s3-5a、加法开关s3-0b(虽然图7中没有示出，但是，是连接第1个像素区域的左侧的第0个像素区域的右像素用的输入端和第2个像素区域的右像素用的输入端的开关)、s3-2b、s3-4b并断开除此以外的加法开关，进行图11这种相加。并且，关于输出开关，仅接通输出开关s2a、s2b、s6a、s6b、s10a、s10b即可。
在图11这种相加中，与图9同样，生成对水平方向上相邻的左像素的像素信号彼此和右像素的像素信号彼此进行加法运算而得到的6个相加信号(左像素的相加信号为3个、右像素的相加信号为3个)。在图11的例子中，像素相加中使用的像素与图9的例子不同，但是，进行工作的ADC/增益部可以与图9的例子相同。即，在本实施方式中，能够适当进行最佳的测距用像素信号的相加。
并且，与图9不同，在图11的例子中，像素P2a和像素P4a的相加信号以及像素P4b和像素P6b的相加信号成为一对右像素的像素信号和左像素的像素信号。同样，像素P6a和像素P8a的相加信号以及像素P8b和像素P10b的相加信号成为一对右像素的像素信号和左像素的像素信号。即，在图11这种相加中，由于左像素和右像素在空间上重叠的区域减少，所以，能够实现左像素与右像素之间的视差的优化。
[变形例2]
并且，所述实施方式和变形例1是使用加法电路的像素信号相加的例子。但是，本实施方式的加法电路也可以进行像素间疏。
图12是示出变形例2的水平加法电路303b的设定的图。这里，图12示出水平加法电路303b中的水平1/2间疏的例子。例如，通过断开全部加法开关并接通输出开关s2a、s2b、s6a、s6b、s10a、s10b，进行图12这种间疏。通过这种设定，所输出的像素信号的数量被间疏为1/2。
在图12中，通过加法开关的设定，还能够进行不经由输出开关s2a输出来自像素P2a的像素信号、而经由输出开关s2a输出来自像素P4a的像素信号这样的变形。
[变形例3]
所述实施方式和变形例1是水平方向上相邻的相同颜色的2个像素相加的例子。但是，本实施方式的加法电路还能够进行水平方向上相邻的相同颜色的2个像素以外的相加。
图13是示出变形例3的水平加法电路303a的设定的图。这里，图13示出水平加法电路303a中的水平3个像素相加的例子。例如，通过接通加法开关s1-1、s1-2、s1-3、s1-4、s1-5、s1-6、s1-7、s1-8、s1-9、s1-10、s1-11、s1-12、加法开关s2-1a、s2-2a、s2-4a、s2-5a、s3-2a、s3-3a、s3-5a、s3-6a并断开除此以外的加法开关，进行图13这种相加。并且，关于输出开关，仅接通输出开关s1a、s4a、s7a、s10a即可。
图14是示出变形例3的水平加法电路303b的设定的图。这里，图14示出水平加法电路303b中的水平3个像素相加的例子。例如，通过接通加法开关s3-1a、s3-2a、s3-4a、s3-5a、s3-1b、s3-2b、s3-4b、s3-5b并断开除此以外的加法开关，进行图14这种相加。并且，关于输出开关，仅接通输出开关s2a、s2b、s8a、s8b即可。
图15是示出变形例3的水平加法电路303b的另一个设定的图。这里，图15示出水平加法电路303b中的水平2/3像素相加的例子。例如，通过接通加法开关s3-1a、s3-4a、s3-2b、s3-5b并断开除此以外的加法开关，进行图15这种相加。并且，关于输出开关，仅接通输出开关s2a、s2b、s8a、s8b即可。
在图15这种相加中，与图11的例子同样，左像素和右像素在空间上不会重叠，所以，能够实现左像素与右像素之间的视差的优化。
[变形例4]
作为所述变形例2的进一步的变形例，还能够进行1/2以外的像素间疏。图16是示出变形例4的水平加法电路303b的设定的图。这里，图16是1/3像素间疏的例子。例如，通过断开全部加法开关并接通输出开关s2a、s2b、s8a、s8b，进行图16这种像素间疏。与变形例2时同样，通过加法开关的设定，还能够进行不经由输出开关s2a输出来自像素P2a的像素信号、而经由输出开关s2a输出来自像素P4a的像素信号这样的变形。
[变形例5]
在所述实施方式及其变形例中，在一个像素区域内配置2个像素。但是，像素区域内配置的像素的数量不限于2个。例如，如图17所示，在配置有一个像素区域的左上像素3013a、右上像素3013b、左下像素3013c、右下像素3013d的像素阵列301的结构中，也能够应用本实施方式的技术。
图18是示出在一个像素区域内配置4个像素时的像素阵列301与垂直信号线组的连接结构的第1例的图。这里，在图18中，仅示出相邻的2个像素区域与垂直信号线组的连接结构，但是，像素区域的数量当然不限于2个。并且，在图18中，将左上像素记为nLT、将右上像素记为nRT、将左下像素记为nLB、将右下像素记为nRB(n＝1、2)。
在第1例中，将相同像素区域内的左上像素和左下像素的组视为所述实施方式中说明的左像素，并且将相同像素区域内的右上像素和右下像素的组视为所述实施方式中说明的右像素，分别与对应的垂直信号线组的共通的垂直信号线连接。例如，在像素区域A1中，将左上像素1LT和左下像素1LB作为左像素P1a而与垂直信号线组VL1的垂直信号线VL1a连接，将右上像素1RT和右下像素1RB作为右像素P1b而与垂直信号线组VL1的垂直信号线VL1b连接。同样，在像素区域A2中，将左上像素2LT和左下像素2LB作为左像素P2a而与垂直信号线组VL2的垂直信号线VL2a连接，将右上像素2RT和右下像素2RB作为右像素P2b而与垂直信号线组VL2的垂直信号线VL2b连接。
在图18这种连接结构中，从像素阵列301输出左上像素和左下像素的相加信号以及右上像素和右下像素的相加信号。因此，比像素阵列301更靠后级的S/H电路302、水平加法电路303a、303b、ADC/增益电路304a、304b、VREF305a、305b、数字存储器306a、306b、输出电路307a、307b、读出控制电路308可以使用与所述实施方式及其变形例完全相同的部件。
图19是示出在一个像素区域内配置4个像素时的像素阵列301与垂直信号线组的连接结构的第2例的图。
在第2例中，将相同像素区域内的左上像素和右上像素的组视为所述实施方式中说明的上像素，并且将相同像素区域内的左下像素和右下像素的组视为所述实施方式中说明的下像素，分别与对应的垂直信号线组的共通的垂直信号线连接。例如，在像素区域A1中，将左上像素1LT和右上像素1RT作为上像素P1a而与垂直信号线组VL1的垂直信号线VL1a连接，将左下像素1LB和右下像素1RB作为下像素P1b而与垂直信号线组VL1的垂直信号线VL1b连接。同样，在像素区域A2中，将左上像素2LT和右上像素2RT作为上像素P2a而与垂直信号线组VL2的垂直信号线VL2a连接，将左下像素2LB和右下像素2RB作为下像素P2b而与垂直信号线组VL2的垂直信号线VL2b连接。
在图19这种连接结构中，从像素阵列301输出左上像素和右上像素的相加信号以及左下像素和右下像素的相加信号。因此，比像素阵列301更靠后级的S/H电路302、水平加法电路303a、303b、ADC/增益电路304a、304b、VREF305a、305b、数字存储器306a、306b、输出电路307a、307b、读出控制电路308可以使用与所述实施方式及其变形例完全相同的部件。而且，在图19这种连接结构中，能够在测距运算部7中检测沿着画面内的垂直方向的相位差。
图20是示出在一个像素区域内配置4个像素时的像素阵列301与垂直信号线组的连接结构的第3例的图。
在第3例中，将相同像素区域内的左上像素和右下像素的组视为一个像素，并且将相同像素区域内的左下像素和右上像素的组视为一个像素，分别与对应的垂直信号线组的共通的垂直信号线连接。例如，在像素区域A1中，将左上像素1LT和右下像素1RB作为像素P1a而与垂直信号线组VL1的垂直信号线VL1b连接，将左下像素1LB和右上像素1RT作为像素P1b而与垂直信号线组VL1的垂直信号线VL1a连接。同样，在像素区域A2中，将左上像素2LT和右下像素2RB作为像素P2a而与垂直信号线组VL2的垂直信号线VL2b连接，将左下像素2LB和右上像素2RT作为像素P2b而与垂直信号线组VL2的垂直信号线VL2a连接。
在图20这种连接结构中，从像素阵列301输出左上像素和右下像素的相加信号以及左下像素和右上像素的相加信号。因此，比像素阵列301更靠后级的S/H电路302、水平加法电路303a、303b、ADC/增益电路304a、304b、VREF305a、305b、数字存储器306a、306b、输出电路307a、307b、读出控制电路308可以使用与所述实施方式及其变形例完全相同的部件。而且，在图20这种连接结构中，能够在测距运算部7中检测沿着画面内的倾斜方向的相位差。
由此，通过对动作进行控制，能够执行上述处理。
进而，在上述实施方式中包含各种阶段的发明，通过所公开的多个结构要件的适当组合，能够提取各种发明。例如，在即使从实施方式所示的全部结构要件中删除若干个结构要件也能够解决上述课题并得到上述效果的情况下，删除了该结构要件的结构也能够作为发明来提取。

Claims (9)

1.一种摄像装置，其具有：
像素阵列，其在行方向和列方向上配置有生成基于入射光的电荷的多个像素，并具有对穿过摄影光学***的光束进行光瞳分割而接收光的多个成对的第1像素和第2像素；
第1加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出和所述第2像素的输出进行加法运算；
第2加法电路，其对配置在所述光瞳分割的方向上的多个所述第1像素的输出进行加法运算而生成第1输出，并且对配置在所述光瞳分割的方向上的多个所述第2像素的输出进行加法运算而生成第2输出；
第1A/D转换电路，其将所述第1加法电路的输出转换为数字信号；以及
第2A/D转换电路，其将所述第2加法电路的输出转换为数字信号。
2.根据权利要求1所述的摄像装置，其中，
所述摄像装置还具有图像生成部，该图像生成部使用来自所述第1A/D转换电路的输出，生成显示用图像数据或记录用图像数据。
3.根据权利要求1所述的摄像装置，其中，
所述摄像装置还具有测距运算部，该测距运算部根据来自所述第2A/D转换电路的所述第1输出和所述第2输出，进行基于相位差检测方式的焦点检测。
4.根据权利要求1所述的摄像装置，其中，
所述第1A/D转换电路在将所述第1加法电路的输出转换为数字信号之前，以第1模拟增益对所述第1加法电路的输出进行放大，
所述第2A/D转换电路在将所述第2加法电路的输出转换为数字信号之前，以与所述第1模拟增益不同的第2模拟增益对所述第2加法电路的输出进行放大。
5.根据权利要求1所述的摄像装置，其中，
成对的所述第1像素和所述第2像素形成在一个像素区域内，
所述摄像装置还具有微透镜，该微透镜被设置为与所述像素区域对应，对穿过所述摄影光学***的光束进行光瞳分割而使该光束入射到成对的所述第1像素和所述第2像素。
6.根据权利要求1所述的摄像装置，其中，
所述第1加法电路和所述第2加法电路具有切换第1状态和第2状态的多个加法开关，在该第1状态下，对配置在所述光瞳分割的方向上的多个所述第1像素的输出和所述第2像素的输出进行加法运算，在该第2状态下，对配置在所述光瞳分割的方向上的多个所述第1像素的输出进行加法运算而生成第1输出，并且对配置在所述光瞳分割的方向上的多个所述第2像素的输出进行加法运算而生成第2输出。
7.根据权利要求1所述的摄像装置，其中，
所述摄像装置具有：
图像生成部，其使用来自所述第1A/D转换电路的输出，生成显示用图像数据或记录用图像数据；
测距运算部，其根据来自所述第2A/D转换电路的所述第1输出和所述第2输出，进行基于相位差检测方式的焦点检测；以及
控制部，其对所述图像生成部和所述测距运算部进行控制，
所述控制部在根据所述像素阵列的输出而生成所述显示用图像数据和测距运算用输出时，使所述第1加法电路和所述第2加法电路并行进行工作。
8.根据权利要求7所述的摄像装置，其中，
所述控制部在根据所述像素阵列的一次摄像输出而生成所述显示用图像数据和所述测距运算用输出时，使所述第1A/D转换电路和所述第2A/D转换电路并行进行工作。
9.根据权利要求8所述的摄像装置，其中，
所述摄像装置具有显示部，该显示部进行实时取景的显示，
所述控制部根据所述像素阵列的一次摄像输出，并行地执行所述实时取景和所述测距运算部的工作。
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