CN107949917A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

一种碳化硅半导体器件包括：与第一主表面接触并且具有第一导电类型的漂移层；位于漂移层中、与第一主表面接触并且具有第二导电类型的本体区；以及具有第二导电类型并且连接到本体区的底部的凸出部。一种制造方法包括在碳化硅衬底的漂移层中，通过离子注入形成本体区、凸出部、JTE区和至少一个保护环区，每一个具有第二导电类型。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及碳化硅半导体器件及其制造方法。
本申请要求于2015年9月24日提交的日本专利申请No.2015-186538的优先权，其全部内容在此通过引用并入本文。
背景技术
例如，WO 2012/049872(PTD 1)公开了具有RESURF(降低表面电场)层的半导体器件。该RESURF层包括围绕有源区的多个层。
引用列表
专利文献
PTD 1：WO 2012/049872
发明内容
根据本发明的一个实施例的一种碳化硅半导体器件包括碳化硅衬底，该碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面。碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区、位于所述第一杂质区中的第二杂质区，所述第二杂质区与所述第一主表面接触，并且具有不同于所述第一导电类型的第二导电类型、第三杂质区，所述第三杂质区具有所述第二导电类型并且连接到所述第二杂质区的底部、电场缓和区，所述电场缓和区具有所述第二导电类型、与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，以及至少一个保护环区，所述保护环区具有所述第二导电类型、通过所述电场缓和区位于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。所述碳化硅半导体器件进一步包括：氧化膜，所述氧化膜位于所述碳化硅衬底的所述第一主表面上且具有暴露所述第二杂质区的开口、第一电极，所述第一电极通过所述开口电连接到所述第二杂质区；以及第二电极，所述第二电极电连接到所述碳化硅衬底的第二主表面。
根据本发明的一个实施例的一种制造碳化硅半导体器件的方法包括制备碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面。所述碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区。该制造碳化硅半导体器件的方法进一步包括在所述第一杂质区中，通过离子注入，形成第二杂质区、第三杂质区、电场缓和区和至少一个保护环区，每一区域具有不同于所述第一导电类型的第二导电类型。所述第二杂质区位于所述第一杂质区中并且与所述第一主表面接触。所述第三杂质区连接到所述第二杂质区的底部。所述电场缓和区与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。至少一个保护环区通过所述电场缓和区位于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。该制造碳化硅半导体器件的方法进一步包括通过所述碳化硅衬底的热氧化，在所述碳化硅衬底的所述第一主表面上形成氧化膜、在所述氧化膜中形成开口以便暴露所述第二杂质区、形成通过开口，电连接到所述第二杂质区的第一电极；以及形成电连接到所述碳化硅衬底的第二主表面的第二电极。
附图说明
图1是根据本发明一个实施例的碳化硅半导体器件的示意性平面图。
图2是沿图1中的线II-II，根据本发明的实施例的碳化硅半导体器件1的示意性截面图。
图3是示出根据本发明的一个实施例的碳化硅半导体器件的耐受能力的改进的示意图。
图4是示出碳化硅半导体器件的一个结构示例的截面图。
图5是示出制造根据该实施例的碳化硅半导体器件的方法的流程图。
图6是用于示出碳化硅单晶衬底制备步骤的碳化硅衬底的截面图。
图7是用于示出杂质区形成步骤的碳化硅衬底的截面图。
图8是用于示出绝缘膜形成步骤和接触区形成步骤的碳化硅衬底的截面图。
图9是用于示出元件区的中央部分的每一单元的配置的示例的碳化硅衬底的截面图。
图10是示出元件区中的每个单元的配置的另一示例的图。
图11是示出根据该实施例的碳化硅半导体器件的另一示例的截面图。
具体实施方式
[本公开要解决的问题]
近年来，为了在高温环境下实现半导体器件的高击穿电压、低损耗和利用，已经越来越多地采用碳化硅(SiC)作为形成半导体器件的材料。为了实现半导体器件的高击穿电压，除了用于半导体器件的材料之外，还对半导体器件的结构进行了研究。为了实现高击穿电压，半导体器件的终端区中的电场缓和结构很重要。
就提高可靠性而言，需要增加功率器件的耐受能力，诸如耐雪崩。本公开的目的是提供能够实现提高的耐受能力的碳化硅半导体器件及其制造方法。
[本公开的效果]
根据本公开，可以提供能够实现提高的耐受能力的碳化硅半导体器件及其制造方法。
[本发明的实施例的描述]
在下文中，参考附图，描述本发明的实施例。在下述描述中，相同或相应的元件由相同的符号表示，并且不重复对其的详细描述。
关于本文晶体学表示，分别用[]、<>、()和{}显示单个取向、组取向、单个平面和组平面。尽管用其上带有横号“-”的数字表示晶体学负指数，但是本文的数字前的负号表示晶体学负指数。此外，使用具有360度全向角的***来描述角度。
首先，将列出和描述本发明的实施例。
(1)根据本发明的一个实施例的一种碳化硅半导体器件包括碳化硅衬底(10)，所述碳化硅衬底具有第一主表面(12a)和与所述第一主表面相反地定位的第二主表面(11b)。所述碳化硅衬底包括：与所述第一主表面接触并且具有第一导电类型的第一杂质区(12)、位于所述第一杂质区中的第二杂质区(13)，所述第二杂质区与所述第一主表面接触，并且具有不同于所述第一导电类型的第二导电类型、第三杂质区(19)，所述第三杂质区具有所述第二导电类型并且连接到所述第二杂质区的底部(13a)、电场缓和区(21)，所述电场缓和区具有所述第二导电类型、与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，以及至少一个保护环区(22)，所述保护环区具有所述第二导电类型、通过所述电场缓和区位于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。所述碳化硅半导体器件进一步包括：氧化膜(15a、15b)，所述氧化膜位于所述碳化硅衬底的所述第一主表面上且具有暴露所述第二杂质区的开口、第一电极(16)，所述第一电极通过所述开口电连接到所述第二杂质区；以及第二电极(20)，所述第二电极电连接到所述碳化硅衬底的第二主表面。
根据上文，提供能够实现增加的耐受能力的碳化硅半导体器件。当在碳化硅半导体器件中发生雪崩击穿时，击穿电流流动。凸出部比电场缓和区或保护环区更容易发生雪崩击穿。当在凸出部中发生雪崩击穿时，击穿电流流过凸出部和第二杂质区。由击穿电流产生热量。凸出部是具有比电场缓和区或保护环区高的杂质浓度的区域。因此，击穿电流流过的路径具有低电阻值。因此，可以抑制发热量，从而可以提高碳化硅半导体器件的耐受能力。
(2)优选地，以所述第一主表面作为深度基准位置，所述电场缓和区和所述至少一个保护环区比所述第二杂质区浅。
根据上文，与电场缓和区或保护环区相比，会导致雪崩击穿更会发生在第三杂质区中。
(3)优选地，所述碳化硅半导体器件进一步包括多个单元(7)。所述多个单元中的每一个包括所述第二杂质区和所述第三杂质区。自所述第一主表面起沿着深度方向，所述多个单元在所述第三杂质区中具有相同的所述第二导电类型的杂质的浓度分布。
根据上文，在多个单元中发生雪崩击穿。分散击穿电流，因此，期望能进一步提高耐受能力。
(4)优选地，自所述第一主表面起所述第三杂质区的底部(19a)的深度不小于0.9μm。
根据上文，与电场缓和区或保护环区相比，会导致雪崩击穿更会发生在第三杂质区中。
(5)优选地，自所述第一主表面起所述第二杂质区的底部与所述第三杂质区的底部之间的深度差不小于0.1μm。
根据上文，能将第三杂质区与第二杂质区明确地分开。由此，与电场缓和区或保护环区相比，会导致雪崩击穿更会发生在第三杂质区中。
(6)优选地，所述第三杂质区中的所述第二导电类型的杂质具有不大于1×1019cm-3的浓度。
根据上文，在确保击穿电压的同时，能提高碳化硅半导体器件的耐受能力。
(7)优选地，所述电场缓和区中的所述第二导电类型的杂质的剂量不小于0.5×1013cm-2且不大于5×1013cm-2。
根据上文，能确保碳化硅半导体器件的击穿电压。
(8)制造根据本发明的一个实施例的碳化硅半导体器件的方法包括制备(S10)碳化硅衬底(10)，所述碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面(11b)。所述碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区(12)。制造碳化硅半导体器件的方法进一步包括在所述第一杂质区中，通过离子注入，形成(S20)第二杂质区(13)、第三杂质区(19)、电场缓和区(21)和至少一个保护环区(22)，每一个区域具有不同于所述第一导电类型的第二导电类型。所述第二杂质区位于所述第一杂质区中并且与所述第一主表面接触。所述第三杂质区连接到所述第二杂质区的底部(13a)。所述电场缓和区与所述第二杂质区相邻，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。通过所述电场缓和区介于其间而与所述第二杂质区相反地定位并且具有比所述第三杂质区中的杂质浓度低的杂质浓度。制造所述碳化硅半导体器件的方法进一步包括：通过所述碳化硅衬底的热氧化，在所述碳化硅衬底的所述第一主表面上形成(S30)氧化膜(15a、15b)、在所述氧化膜中形成(S40)开口(30)以便暴露所述第二杂质区、形成(S50)通过开口，电连接到所述第二杂质区的第一电极(16)；以及形成(S50)电连接到所述碳化硅衬底的第二主表面的第二电极(20)。
根据上文，能提供能够实现提高的耐受能力的碳化硅半导体器件。
(9)优选地，在形成中，以所述第一主表面作为深度基准位置，所述电场缓和区和所述至少一个保护环区被形成为比所述第二杂质区浅。
根据上文，可以形成第三杂质区，以便与电场缓和区或保护环区相比，雪崩击穿更可能发生在第三杂质区中。
(10)优选地，所述碳化硅半导体器件进一步包括多个单元(7)。所述多个单元中的每一个包括所述第二杂质区和所述第三杂质区。在形成中，形成所述第三杂质区，使得自所述第一主表面起沿着深度方向，所述多个单元在所述第三杂质区中具有相同的所述第二导电类型的杂质的浓度分布。
根据上文，可以形成第三杂质区，使得在多个单元中发生雪崩击穿。
(11)优选地，自所述第一主表面起所述第三杂质区的底部(19a)的深度不小于0.9μm。
根据上文，可以形成第三杂质区，使得与电场缓和区或保护环区相比，雪崩击穿更可能发生在第三杂质区中。
(12)优选地，自所述第一主表面起所述第二杂质区的底部与所述第三杂质区的底部之间的深度差不小于0.1μm。
根据上文，能将第三杂质区与第二杂质区明确地分开。
(13)优选地，所述第三杂质区中的所述第二导电类型的杂质具有不大于1×1019cm-3的浓度。
根据上文，可以形成第三杂质区，使得在确保击穿电压的同时，能提高碳化硅半导体器件的耐受能力。
(14)优选地，在形成中，所述电场缓和区中的所述第二导电类型的杂质的剂量不小于0.5×1013cm-2且不大于5×1013cm-2。
根据上文，可以形成电场缓和区，使得确保碳化硅半导体器件的击穿电压。
[本发明的实施例的细节]
图1是根据本发明的一个实施例的碳化硅半导体器件1的示意性平面图。如图1所示，碳化硅半导体器件1包括元件区CL和终端区TM。元件区CL包括多个MOSFET(金属氧化物半导体场效应晶体管)单元7(见图2)。终端区TM设置在元件区CL的外侧并且包围元件区CL。
碳化硅半导体器件1还包括栅极焊盘2和源极焊盘3。源极线4连接到源极焊盘3。区域2a是直接位于栅极焊盘2的下方并且在其附近的区域。区域3a是直接位于源极焊盘3下方并且在其附近的区域。稍后将详细地描述区域2a和3a。
图2是沿图1的线II-II，根据本发明的一个实施例的碳化硅半导体器件1的示意性截面图。如图2所示，碳化硅半导体器件1包括碳化硅衬底10。碳化硅衬底10包括碳化硅单晶衬底11和漂移层12(第一杂质区)。
碳化硅单晶衬底11是由例如具有4H多型的六方碳化硅制成的半导体衬底。碳化硅单晶衬底11包括第一主表面11a和第二主表面11b。第二主表面11b与第一主表面11a相反地定位。
碳化硅单晶衬底11具有n型导电性(第一导电类型)。碳化硅单晶衬底11包括诸如N(氮)的杂质(施主)。碳化硅单晶衬底11具有例如约1.0×1018cm-3的杂质浓度。
漂移层12是碳化硅层，并且由例如具有多晶4H的六方碳化硅配置。在一个实施例中，漂移层12是具有n型的外延层。漂移层12位于碳化硅单晶衬底11的第一主表面11a上。
漂移层12包括例如作为杂质(施主)的氮。漂移层12的杂质浓度低于碳化硅单晶衬底11。在一个实施例中，漂移层12具有约1×1014cm-3的杂质浓度。漂移层12具有不小于约10μm且不大于约35μm的厚度Depi。
漂移层12具有第一主表面12a和第二主表面12b。第二主表面12b与第一主表面12a相反地定位，并且与碳化硅单晶衬底11的第一主表面11a接触。
在该实施例中，漂移层12的第一主表面12a对应于碳化硅衬底10的第一主表面。换句话说，漂移层12被设置为与碳化硅衬底10的第一主表面接触。
碳化硅单晶衬底11的第二主表面11b对应于碳化硅衬底10的第二主表面。第二主表面与第一主表面相反地定位。
如本文所使用的，术语“在...下方”是指从漂移层12的第一主表面12a朝向漂移层12的第二主表面12b的方向。在图2和随后所述的图中，Y方向表示“在...下方”。此外，如本文所使用的，术语“厚度”或“深度”是在Y方向上的长度。
碳化硅半导体器件1包括本体区13(第二杂质区)、源极区14、接触区18、JTE(结终端扩展)区21、保护环区22和场停止区23。
本体区13设置在漂移层12内，与漂移层12的第一主表面12a接触。在一个实施例中，本体区13从第一主表面12a开始的深度DPB不小于约0.5μm。优选地，深度DPB不大于约1.0μm。
本体区13具有与n型导电性不同的p型导电性(第二导电类型)。本体区13包括诸如Al(铝)或B(硼)的杂质(受主)。在一个实施例中，本体区13具有在不小于约5×1017cm-3且不大于约1×1018cm-3的范围内的杂质浓度。
源极区14具有n型导电性。源极区14设置在本体区13内，并且与本体区13一起与漂移层12的第一主表面12a接触。源极区14通过本体区13与漂移层12分离。
当本体区13的深度DPB减小时，从源极区14的底部到本体区13的底部13a的距离减小。例如，穿通更有可能发生。因此，本体区13的深度DPB需要是一定的深度。在一个实施例中，本体区13的深度DPB不小于0.8μm。
源极区14包括诸如P(磷)的杂质。包括在源极区14中的杂质的浓度高于包括在漂移层12中的杂质的浓度。例如，源极区14具有约1×1020cm-3的杂质浓度。
接触区18具有p型导电性。接触区18包括诸如铝或硼的杂质。
在该实施例中，接触区18与本体区13和源极区14一起与漂移层12的第一主表面12a接触。接触区18的深度DP+大于本体区13的深度DPB(DP+＞DPB)。也就是说，接触区18从本体区13的底部13a凸出。在一个实施例中，深度DP+不小于0.9μm。优选地，深度DP+不小于0.9μm并且不大于1.5μm。因此，如稍后所述，与JTE区21或保护环区22相比，雪崩击穿更可能发生在接触区18中。
接触区18具有从本体区13的底部13a凸出的凸出部19(第三杂质区)。凸出部19与本体区13的底部13a接触。因此，凸出部19位于比本体区13深的位置。深度DDP是关于本体区13的底部13a，凸出部19的底部19a的深度。深度DDP对应于主表面12a从本体区13开始的底部13a和凸出部19的底部19a两者之间的深度的差，即满足DDP＝DP+-DPB。深度DDP优选不小于0.1μm，以便确保凸出部19存在于本体区13的底部13a处。深度DDP可以根据碳化硅半导体器件1所需的击穿电压来适当地设定。在一个示例中，深度DDP为约0.5μm。
包括在接触区18中的杂质的浓度可以高于包括在本体区13中的杂质的浓度。因此，凸出部19可以具有比包括在本体区13中的杂质的浓度高的杂质浓度。然而，为了增加杂质浓度，需要增加离子注入的剂量。这会导致漂移层12中的结晶度降低。替选地，离子注入花费更长的时间，这导致生产率降低。
在一个示例中，凸出部19具有不大于约1×1019cm-3的杂质浓度。例如，凸出部19可以具有不小于约5×1013cm-3且不大于约1×1019cm-3的杂质浓度。由于凸出部19具有在上述范围内的杂质浓度，所以可以在确保击穿电压的同时，提高碳化硅半导体器件1的耐受能力。
在接触区18中，深度方向上的杂质的浓度分布不受限制。例如，当与主表面12a的距离增加时，会降低杂质浓度。凸出部19中的杂质浓度的峰值可以高于本体区13的底部13a中的杂质浓度。
JTE区21位于漂移层12内。JTE区21与漂移层12的第一主表面12a接触。JTE区21对应于用于缓和电场浓度的电场缓和区。
JTE区21具有p型导电性。JTE区21包括诸如铝或硼的杂质(受主)。在一个实施例中，JTE区21中的杂质的剂量在不小于约0.5×1012cm-2且不大于约5×1013cm-2的范围内。由此可以确保碳化硅半导体器件1的击穿电压。
JTE区21与本体区13相邻。因此，JTE区21与本体区13电连接。JTE区21从第一主表面12a开始的深度DJTE小于本体区13的深度DPB(DJTE<DPB)。也就是说，JTE区21比本体区13浅。在一个实施例中，深度DJTE不小于0.3μm。优选地，深度DJTE不小于0.3μm并且不大于0.9μm。由于JTE区21比本体区13浅，所以能够增加在元件区CL中发生的雪崩击穿的可能性。
保护环区22位于JTE区21的外侧上并且包围JTE区21。保护环区22与JTE区21隔开。在图2所示的配置中，保护环区22与漂移层12的第一主表面12a接触。然而，保护环区22可以与漂移层12的第一主表面12a隔开。可以适当地设定保护环区22的数量或保护环区22中的杂质浓度，这取决于碳化硅半导体器件1所需的击穿电压。保护环区22中的杂质的剂量可以基本上与JTE区21中的杂质的剂量相同。在一个实施例中，保护环区22中的杂质的剂量不小于约0.5×1012cm-2且不大于约5×1013cm-2。
保护环区22距第一主表面12a的深度DGR小于本体区13的深度DPB(DGR<DPB)。也就是说，保护环区22比本体区13浅。在一个实施例中，深度DGR可以基本上与深度DJTE相同。然而，深度DGR可以不同于深度DJTE。
场停止区23具有n型导电性。场停止区23设置在保护环区22的外侧上。场停止区23具有n型导电性。可以省略场停止区23。
碳化硅半导体器件1进一步包括栅极绝缘膜15a、绝缘膜15b、源极电极16、栅极电极27、源极焊盘电极65、漏极电极20、背面保护电极50以及层间绝缘膜70。单元7包括本体区13、接触区18、源极区14、栅极绝缘膜15a、栅极电极27和源极电极16。
栅极绝缘膜15a覆盖至少本体区13的沟道区CH的表面。沟道区CH是夹在漂移层12和源极区14之间的本体区13的一部分。栅极绝缘膜15a是由例如二氧化硅制成的氧化膜。例如，栅极绝缘膜15a具有约50nm的厚度。
栅极绝缘膜15a与本体区13、源极区14和漂移层12接触，以便从形成在两个相邻本体区13之一中的源极区14延伸到形成在其他本体区13中的源极区14。因此，栅极绝缘膜15a设置在两个相邻本体区13中的每一个的沟道区CH上。
栅极电极27与栅极绝缘膜15a接触地设置。栅极电极27被设置成面对两个相邻本体区13中的每一个的源极区和沟道区CH以及夹在这两个本体区13之间的漂移层12的一部分。此外，将栅极电极27设置成横跨本体区13和JTE区21。栅极电极27由诸如掺杂有杂质的多晶硅或铝的导体制成。
源极电极16与源极区14和接触区18接触。源极电极16电连接到源极区14和接触区18。优选地，源极电极16由具有镍和硅的材料制成。源极电极16可以由具有钛、铝和硅的材料制成。优选地，源极电极16与源极区14和接触区18欧姆接触。
绝缘膜15b被设置在漂移层12的第一主表面12a上，并且覆盖本体区13、JTE区21、保护环区22和场停止区23的一部分。绝缘膜15b是由二氧化硅(SiO2)制成的氧化膜。绝缘膜15b可以具有与栅极绝缘膜15a相同的厚度。
在绝缘膜15b和JTE区21之间的界面以及绝缘膜15b和保护环区22之间的界面处，优选界面固定的电荷以例如不大于5×1012cm-2的密度存在。JTE区21和保护环区22中的剂量可以在制造过程中改变。随着剂量的变化，碳化硅半导体器件1的击穿电压也趋向于改变。通过减小界面固定的电荷，可以减小针对每一碳化硅半导体器件1的第二导电类型杂质的剂量的变化。
层间绝缘膜70被设置在栅极绝缘膜15a上并且覆盖栅极电极27。层间绝缘膜70也被设置在绝缘膜15b上。
源极焊盘电极65与源极电极16接触并且覆盖层间绝缘膜70。源极焊盘电极65由例如铝制成。源极焊盘电极65和源极电极16可以集成在一起。
漏极电极20被设置成与碳化硅单晶衬底11的第二主表面11b接触。漏极电极20电连接到碳化硅单晶衬底11，并且通过碳化硅单晶衬底电连接到漂移层12。例如，漏极电极20可以具有与源极电极16类似的配置。相反，漏极电极20可以由能够实现与碳化硅单晶衬底11欧姆接触的诸如镍的另一种材料制成。
背面保护电极50被设置成与漏极电极20接触。背面保护电极50电连接到漏极电极20。背面保护电极50由例如钛、镍、银或其合金制成。
图3是示出根据本发明的一个实施例的碳化硅半导体器件1的耐受能力的改进的示意图。如图3所示，漏极电压Vd通过背面保护电极50和漏极电极20被施加到碳化硅单晶衬底11和漂移层12。栅极电压Vg被施加到栅极电极27。源极电压Vs通过源极焊盘电极65和源极电极16被施加到源极区14和接触区18。源极电压Vs通过接触区18被施加到本体区13。
栅极绝缘膜15a夹在本体区13和栅极电极27之间。施加到栅极绝缘膜15a的电压是对应于栅极电压Vg和源极电压Vs之差的电压。控制该电压，使得不超过栅极绝缘膜15a的介电电压。
在该实施例中，碳化硅半导体器件1是n沟道型MOSFET。当使用碳化硅半导体器件1时，漏极电压Vd变得高于源极电压Vs。因此，当在高电压下使用碳化硅半导体器件1时，漏极电压Vd变得高于源极电压Vs。
本体区13和JTE区21电连接。本体区13和JTE区21中的每一个的电压低于漏极电压Vd。因此，在漂移层12与本体区13之间施加反向偏置电压。类似地，在漂移层12与接触区18之间以及在漂移层12与JTE区21之间施加反向偏置电压。
碳化硅半导体器件1的击穿电压取决于漂移层12的厚度。接触区18具有凸出部19。漂移层12的厚度在凸出部19正下方最小。雪崩击穿倾向于发生在凸出部19正下方。
另外，在该实施例中，接触区18、JTE区21以及保护环区22与公共平面(第一主表面12a)接触。因此，雪崩击穿倾向于发生在接触区18的凸出部19处。
当雪崩击穿发生在凸出部19的正下方时，击穿电流Ibr从漂移层12经由接触区18和源极电极16流向源极焊盘电极65。
由流过接触区18的击穿电流Ibr产生热。接触区18的杂质浓度高于本体区13和JTE区21。因此，接触区18的电阻值小于本体区13和JTE区21。因此，与击穿电流Ibr流过JTE区21时相比，可以进一步减少产生的热量。因此，根据该实施例，可以提高碳化硅半导体器件的耐受能力。随着耐受能力的提高，可以扩大碳化硅半导体器件的安全操作区(SOA)。
示出图4以更好地阐明根据本发明的第一实施例的碳化硅半导体器件1的优点。图4是示出碳化硅半导体器件的一个结构示例的截面图。如图4所示，接触区18被设置在本体区13内。即，接触区18不具有凸出部19。此外，JTE区21的深度DJTE和保护环的深度DGR与本体区13的深度DPB相同。
在图4所示的配置中，雪崩击穿倾向于发生在终端区TM中。例如，在JTE区21中发生雪崩击穿。在这种情况下，击穿电流Ibr流过JTE区21和本体区13。
JTE区21和本体区13的杂质浓度低于接触区18。另外，JTE区21在X方向的长度大于图2所示的接触区18的深度DP+。因此，JTE区21是高电阻区。通过流过JTE区21的击穿电流Ibr产生热。与击穿电流Ibr流过接触区18时相比，倾向于产生更多的热量。因此，碳化硅半导体器件1倾向于受到热损坏。
此外，通过向碳化硅衬底10施加高反向偏置电压，JTE区21与栅极电极27之间的电场增加。假定在碳化硅衬底10内施加几千伏(例如，约6kV)的电压。绝缘膜15b由氧化膜(二氧化硅膜)形成。绝缘膜15b具有与栅极绝缘膜15a基本相同的厚度(例如40nm)。通过向绝缘膜15b施加高电场，有可能发生绝缘膜15b的介电击穿。当绝缘膜15b发生介电击穿时，漏电流(由虚线箭头表示)从JTE区21流向栅极电极27。
如上所述，在该实施例中，可以使击穿发生在元件区CL内的接触区18(凸出部19)中。因此，除了增加碳化硅半导体器件1的耐受能力之外，还可以降低绝缘膜15b的介电击穿的可能性。
图5是示出制造根据该实施例的碳化硅半导体器件1的方法的流程图。如图5所示，首先，执行制备碳化硅衬底的步骤(S10)。如图6所示，制备例如由具有多晶型4H的六方晶系碳化硅制成的碳化硅单晶衬底11。碳化硅单晶衬底11具有第一主表面11a和第二主表面11b。然后，通过外延生长，在第一主表面11a上形成n型(第一导电类型)的碳化硅外延层(漂移层12)。漂移层12的第一主表面12a形成碳化硅衬底10的第一主表面。碳化硅单晶衬底11的第二主表面11b形成碳化硅衬底10的第二主表面。碳化硅衬底10的第一主表面(漂移层12的第一主表面12a)是例如相对于(0001)平面，角度偏离不大于约8°的平面。
接着，执行形成杂质区的步骤(S20：图5)。如图7所示，通过光刻和离子注入，将离子有选择地注入到漂移层12的第一主表面12a中。在每一离子注入步骤后，执行氮退火步骤。
例如，将诸如铝的p型杂质的离子有选择地注入到漂移层12中。由此形成本体区13。在一个实施例中，将p型杂质注入到漂移层12中，使得本体区13的底部13a距第一主表面12a的深度不小于0.9μm。
类似地，将诸如铝的p型杂质的离子有选择地注入到漂移层12中。由此形成JTE区21和保护环区22。在一个实施例中，用于形成JTE区21和保护环区22的p型杂质离子的剂量不小于0.5×1013cm-2且不大于5×1013cm-2。
用于形成JTE区21和保护环区22的离子注入的能量低于用于形成本体区13的离子注入。因此，JTE区21和保护环区22被形成为比本体区13浅。
JTE区21与本体区13相邻形成。形成本体区13和JTE区21的顺序不限。可以在本体区13之后或之前形成JTE区21和保护环区22。
此外，将诸如磷的n型杂质的离子注入到漂移层12中。由此形成场停止区23。类似地，将诸如磷的n型杂质的离子注入本体区13中。由此形成源极区14。
将诸如铝的p型杂质的离子注入到源极区14中。由此形成接触区18。用于形成接触区18的离子注入的能量高于用于形成本体区13的离子注入。由此可以形成从本体区13的底部13a凸出的凸出部19。
例如形成凸出部19，使得从本体区13的底部13a到凸出部19的底部19a的距离不小于0.1μm。多个单元7(见图2)可以具有与凸出部19相同的浓度分布。在一个实施例中，形成凸出部19，使得具有不大于1×1019cm-3的p型杂质浓度。
接着，执行形成绝缘膜的步骤(S30：图5)。如图8所示，在漂移层12上形成栅极绝缘膜15a和绝缘膜15b。具体地说，在例如氧气环境中，使碳化硅衬底10保持在约1300℃的温度下约一个小时。热氧化漂移层12的第一主表面12a以形成栅极绝缘膜15a和绝缘膜15b。然后，通过例如CVD(化学气相沉积)，在栅极绝缘膜15a上形成掺杂有杂质的多晶硅膜。在光刻和蚀刻步骤中形成栅极电极27。随后，执行形成层间绝缘膜70的步骤。例如，通过CVD形成由二氧化硅制成的层间绝缘膜70以覆盖栅极电极27。
接着，执行形成接触区的步骤(S40：图5)。通过光刻和蚀刻，在层间绝缘膜70和栅极绝缘膜15a中形成开口30，以暴露接触区18和源极区14。
接着，执行形成电极的步骤(S50：图5)。通过例如在碳化硅衬底10的第一主表面(漂移层12的第一主表面12a)上溅射形成金属层。例如，金属层可以包括Ti(钛)层、Al(铝)层和Si(硅)层。在形成金属层之后，可以执行退火。由此形成源极电极16。
在形成源极电极16之后，执行形成源极焊盘电极65的步骤。形成由例如包括铝的材料制成的源极焊盘电极65。然后，在碳化硅单晶衬底11的第二主表面11b上形成漏极电极20。随后，在漏极电极20上形成背面保护电极50。通过上述过程，可以完成图1和2所示的碳化硅半导体器件1。
图2示出了元件区CL的周边部分的配置。现在描述元件区CL的中央部分的配置。如图9所示，元件区CL的中央部分的各单元7的配置与元件区CL的周边部分的配置相同。在元件区CL的中央部分中，接触区18具有与本体区13的底部13a连接的凸出部19。
元件区CL内的多个单元7的接触区18中的每一个可以具有凸出部19。换句话说，每个接触区18具有与第二导电类型的杂质相同的浓度分布。根据该配置，雪崩击穿可以发生在元件区CL内的多个位置处。在这种情况下，可以分散击穿电流。因此，预期可以进一步提高耐受能力。此外，在同一步骤中可以形成多个接触区18。
图10是示出元件区CL中的每个单元的配置的另一示例的图。如图10所示，在元件区CL的中央部分的单元7中，可以将接触区18设置在本体区13内。即，元件区CL的中央部分的单元7不具有凸出部19。根据该配置，易于在元件区CL的周边部分，即在元件区CL与终端区TM之间的边界附近的部分处发生雪崩击穿。
通过组合图9和10所示的配置，可以在元件区CL内产生雪崩击穿倾向发生的位置。再参考图1，当在区域2a中发生雪崩击穿时，将更可能损坏栅极绝缘膜15a。因此，在区域2a中，如图10所示，接触区18可以被设置在本体区13内。
击穿电流流过接触区18、源极电极16和源极焊盘电极65，直到源极线4。当在区域3a中发生雪崩击穿时，击穿电流Ibr具有比在任何其他地方发生击穿时短的路径。因此可以减少热损坏。因此，在区域3a的单元内，接触区18可以具有从本体区13凸出的凸出部19。
上述实施例已经将碳化硅半导体器件1描述为平面型MOSFET。然而，根据该实施例的碳化硅半导体器件1不限于平面型MOSFET。如图11所示，例如，碳化硅半导体器件1可以是沟槽型MOSFET。沟槽TR具有侧面SW和底部BT。从漂移层12的第一主表面12a，每个侧面SW贯穿源极区14和本体区13延伸，并且到达漂移层12的内部。换句话说，本体区13和漂移层12之间的接合表面与侧面SW相交。
每个侧面SW均被栅极绝缘膜15a覆盖。沟道区CH形成在本体区13中，与栅极绝缘膜15a接触的部分(夹在源极区14和漂移层12之间的本体区13的部分)中。
每个侧面SW是相对于漂移层12的第一主表面12a倾斜的表面，以便朝向漂移层12的第二主表面12b延伸。两个相反侧SW逐渐变细以向漂移层12的第一主表面12a扩展。
每个侧面SW在本体区13上的部分，具有预定的晶面(也被称为特定平面)。“特定平面”是包括具有平面取向{0-33-8}的第一平面的平面。更优选地，该特定平面微观地包括第一平面，并且进一步在微观上包括具有{0-11-1}的平面取向的第二平面。更优选地，第一平面和第二平面包括具有平面取向{0-11-2}的组合平面。特定平面也可以被定义为相对于{000-1}平面，宏观上具有偏离角62°±10°的平面。术语“宏观”是指不考虑具有近似原子间距的大小的精细结构。为了测量这样的宏观偏离角，例如，可以使用采用常见的X射线衍射的方法。
碳化硅半导体器件1的类型不限于MOSFET，只要具有连接到本体区13的底部的杂质区(凸出部19)。例如，碳化硅半导体器件1可以是但不限于IGBT(绝缘栅双极型晶体管)、JFET(结型场效应晶体管)、双极型晶体管或肖特基势垒二极管。
尽管上述实施例已经将第一导电类型描述为n型并且将第二导电类型描述为p型，但是第一导电类型可以是p型，而第二导电类型可以是n型。
应理解到，本文公开的实施例在各个方面都是示例性的而非限制性的。本发明的范围由权利要求书的项，而不是由上述实施例限定，并且旨在包括在与权利要求的项等同的范围和含义内的任何改进。
参考标记列表
1碳化硅半导体器件；2栅极焊盘；2a、3a区域；3源极焊盘；4源极线；10碳化硅衬底；11碳化硅单晶衬底；11a第一主表面(碳化硅单晶衬底)；11b第二主表面(碳化硅单晶衬底)；漂移层12；12a第一主表面(漂移层)；12b第二主表面(漂移层)；13本体区；13a底部(本体区)；14源极区；15a栅极绝缘膜；15b绝缘膜；16源极电极；18接触区；19凸出部；19a底部(凸出部)；20漏极电极；22保护环区；23场停止区；27栅极电极；30开口；50背面保护电极；65源极焊盘电极；70层间绝缘膜；CH沟道区；CL元件区；BT底部(沟槽)；DDP、DGR、DJTE、DP+、DPB、Depi厚度；Ibr击穿电流；SW侧面；TM终端区；TR沟槽；Vd漏极电压；Vg栅极电压；Vs源极电压。

Claims (14)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面，所述碳化硅衬底包括：
第一杂质区，所述第一杂质区与所述第一主表面接触并且具有第一导电类型，
第二杂质区，所述第二杂质区位于所述第一杂质区中，与所述第一主表面接触，并且具有与所述第一导电类型不同的第二导电类型，
第三杂质区，所述第三杂质区具有所述第二导电类型并且连接到所述第二杂质区的底部，
电场缓和区，所述电场缓和区具有所述第二导电类型，与所述第二杂质区相邻地定位，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，以及
至少一个保护环区，所述至少一个保护环区具有所述第二导电类型，通过所述电场缓和区介于所述第二杂质区和所述至少一个保护环区之间而与所述第二杂质区相反地定位，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，
所述碳化硅半导体器件进一步包括：
氧化膜，所述氧化膜位于所述碳化硅衬底的所述第一主表面上并且具有暴露所述第二杂质区的开口；
第一电极，所述第一电极通过所述开口电连接到所述第二杂质区；以及
第二电极，所述第二电极电连接到所述碳化硅衬底的所述第二主表面。
2.根据权利要求1所述的碳化硅半导体器件，其中，
以所述第一主表面作为深度基准位置，所述电场缓和区和所述至少一个保护环区比所述第二杂质区浅。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，
所述碳化硅半导体器件进一步包括多个单元，所述多个单元中的每一个包括所述第二杂质区和所述第三杂质区，以及
自所述第一主表面起沿着深度方向，所述多个单元在所述第三杂质区中具有相同的所述第二导电类型的杂质的浓度分布。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，
自所述第一主表面起所述第三杂质区的底部的深度不小于0.9μm。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，
自所述第一主表面起在所述第二杂质区的底部与所述第三杂质区的底部之间的深度差不小于0.1μm。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，
所述第三杂质区中的所述第二导电类型的杂质具有不大于1×1019cm-3的浓度。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，
所述电场缓和区中的所述第二导电类型的杂质的剂量不小于0.5×1013cm-2且不大于5×1013cm-2。
8.一种制造碳化硅半导体器件的方法，包括：
制备碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反地定位的第二主表面，所述碳化硅衬底包括与所述第一主表面接触并且具有第一导电类型的第一杂质区；以及
在所述第一杂质区中，通过离子注入，形成第二杂质区、第三杂质区、电场缓和区和至少一个保护环区，每一个区域具有与所述第一导电类型不同的第二导电类型，
所述第二杂质区位于所述第一杂质区中并且与所述第一主表面接触，
所述第三杂质区连接到所述第二杂质区的底部，
所述电场缓和区与所述第二杂质区相邻地定位，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，以及
所述至少一个保护环区通过所述电场缓和区介于所述第二杂质区和所述至少一个保护环区之间而与所述第二杂质区相反地定位，并且具有比所述第三杂质区中的杂质浓度低的杂质浓度，
制造所述碳化硅半导体器件的方法进一步包括：
通过所述碳化硅衬底的热氧化，在所述碳化硅衬底的所述第一主表面上形成氧化膜；
在所述氧化膜中形成开口以便暴露所述第二杂质区；
形成通过所述开口电连接到所述第二杂质区的第一电极；以及
形成电连接到所述碳化硅衬底的所述第二主表面的第二电极。
9.根据权利要求8所述的制造碳化硅半导体器件的方法，其中，
在所述形成中，以所述第一主表面作为深度基准位置，所述电场缓和区和所述至少一个保护环区被形成为比所述第二杂质区浅。
10.根据权利要求8或9所述的制造碳化硅半导体器件的方法，其中，
所述碳化硅半导体器件进一步包括多个单元，所述多个单元中的每一个包括所述第二杂质区和所述第三杂质区，以及
在所述形成中，形成所述第三杂质区，使得自所述第一主表面起沿着深度方向，所述多个单元在所述第三杂质区中具有相同的所述第二导电类型的杂质的浓度分布。
11.根据权利要求8至10中的任一项所述的制造碳化硅半导体器件的方法，其中，
自所述第一主表面起所述第三杂质区的底部的深度不小于0.9μm。
12.根据权利要求8至11中的任一项所述的制造碳化硅半导体器件的方法，其中，
自所述第一主表面起在所述第二杂质区的底部与所述第三杂质区的底部之间的深度差不小于0.1μm。
13.根据权利要求8至12中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述第三杂质区中的所述第二导电类型的杂质具有不大于1×1019cm-3的浓度。
14.根据权利要求8至13中的任一项所述的制造碳化硅半导体器件的方法，其中，
在所述形成中，所述电场缓和区中的所述第二导电类型的杂质的剂量不小于0.5×1013cm-2且不大于5×1013cm-2。
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